CN104715791A - 一种基于rram的非易失性sram存储单元 - Google Patents

一种基于rram的非易失性sram存储单元 Download PDF

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Abstract

本发明提供一种数据能够自动回复，断电情况下仍可保持存储数据，存储器stand-by模式功耗低，操作方便的基于RRAM的非易失性SRAM存储单元，包括一个六晶体管SRAM单元6T-SRAM和两个1T1RRRAM单元；所述的六晶体管SRAM单元6T-SRAM包括两个N型存取晶体管和两个交叉耦合反相器中的四个逻辑晶体管；N型存取晶体管的两端分别连接同侧的数据线和位线；所述的RRAM单元分别包括一个阻变电阻R和一个选择晶体管T；阻变电阻R的阳极与选择晶体管T的源端连接，阻变电阻R具有高阻态和低阻态两个状态；RRAM单元的漏端与对侧的位线相连，阴极与同侧的数据线相连，栅端与电阻字线相连。

Description

一种基于RRAM的非易失性SRAM存储单元
技术领域
本发明涉及存储器设计领域，具体涉及一种集成RRAM单元的非易失性SRAM单元。
背景技术
随着工艺技术的不断进步，漏电所导致的静态功耗占system-on-chip(SOC)中存储器功耗的比重越来越大，尤其是对移动芯片这种对于功耗非常看重的领域。还有，对于很多商用和工业应用的代码存储和低容量数据存储芯片，需要比flash和EEPROM更快的非易失存储技术。
目前常用的电池备份SRAM(BBSRAM,Battery Backup SRAM)因为需要板级电池或者将电池和SRAM封装在一起，无法在移动SOC和没有电池的方案中进行应用。还有SRAM结合嵌入式FLASH的解决方案，受FLASH编程和读取方式限制，将FLASH中的数据读取并写入SRAM以及FLASH本身编程都需要很长的时间，所以不适合对速度要求很高的应用。
在学术界，将非易失存储技术和传统的SRAM技术相结合，如将FLASH或一些新兴技术MRAM，PCRAM，RRAM等集成在SRAM中，形成“SRAM+NVM”的非易失性SRAM单元，将SRAM单元中的数据同时存储在非易失性单元中，断电后信息不丢失，重新加电后数据会自动回复到SRAM单元中，既大大降低了移动SOC存储器stand-by模式功耗，又可以满足高速的非易失性存储应用。但是现有技术中的各种结合，执行的步骤较为复杂，操作时间长。
发明内容
针对现有技术中存在的问题，本发明提供一种数据能够自动回复，断电情况下仍可保持存储数据，存储器stand-by模式功耗低，操作方便的基于RRAM单元的非易失性SRAM存储单元。
本发明是通过以下技术方案来实现：
一种基于RRAM的非易失性SRAM存储单元，包括一个六晶体管SRAM单元6T-SRAM和两个1T1RRRAM单元；
所述的六晶体管SRAM单元6T-SRAM包括两个N型存取晶体管和两个交叉耦合反相器中的四个逻辑晶体管；N型存取晶体管的两端分别连接同侧的数据线和位线；
所述的RRAM单元分别包括一个阻变电阻R和一个选择晶体管T；阻变电阻R的阳极与选择晶体管T的源端连接，阻变电阻R具有高阻态和低阻态两个状态；RRAM单元的漏端与对侧的位线相连，阴极与同侧的数据线相连，栅端与电阻字线相连。
优选的，所述的两个N型存取晶体管分别为连接第一位线BL和第一数据线Q的第一N型存取晶体管NAL，以及连接第二位线BLB和第二数据线QB的第二N型存取晶体管NAR。
进一步，所述的四个逻辑晶体管分别是共连第一数据线Q的第一逻辑晶体管PL和第二逻辑晶体管NL，以及共连第二数据线QB的第三逻辑晶体管PR和第四逻辑晶体管NR。
进一步，所述的两个RRAM单元分别为第一RRAM单元1T1Rl和第二RRAM单元1T1Rr；第一、二RRAM单元中的第一阻变电阻RL和第二阻变电阻RR分别连接同侧的第一数据线Q和第二数据线QB。
再进一步，当第一阻变电阻RL为低阻态，第二阻变电阻RR为高阻态时，重新上电时第一数据线Q恢复数据“1”，第二数据线QB恢复数据“0”；反之，第一数据线Q恢复数据“0”，第二数据线QB恢复数据“1”。
与现有技术相比，本发明具有以下有益的技术效果：
本发明通过在传统的6T-SRAM中增加了2个1T1R RRAM单元。将SRAM单元中的数据同时存储在两个1T1R中，并通过漏端的交叉连接，使得两个RRAM单元中的阻变电阻状态相反，无论存储数据是“0”还是“1”，两个1T1R一个为高阻态，一个为低阻态。上电时由于两侧数据线分别对地电阻大小不一样导致充放电速度不一样，原来的数据会自动恢复到SRAM单元中。其中，读写操作和传统的6T-SRAM一样，保留了SRAM的高速读写特性；并且存储操作将6T-SRAM中的信息同时备份在两个RRAM单元中的阻变电阻中，保证下电后信息不丢失，实现加电后的自动恢复，达到将新兴的非挥发存储技术RRAM集成在传统的SRAM中。
进一步的，在对于对速度要求不高的应用，可以在对SRAM单元写结束后，不需要对第一位线和第二位线进行充放电，一步实现存储操作，既节省了功耗，又减少了存储操作时间。
附图说明
图1为本发明实例中所述存储单元的结构示意图。
图2为本发明实例中所述存储单元的读写操作时序图。
图3为本发明实例中所述存储单元非高速应用存储和恢复操作时序图。
图4为本发明实例中所述存储单元高速应用存储和恢复操作时序图。
具体实施方式
下面结合具体的实例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明一种基于RRAM的非易失性SRAM存储单元nvSRAM，如图1所示，其包括1个传统的6晶体管SRAM单元6T-SRAM，和2个1T1RRRAM单元，1T1Rl和1T1Rr。6T-SRAM包括2个N型存取晶体管，NAL和NAR，和两个交叉耦合反相器中的4个逻辑晶体管，PL，NL，PR，NR。1T1R单元包括一个阻变电阻R和一个选择晶体管T，R的阳极与T的源端连接，R具有高阻态和低阻态两个状态。第二RRAM单元1T1Rr的3个端口，RNSR的漏端，RR的阴极，RNSR的栅端分别与第一位线BL，第二数据线QB和电阻字线RWL相连；第一1T1Rl的3个端口，RNSL的漏端，RL的阴极，RNSL的栅端分别与第二位线BLB，第一数据线Q和电阻字线RWL相连。当RL为低阻态，RR为高阻态时，重新上电时第一数据线Q恢复数据“1”，第二数据线QB恢复数据“0”，反之，当RL为高阻态，RR为低阻态时，第一数据线Q恢复数据“0”，第二数据线QB恢复数据“1”。
本发明nvSRAM包括4种操作模式，写操作，读操作，存储操作，恢复操作。读写操作和传统的6T-SRAM一样，保留了SRAM的高速读写特性。存储操作将6T-SRAM中的信息同时备份在1T1Rl和1T1Rr的阻变电阻RL和RR中，保证下电后信息不丢失。对于高速应用，可利用存储器的空闲时段备份数据。而对速度要求不是特别高的应用，可在每次写操作之后备份数据，不仅减少BL和BLB充电次数，减小功耗，而且可一步完成存储操作，提高存储速度。恢复操作是在重新加电时，将RL和RR中的信息自动恢复到6T-SRAM中。
本发明nvSRAM写操作和读操作时，如图2所示，以进行写“1”操作为例，首先将BL和BLB分别预充电至VDDQ，然后将数据“1”和数据“0”分别写入BL和BLB，接着打开字线WL，将数据“1”和数据“0”分别写入Q和QB；进行读“1”操作时，首先将BL和BLB分别预充电至VDDQ，然后打开WL，利用电荷共享的原理，BLB上的电荷流向QB，导致BL上的电量多于BLB，两者电压差ΔV被送进SRAM阵列外围的灵敏放大器，读出数据“1”。
本发明nvSRAM在低速应用存储操作和恢复操作时，如图3所示。以写“1”后的存储操作为例，写“1”后BL和BLB继续保持电压VDDQ和GND，将RWL充电至电压VRWL，此时，1T1Rl三端BLB，Q，RWL三端电压分别为GND，VDDQ，VRWL，当RL两端电压满足VRL<＝-VRESET时，RL被RESET为高阻态；1T1Rr三端BL，QB，RWL电压分别为VDDQ，GND，VRWL，当RR两端电压满足VRR>＝VSET时，RR被SET为为低阻态；完成SET和RESET操作后，SRAM单元存储数据被备份到非易失性单元RL和RR中。下电后Q和QB电压均变为GND；在重新加电之前，首先打开RWL，然后使VDDQ开始爬升，对Q和QB进行充电，由于Q对地电阻大于QB，所以Q充电速度比Q快，SRAM单元中交叉耦合的反相器对VQ- QB进行放大，分别恢复数据“1”和“0”至Q和QB，完成恢复操作。
本发明nvSRAM高速应用存储操作和恢复操作时，如图4所示。在存储器处于空闲状态时，分两步完成存储操作。第一步：首先将BL和BLB均充电至VDDQ，然后将RWL充电至VRWL，若Q和QB电压分别为VDDQ和GND，此时，1T1Rl三端BLB，Q，RWL三端电压分别为VDDQ，VDDQ，VRWL，RL两端电压不满足VRL<＝-VRESET，RL保持原来的电阻态；1T1Rr三端BL，QB，RWL电压分别为VDDQ，GND，VRWL，RR两端电压满足VRR>＝VSET时，RR被SET为低阻态；第二步：首先将BL和BLB均放电至GND，然后将RWL充电至VRWL，此时，1T1Rl三端BL，Q，RWL三端电压分别为GND，VDDQ，VRWL，RL两端电压满足VRL<＝-VRESET，RL被RESET至高阻态；1T1Rr三端BLB，QB，RWL电压分别为GND，GND，VRWL，RR两端电压不满足VRR>＝VSET，RR保持原来的电阻态；完成SET和RESET操作后，SRAM单元存储数据被备份到非易失性单元RL和RR中。下电操作和恢复操作与图3描述一样。

Claims (5)

1.一种基于RRAM的非易失性SRAM存储单元，其特征在于，包括一个六晶体管SRAM单元6T-SRAM和两个1T1RRRAM单元；
所述的六晶体管SRAM单元6T-SRAM包括两个N型存取晶体管和两个交叉耦合反相器中的四个逻辑晶体管；N型存取晶体管的两端分别连接同侧的数据线和位线；
所述的RRAM单元分别包括一个阻变电阻R和一个选择晶体管T；阻变电阻R的阳极与选择晶体管T的源端连接，阻变电阻R具有高阻态和低阻态两个状态；RRAM单元的漏端与对侧的位线相连，阴极与同侧的数据线相连，栅端与电阻字线相连。
2.如权利要求1所述的一种基于RRAM的非易失性SRAM存储单元，其特征在于，所述的两个N型存取晶体管分别为连接第一位线BL和第一数据线Q的第一N型存取晶体管NAL，以及连接第二位线BLB和第二数据线QB的第二N型存取晶体管NAR。
3.如权利要求2所述的一种基于RRAM的非易失性SRAM存储单元，其特征在于，所述的四个逻辑晶体管分别是共连第一数据线Q的第一逻辑晶体管PL和第二逻辑晶体管NL，以及共连第二数据线QB的第三逻辑晶体管PR和第四逻辑晶体管NR。
4.如权利要求2所述的一种基于RRAM的非易失性SRAM存储单元，其特征在于，所述的两个RRAM单元分别为第一RRAM单元1T1Rl和第二RRAM单元1T1Rr；第一、二RRAM单元中的第一阻变电阻RL和第二阻变电阻RR分别连接同侧的第一数据线Q和第二数据线QB。
5.如权利要求4所述的一种基于RRAM的非易失性SRAM存储单元，其特征在于，当第一阻变电阻RL为低阻态，第二阻变电阻RR为高阻态时，重新上电时第一数据线Q恢复数据“1”，第二数据线QB恢复数据“0”；反之，第一数据线Q恢复数据“0”，第二数据线QB恢复数据“1”。
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