TWI453745B - 非揮發性靜態隨機存取記憶體元件 - Google Patents

Description

非揮發性靜態隨機存取記憶體元件

本發明相關於一種非揮發性靜態隨機存取記憶體(non-volatile static random access memory,NVSRAM)元件，尤指一種利用反向電路和非揮發性可抹除可程式記憶體(non-volatile erasable programmable memory,NVEPM)電路來提供資料備份之NVSRAM元件。

電腦系統中主要使用兩種類型的記憶體：揮發性(volatile)記憶體和非揮發性(non-volatile)記憶體。非揮發性記憶體包含各種常見的唯讀記憶體(read-only memory,ROM)，例如可抹除可程式唯讀記憶體(erasable programmable read-only memory,EPROM),電性可抹除可程式唯讀記憶體(electrically erasable programmable read-only memory EEPROM)或是快閃唯讀記憶體(flash read-only memory)等，其不需要外部電源即可維持內存資料。揮發性記憶體主要包含動態隨機存取記憶體(dynamic random access memory,DRAM)和靜態隨機存取記憶體(static random access memory,SRAM)，其資料讀取速度較非揮發性記憶體為快，因此廣泛地應用在資料處理時的暫存應用。然而，揮發性記憶體需要接收外部電源(例如透過持續接收資料更新電流)才能維持內存資料。若外部電源因故中斷，揮發性記憶體會遺失其內存資料。

在電腦系統中，非揮發性記憶體需在「程式」(program)和「清除」(erase)運作之間週期性地切換，因此會縮短使用壽命。同時，非揮發性記憶體之資料讀取速度較慢，如此會降低電腦系統的運算速度。相較之下，SDRAM具有高資料讀取速度和較長使用壽命，適合應用在電腦中的基本輸入輸出系統(BIOS)。然而，由於SDRAM為揮發性記憶體，若外部供電產生狀況，資料會有遺失之虞。因此，如何針對可能發生的斷電狀況提供資料備份，對電腦程式設計而言是相當重要的課題。

本發明提供一種非揮發性靜態隨機存取記憶體元件，其包含以陣列方式設置之複數個記憶單元。每一記憶單元包含一揮發性電路，用來在接收到一外部電源時，於一資料真值端點和一資料補數端點儲存一位元資料；以及一非揮發性電路，用來在該外部電源從該揮發性電路移除時保存該位元資料。該非揮發性電路包含一反向電路和一非揮發性可抹除可程式記憶體電路。該反向電路包含一輸入端，耦接於該資料補數端點；以及一輸出端，耦接於該資料真值端點。該非揮發性可抹除可程式記憶體電路包含一可程式電晶體，用來在該外部電源供應中斷時儲存該資料補數端點之資料；一儲存電晶體，用來在該外部電源供應狀態發生變化時，將該可程式電晶體電性連接至該資料補數端點；以及一清除電晶體，用來在該外部電源恢復供應時，將該可程式電晶體電性連接至一第一電源以清除該可程式電晶體內之資料。

本發明提供一種非揮發性靜態隨機存取記憶體(non-volatile static random access memory,NVSRAM)元件，同時具有揮發性記憶體元件和非揮發性記憶體元件之優點。在電源持續供應的一般操作環境下，本發明之NVSRAM元件係運作於揮發性模式(volatile mode)，因此能提供高速資料讀取，同時避免元件因週期性地在「程式」和「清除」運作之間切換而縮短使用壽命。在外部電源因故中斷和重新恢復的期間，本發明之NVSRAM元件係運作於非揮發性模式(non-volatile mode)，因此能保存先前在揮發性模式運作時所存之資料。

本發明之NVSRAM元件包含一記憶單元陣列、複數條位元線(bit line)，以及複數條字元線(word line)。記憶單元陣列包含在垂直方向之複數行NVSRAM單元與在水平方向之複數列NVSRAM單元。位元線以平行於記憶單元陣列中複數行NVSRAM單元之方向來設置，而複數條字元線以平行於記憶單元陣列中複數列NVSRAM單元之方向來設置。在記憶單元陣列中，每一NVSRAM單元具相同結構，每一列NVSRAM單元共用一組相對應之位元線BT和BC，而每一行NVSRAM單元則共用一條相對應之字元線WL。

第1圖和第2圖顯示了本發明記憶單元陣列中一NVSRAM單元10之等效電路示意圖。NVSRAM單元10包含一揮發性電路20和一非揮發性電路30。在電源持續供應的情況下，NVSRAM單元10能透過揮發性電路20來保存其內存資料。在斷電的情況下，NVSRAM單元10能透過非揮發性電路30來為揮發性電路20之內存資料提供資料備份。

揮發性電路20包含一儲存單元200和兩存取電晶體T1和T2，儲存單元200可透過存取電晶體T1和T2分別電性連接至相對應之位元線BT和BC。在電源持續供應的情況下，揮發性電路20之儲存單元200將資料存於一資料真值(data true)端點DT和一資料補數(data complement)端點DC。存取電晶體T1和T2之閘極皆耦接至一相對應之字元線WL，因此字元線WL之電位可控制儲存單元200和位元線BT和BC之間的訊號導通路徑。如此一來，在執行「讀出」(read)和「寫入」(write)運作時(於說明書後續內容中將有詳細描述)，儲存單元200能接收位元線BT和BC傳來的資料，或是將內存資料傳送至位元線BT和BC。

在第1圖所示之本發明第一實施例中，揮發性電路20採用6T架構，其中6T代表兩存取電晶體T1、T2和儲存單元200所包含之四電晶體T3～T6。電晶體T3和T5組成一第一反向器，而電晶體T4和T6組成一第二反向器。第一反向器和第二反向器以並聯方式耦接於一電源VCCI和一電源VSS之間，其中電源VCCI之電位高於電源VSS之電位。第一反向器之輸出端(端點DT)耦接於第二反向器之輸入端(電晶體T4和T6之閘極)，而第二反向器之輸出端(端點DC)耦接於第一反向器之輸入端(電晶體T3和T5之閘極)。換而言之，第一和第二反向器為單一位元栓鎖器(1-bit latch)架構，亦即當兩反向器其中之一處於開啟狀態(輸出為邏輯1)時，另一反向器會處於關閉狀態(輸出為邏輯0)，因此能提供兩種穩定狀態來表示位元資料之值。舉例來說，若將第一和第二反向器分別設為關閉狀態和開啟狀態，此時則能表示邏輯0之位元資料；若將第一和第二反向器分別設為開啟狀態和關閉狀態，此時則能表示邏輯1之位元資料。因此，本發明第一實施例透過六個電晶體來儲存一個位元的資料。

在第2圖所示之本發明第二實施例中，揮發性電路20採用4T架構，其中4T代表兩存取電晶體T1、T2和儲存單元200所包含之兩電晶體T3、T4。電晶體T3之閘極和汲極分別耦接於端點DC和DT，而電晶體T4之閘極和汲極分別耦接於端點DT和DC。電晶體T3和T4亦為單一位元栓鎖器架構，亦即當兩電晶體其中之一處於開啟狀態(輸出為邏輯1)時，另一電晶體會處於關閉狀態(輸出為邏輯0)，因此能提供兩種穩定狀態來表示位元資料之值。舉例來說，若將電晶體T3和T4分別設為關閉狀態和開啟狀態，此時則能表示邏輯0之位元資料；若將電晶體T3和T4分別設為開啟狀態和關閉狀態，此時則能表示邏輯1之位元資料。本發明第二實施例之儲存單元200另包含兩電阻R1和R2，電阻R1耦接於電源VCCI和端點DT之間，而電阻R2耦接於電源VCCI和端點DC之間，分別用來幫助電晶體T3和T4從非揮發性電路30或外部環境來鎖存位元資料。因此，本發明第二實施例透過四個電晶體來儲存一個位元的資料。

在第1圖和第2圖所示之實施例中，電晶體T1～T6可為場效電晶體(field effect transistor,FET)，或是其它具類似功能的元件。為了使第1圖所示之實施例達到單一位元栓鎖器之架構，每組反向器會使用相反類型的電晶體。舉例來說，電晶體T3和T4可為N型電晶體，而電晶體T5和T6可為P型電晶體。第1圖和第2圖僅說明本發明之實施方式，並不限定本發明之範疇。

本發明之揮發性電路20通常處於三種運作狀態：「待命」(standby)、「寫入」(write)和「讀取」(read)。在「待命」狀態時，揮發性電路20為閒置，並等待寫入或讀取指令的下達。此時字元線WL並未被設定，關閉之存取電晶體T1和T2將儲存單元200分別與位元線BT和BC彼此電性分離。第一反向器(第1圖中的電晶體T3和T5)和第二反向器(第1圖中電晶體T4和T6)持續以鎖存架構儲存資料，或是電晶體T3和T4(第2圖)持續以鎖存架構儲存資料，因此揮發性電路20之內存資料不會改變。

在「寫入」狀態時，揮發性電路20之內存資料會被更新。為了說明方便，假設在「寫入」週期前端點DT具邏輯1電位，而端點DC具邏輯0電位。「寫入」週期開始於將欲寫入之資料施加於位元線BT和BC，若欲寫入之資料為邏輯0，位元線BT會被拉至接地電位，而位元線BC會預充電至一高電位。在設定字元線WL以導通存取電晶體T1和T2後，此時高電位之端點DT會透過存取電晶體T1放電至接地電位，如此可切換儲存單元200的資料狀態，亦即將邏輯0寫入揮發性電路20。同理，若欲寫入之資料為邏輯1，位元線BT會預充電至一高電位，而位元線BC會被拉至接地電位。在設定字元線WL以導通存取電晶體T1和T2後，此時端點DT仍維持在高電位，而端點DC仍維持在接地電位，如此可將邏輯1寫入揮發性電路20。

在「讀取」狀態時，揮發性電路20之內存資料會被要求讀出。為了說明方便，假設在「讀取」週期前儲存單元200之內存資料對應於儲存於端點DT之邏輯1，以及對應於儲存於端點DC之邏輯0。在「讀取」週期時，首先將位元線BT和BC預充電至邏輯1電位，再設定字元線WL以導通存取電晶體T1和T2。透過將位元線BT維持在預充電之邏輯1電位，以及透過存取電晶體T2來放電位元線BC，儲存於端點DT和DC之資料可分別傳送至位元線BT和BC。在位元線BT側，由於存取電晶體T1之閘極-源極電壓為0，存取電晶體T1形同開路，而位元線BT會維持在其預充電之邏輯1電位。然而在「讀取」週期前，若儲存單元200之內存資料對應於儲存於端點DT之邏輯0，以及對應於儲存於端點DC之邏輯1，此時位元線BC會被拉至邏輯1電位，而位元線BT會透過電晶體T1來放電。

NVSRAM單元10之非揮發性電路30包含一反向電路310和一非揮發性可抹除可程式記憶體(non-volatile erasable programmable memory,NVEPM)電路320。反向電路310包含兩電晶體T11和 T12，其串聯於一VCC電源和一VSS電源之間，其中VCC電源之電位高於VSS電源之電位。反向電路310之輸入端(電晶體T11和T12之閘極)耦接於端點DC，而輸出端(電晶體T11和T12之汲極)耦接於端點DT。當反向電路310之輸入端具高電位時，電晶體T12為導通而電晶體T11為關閉，進而將反向電路310之輸出端透過電晶體T12拉低至VSS電源之電位；當反向電路310之輸入端具低電位時，電晶體T11為導通而電晶體T12為關閉，進而將反向電路310之輸出端透過電晶體T11拉高至VCC電源之電位。在第1圖和第2圖所示之實施例中，電晶體T11可為一P型場效電晶體而電晶體T12可為一N型場效電晶體，或是其它具類似功能的元件。第1圖和第2圖僅說明本發明之實施方式，並不限定本發明之範疇。

NVEPM電路320包含一清除電晶體T21、一可程式電晶體T22和一儲存電晶體T23，其串聯於VCC電源和端點DC之間。電晶體T21～T23之功用相當於一顆三閘極電晶體(tri-gate transistor)，其中清除電晶體T21依據施加於其閘極之一控制訊號V_RCL 來運作，可程式電晶體T22依據施加於其閘極之一控制訊號V_SE 來運作，而儲存電晶體T23依據施加於其閘極之一控制訊號V_STR 來運作。在第1圖和第2圖所示之實施例中，清除電晶體T21和儲存電晶體T23可為N型場效電晶體，或是其它具類似功能的元件。可程式電晶體T22可為一矽氧氮氧矽(silicon-oxide-nitride-oxide-silicon,SONOS)場效電晶體、一能帶工程矽氧氮氧矽(bandgap-engineered-silicon-oxide-nitride-oxide-silicon,BE-SONOS)場效電晶體、一金屬氧氮氧矽metal-oxide-nitride-oxide-silicon,MONOS)場效電晶體、一氮化鉭氧化鋁氮氧矽(tantalum-alumina-nitride-oxide-semiconductor,TANOS)場效電晶體、一雙閘(double gate,DG)電晶體、一鐵電隨機記憶體(ferroelectric random access memory,FRAM)、一磁阻隨機記憶體(magneto-resistive random access memory,MRAM)、一相變記憶體(phase-change memory,PCM)，或是其它具類似功能的元件。第1圖和第2圖僅說明本發明之實施方式，並不限定本發明之範疇。

本發明之非揮發性電路30通常執行兩種運作：「程式」(program)和「清除」(erase)。「程式」和「清除」兩種運作之間的切換係由清除電晶體T21和儲存電晶體T23分別依據控制訊號V_RCL 和V_STR 來控制，進而將非揮發性電路30設於一合適狀態以和揮發性電路20之間進行資料傳送。更明確地說，在執行「程式」運作時，會施加高電位之控制訊號V_STR 來導通儲存電晶體T23，進而將非揮發性電路30電性連接至揮發性電路20，同時亦會施加低電位之控制訊號V_RCL 來關閉清除電晶體T21，進而切斷非揮發性電路30和電源VCC之間的訊號導通路徑；在執行「清除」運作時，會施加高電位之控制訊號V_STR 來導通儲存電晶體T23，進而將非揮發性電路30電性連接至揮發性電路20，同時亦會施加高電位之控制訊號V_RCL 來導通清除電晶體T21，進而將非揮發性電路30電性連接至電源VCC；在執行「程式」和「清除」運作外的其它時間，會施加低電位之控制訊號V_STR 來關閉儲存電晶體T23，進而切斷非揮發性電路30和揮發性電路20之間的訊號導通路徑。

非揮發性電路30之「程式」運作是指在外部電源因故中斷時，將揮發性電路20內存之資料快速地移至並儲存於非揮發性電路30內。在執行「程式」運作前，控制訊號V_RCL 係設定在低電位以關閉清除電晶體T21，而控制訊號V_STR 係設定在低電位以關閉儲存電晶體T23，因此非揮發性電路30並未電性連接至揮發性電路20或電源VCC。「程式」運作開始時，首先將控制訊號V_STR 設定至高電位以開啟儲存電晶體T23，此時揮發性電路20會被電性連接至非揮發性電路30之NVEPM電路320。接著，控制訊號V_SE 會從接地電位切換至一負電壓(稱為清除電壓)以將可程式電晶體T22設定在一已知狀態，再切換至一正電壓(稱為程式電壓)以產生對應於揮發性電路20狀態之一臨界電壓。舉例來說，假設端點DT為邏輯1電位而端點DC為邏輯0電位，可程式電晶體T22之源極會透過先前被高電位控制訊號V_STR 導通之儲存電晶體T23拉低至低電位。在此種情形下，當程式電壓透過控制訊號V_SE 施加至可程式電晶體T22之閘極時，其閘極、源極和位能井之間的壓差會造成穿隧(tunneling)，進而拉高可程式電晶體T22之臨界電壓以反應端點DC之邏輯0狀態。而在反向電路310中，電晶體T11會被開啟，電晶體T12會被關閉，端點DT之邏輯1狀態則由導通之電晶體T11來保存。同理，假設端點DT為邏輯0電位而端點DC為邏輯1電位，可程式電晶體T22之源極會透過先前被高電位控制訊號V_STR 導通之儲存電晶體T23維持在高電位。在此種情形下，當程式電壓透過控制訊號V_SE 施加至可程式電晶體T22之閘極時，其閘極、源極和位能井之間不會造成壓差。而在反向電路310中，電晶體T12會被開啟，電晶體T11會被關閉。因此，未被程式化之可程式電晶體T22可反應端點DC之邏輯1狀態，而導通之電晶體T12則可保存端點DT之邏輯0狀態。

非揮發性電路30之「清除」運作是指在外部電源恢復供應後，將非揮發性電路30內存之資料快速地移至並儲存於揮發性電路20內。在「清除」運作開始時，首先將位元線BT和BC設定在接地電位，將電源VCCI設至電源VSS之電位，再將字元線WL設定在高電位。在將端點DT和DC放電至接地電位後，字元線WL會再設至接地電位。接著，控制訊號V_STR 會設定在高電位以開啟儲存電晶體T23，進而將NVEPM電路320電性連接至揮發性電路20，且控制訊號V_RCL 會設定在高電位以開啟清除電晶體T21，進而將NVEPM電路320電性連接至電源VCC。假設可程式電晶體T22在最後一個「程式」運作時未被程式化，在控制訊號V_SE 維持在接地電位的情形下，可程式電晶體T22會被導通，進而將端點DC充電至高電位。同時，電晶體T11和T12之閘極亦會被充電至高電位，此時電晶體T11為導通而電晶體T12為關閉，進而將端點DT充電至低電位。換而言之，在將端點DT充電至低電位與將端點DC充電至高電位後，則可重新建立對應於最後一個「程式」運作時之資料。

在電源持續供應的一般操作環境下，本發明之NVSRAM元件透過揮發性電路20來提供高速資料讀取；若外部電源因故中斷，本發明之NVSRAM元件則可透過非揮發性電路30來提供資料備份。因此，本發明之NVSRAM元件同時具有揮發性記憶體元件和非揮發性記憶體元件之優點。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．NVSRAM單元

200．．．儲存單元

20．．．揮發性電路

310．．．反向電路

30．．．非揮發性電路

320．．．NVEPM電路

WL．．．字元線

BT、BC．．．位元線

DT．．．資料真值端點

R1、R2．．．電阻

DC．．．資料補數端點

VCCI、VCC、VSS．．．電源

V_RCL 、V_SE 、V_STR ．．．控制訊號

T1～T6、T11～T12、T21～T23．．．電晶體

第1圖為本發明第一實施例中一NVSRAM單元之等效電路示意圖。

第2圖為本發明第二實施例中一NVSRAM單元之等效電路示意圖。

10．．．NVSRAM單元

200．．．儲存單元

20．．．揮發性電路

310．．．反向電路

30．．．非揮發性電路

320．．．NVEPM電路

WL．．．字元線

BT、BC．．．位元線

DT．．．資料真值端點

R1、R2．．．電阻

DC．．．資料補數端點

VCCI、VCC、VSS．．．電源

V_RCL 、V_SE 、V_STR ．．．控制訊號

T1～T6、T11～T12、T21～T23．．．電晶體

Claims (14)

1. 一種非揮發性靜態隨機存取記憶體(non-volatile static random access memory,NVSRAM)元件，其包含以陣列方式設置之複數個記憶單元，每一記憶單元包含：一揮發性電路，用來在接收到一外部電源時，於一資料真值(data true)端點和一資料補數(data complement)端點儲存一位元資料；以及一非揮發性電路，用來在該外部電源從該揮發性電路移除時保存該位元資料，該非揮發性電路包含：一反向電路，其包含：一輸入端，耦接於該資料補數端點；以及一輸出端，耦接於該資料真值端點；以及一非揮發性可抹除可程式記憶體(non-volatile erasable programmable memory,NVEPM)電路，其包含：一可程式電晶體，用來在該外部電源供應中斷時儲存該資料補數端點之資料；一儲存電晶體，用來在該外部電源供應狀態發生變化時，將該可程式電晶體電性連接至該資料補數端點；以及一清除電晶體，用來在該外部電源恢復供應時，將該可程式電晶體電性連接至一第一電源以清除該可程式電晶體內之資料。
2. 如請求項1所述之NVSRAM元件，其中該反向電路包含：一第一電晶體，其包含：一控制端，耦接於該反向電路之輸入端；一第一端，耦接於該第一電源；以及一第二端，耦接於該反向電路之輸出端；以及一第二電晶體，其包含：一控制端，耦接於該反向電路之輸入端；一第一端，耦接於一第二電源，其中該第二電源之電位低於該第一電源之電位；以及一第二端，耦接於該反向電路之輸出端。
3. 如請求項2所述之NVSRAM元件，其中該第一電晶體係為一P型場效電晶體(p-type field effect transistor,FET)，而該第二電晶體係為一N型場效電晶體(n-type field effect transistor,FET)。
4. 如請求項1所述之NVSRAM元件，其中：該儲存電晶體係包含：一控制端，用來接收一第一控制訊號，該第一控制訊號相關於該外部電源供應狀態之變化；一第一端，耦接於該資料補數端點；以及一第二端；該可程式電晶體係包含：一控制端，用來接收一第二控制訊號，該第二控制訊號相關於該外部電源供應之中斷；一第一端，耦接於該儲存電晶體之第二端；以及一第二端；而該清除電晶體係包含：一控制端，用來接收一第三控制訊號，該第三控制訊號相關於該外部電源之恢復供應；一第一端，耦接於該可程式電晶體之第二端；以及一第二端，耦接於該第一電源。
5. 如請求項4所述之NVSRAM元件，其中該儲存電晶體和該清除電晶體係為N型場效電晶體。
6. 如請求項4所述之NVSRAM元件，其中該可程式電晶體係為一矽氧氮氧矽(silicon-oxide-nitride-oxide-silicon,SONOS)場效電晶體、一能帶工程矽氧氮氧矽(bandgap-engineered-silicon-oxide-nitride-oxide-silicon,BE-SONOS)場效電晶體、一金屬氧氮氧矽(metal-oxide-nitride-oxide-silicon,MONOS)場效電晶體、一氮化鉭氧化鋁氮氧矽(tantalum-alumina-nitride-oxide-semiconductor,TANOS)場效電晶體、一雙閘(double gate,DG)電晶體、一鐵電隨機記憶體(ferroelectric random access memory,FRAM)、一磁阻隨機記憶體(magneto-resistive random access memory,MRAM)、或是一相變記憶體(phase-change memory,PCM)。
7. 如請求項1所述之NVSRAM元件，其中該揮發性電路係包含：一儲存單元，用來鎖存該位元資料的狀態；一第一存取電晶體，用來依據一字元線(word line)之電位將該儲存單元電性連接至一第一位元線(bit line)；以及一第二存取電晶體，用來依據該字元線之電位將該儲存單元電性連接至一第二位元線。
8. 如請求項7所述之NVSRAM元件，其中：該第一存取電晶體係包含：一控制端，耦接於該字元線；一第一端，耦接於該資料真值端點；以及一第二端，耦接於該第一位元線；而該第二存取電晶體係包含：一控制端，耦接於該字元線；一第一端，耦接於該資料補數端點；以及一第二端，耦接於該第二位元線。
9. 如請求項8所述之NVSRAM元件，其中該第一和第二存取電晶體係為N型場效電晶體。
10. 如請求項7所述之NVSRAM元件，其中該儲存單元係包含：一第一電晶體，其包含：一控制端，耦接於該資料補數端點；一第一端，耦接於一第二電源，其中該第二電源之電位低於該第一電源之電位；以及一第二端，耦接於該資料真值端點；以及一第二電晶體，其包含：一控制端，耦接於該資料真值端點；一第一端，耦接於該第二電源；以及一第二端，耦接於該資料補數端點。
11. 如請求項10所述之NVSRAM元件，其中該第一和第二電晶體係為N型場效電晶體。
12. 如請求項10所述之NVSRAM元件，其中該儲存單元另包含：一第三電晶體，其包含：一控制端，耦接於該資料補數端點；一第一端，耦接於一第三電源，其中該第三電源之電位高於該第二電源之電位；以及一第二端，耦接於該資料真值端點；以及一第四電晶體，其包含：一控制端，耦接於該資料真值端點；一第一端，耦接於該第三電源；以及一第二端，耦接於該資料補數端點。
13. 如請求項12所述之NVSRAM元件，其中該第一和第二電晶體係為N型場效電晶體，而該第三和第四電晶體係為P型場效電晶體。
14. 如請求項12所述之NVSRAM元件，其中該儲存單元另包含：一第一電阻，耦接於該資料真值端點和一第三電源之間，其中該第三電源之電位高於該第二電源之電位；以及一第二電阻，耦接於該資料補數端點和該第三電源之間。