CN107124903A - 提供使用sram及非挥发性记忆体装置的多页读写方法及设备 - Google Patents

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CN107124903A CN201580049358.6A CN201580049358A CN107124903A CN 107124903 A CN107124903 A CN 107124903A CN 201580049358 A CN201580049358 A CN 201580049358A CN 107124903 A CN107124903 A CN 107124903A
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Abstract

一种记忆装置，其包括静态随机存取记忆体(SRAM)电路、及一第一非挥发性记忆体(NVM)串、一第二NVM串、一第一及一第二漏极选择闸极(DSGs)。该SRAM电路能够暂时地储存响应于位线(BL)信息的信息，其耦接于该SRAM电路的输入终端。该第一NVM串具有至少一非挥发性记忆体单元且耦接于该SRAM的输出终端。该第一DSG可操作地控制：将该SRAM的输出终端的信息储存至该第一非挥发性记忆体的时序。该第二NVM串具有至少一非挥发性记忆体单元且耦接于该SRAM的输出终端。该第二DSG用以控制：将该SRAM输出终端的信息储存至第二非挥发性记忆体串的时序。

Description

提供使用SRAM及非挥发性记忆体装置的多页读写方法及设备
优先权
本申请要求基于美国临时申请的优先权的权益。专利申请于2008年9月15日提交的标题为“组合了RAM、NVM和NVRAM的新型内存阵列”的美国临时专利申请No.62/050,755，于2008年10月12日提交的标题为“具有SRAM和NAND单元结构的NVSRAM”的美国专利申请No.62/062,909，所有这些专利申请的全部内容通过引用并入本文。
技术领域
本发明示例性的具体实例关于半导体及集成电路的领域。尤其，本发明示例性的具体实例尤其关于记忆及储存装置。
背景技术
非挥发性记忆体(NVM)，诸如NAND或NOR为主的快闪记忆体被广泛地使用在现今的技术世界中；其独特的格(cell)与阵列构造提供小的格尺寸、高密度、低写入电流、以及较高的数据输出。NVM，诸如以NAND为主的快闪记忆体已成为：适用于诸如记忆卡片、USB快闪驱动器及固态驱动器的各种不同的装置及系统的主要储存记忆体。快闪记忆体的一些示例性的应用包括：个人计算机、PDA、数字音频播放器、数字相机、手机、合成器、视频游戏、科学仪器、工业机器人及医疗电器。NAND快闪记忆技术，例如，具有达到16纳米(nm)，以及其单一晶片密度能够达到128千兆位(Gb)储存容量。
然而，有一个与以传统的NVM为主的快闪记忆体有关的问题，那就是它的程序化速度是相当慢的。程序化速度及/或消除速度相当慢的原因在于：传统的NVM快闪记忆体是在给定的时间内执行单页程序化所致。对于某些应用而言，在非挥发性记忆储存中程序化及/或消除速度慢就会成为一种限制及/或缺陷。
其他的与NVM有关的缺陷，那就是它花费了相当长的时间去将数据从SRAM传送到离片(off-chip)NVM记忆装置。
发明内容
本发明之一个具体实例揭示了一种记忆装置，其含有一随机存取记忆体(RAM)阵列、一非挥发性记忆体(NVM)阵列、及一用于储存信息的切换电路。在一个实施例中，该RAM阵列组织成多行多列，其中该RAM阵列的列被建构成耦接至用来存取一RAM页之BL数据的RAM位线(BLs)。其已被组织成多行多列的该NVM阵列耦接至可操作来用以存取一NVM页之BL数据的NVM BLs。该切换电路被建构成控制：适用于该RAM阵列至该NVM阵列间的数据储存的该RAM BLs与该NVM BLs间之连接。
在替代的具体实例中，该记忆装置包括：一静态随机存取记忆体(SRAM)电路、一第一NVM串、一第二NVM串、一第一漏极选择闸极(DSG)、及一第二DSG。该SRAM电路具有一输入终端、及一输出终端，其暂时地储存信息响应于位线(BL)信息的信息并耦接至该SRAM电路的输入终端。该第一NVM串具有至少一非挥发性记忆体单元且耦接于该SRAM的输出终端。该第一DSG可操作地控制：将该SRAM输出终端的信息储存至该第一非挥发性记忆体之时序。该第二NVM串具有至少一非挥发性记忆体单元且耦接于该SRAM的输出终端。该第二DSG控制：将该SRAM输出终端的信息储存至该第二非挥发性记忆体串的时序。
本发明其他的特征与优点，将因而以下所列的详细说明、附图及申请专利范围而变得清楚明了。
附图说明
本发明之示例性的具体实例，将可从以下所述之详细说明及其有关的本发明之各种的具体实例而更全面地被理解；然而，它们不应被连用来将本发明限制于该特定的具体实例，但是它们只是用于释明与理解而已。
图1A-1D例示：包含有与本发明之一个具体实例有关的NVM及RAM两者之系统与记忆装置的方块图；
图2例示：一种包含有与本发明之一个具体实例有关的NVM及RAM两者之晶载(on-chip)记忆体(OCM)装置的方块图；
图3A-3C例示：包含有与本发明之一个具体实例有关的NVM串及SRAM的OCM之布局(layouts)的方块图；
图4A-4B例示：用于显示与本发明之一个具体实例有关的SRAM及NVM的OCM之芯片布局的方块图；
图5A-5B及6A-6B用于显示与本发明之一个具体实例有关的SPRAM及NVM的OCM之替代芯片布局的方块图；
图7-10例示：包含有与本发明之一个具体实例有关的用于备份以及储存数据的RAM及NVM格之OCM装置的方块图；
图11例示：包含有与本发明之一个具体实例有关的SRAM及NVM串之一OCM装置之实体布局的方块图；
图12-15D显示与本发明之一个具体实例有关的SRAM及NVM电路之图；
图16例示：一具有与本发明之一个具体实例有关的SRAM及NVM两者之OCM装置的波形；
图17-18C例示：一具有与本发明之一个具体实例有关的SRAM及NVM之替代OCM装置布局；
图19A-20B例示：具有与本发明之一个具体实例有关的耦接至多个NVM串之SRAM的替代OCM布局之图；
图21例示：一具有与本发明之一个具体实例有关的SRAM阵列及NVM阵列之替代记忆体布局之图；
图22例示：一与本发明之一个具体实例有关的能够提升程序化速度之多页程序化架构(MPS)方法的流程图；以及
图23例示：一与本发明之一个具体实例有关的能够进行从SRAM至NVM的储存及备份数据之一MPS的其他实施例之流程图。
具体实施方式
在本文中记述了一种使用多页程序化藉以促进非挥发性记忆体写入速度之方法、装置及设备的本发明之示例性的具体实例。
在一般的熟习本技艺者应了解到：以下的本发明之详细说明仅用于例而已，而且不打算用来形成任何形式的限制。本发明之其他的具体实例，将很容易地将它们本身提供建议给此类的技艺人士而使之具有此揭示内容之益处。现在敬请详细地参照如同在该附图中所例示的用以实施本发明之该示例性的具体实例。相同的参照指示号(或数字)将全程被使用于该图示及以下之详细说明，以利于参照该相同或近似的部件。
根据本发明之该具体实例，本文中所描述的该构成、方法步骤、及/或数据结构系可以使用不同的操作系统、计算平台、计算器程序、及/或一般目的之机器来实现的。当一种包括一系列的方法步骤之方法被一计算器或机器所实现、以及它们之方法步骤能够被储存为可被该机器读取为一系列的指令时，它们就能够被储存于适用的媒体上，诸如计算器记忆装置(例如，ROM(只读记忆体)、PROM(可程序化只读记忆体)、EEPROM(可电子消除之可程序化只读记忆体)、快闪记忆体、跳跃驱动器、及其类似者)、磁储存媒体(例如，磁带、磁盘驱动器、及其类似者)、光学储存媒体(例如，CD-ROM、DVD-ROM、纸卡及纸带、及其类似者)、以及其他的程序记忆体之已知的形态。
在本项技艺中之具有通常知识者现今应理解：该本文中所描述的装置可被形成于一传统的半导体基板上，或它们可容易地被形成为一薄膜晶体管(TFT)而位在该基板之上、在绝缘体上之硅中(SOI)，诸如玻璃(SOG)、蓝宝石(SOS)、或在本项技艺中之具有通常知识者所已知的其他基材。本项技艺中之此类的具有通常知识者亦应理解：在如上所描述的掺杂浓度之范围附近周围的范围也是有效的。基本上，能够形成pFETs及nFETs的任何方法是有效的。掺杂区域是可以被扩散的，或者它们是可以被植入(implanted)的。
该用语「系统」在本文中一般是被使用来描述任何数量的构件、组件、子系统、装置、分组交换组件、分组交换机、路由器、网络、计算器及/或通讯装置或机制、或它们组件之组合。该用语“计算器”在本文中一般是被使用来描述任何数量的计算器，其包括但不限于个人计算机、嵌入的处理器及系统、控制逻辑、特定应用集成电路(ASICs)、芯片、工作站、主机等。该用语“装置”在本文中一般是被使用来描述任何形式的机制，其包括一计算器、或系统、或者它们之构件。
该用语“任务(task)”及“处理程序(process)”在本文中一般是被使用来描述任何形式的执行程序，其包括但不限于计算器处理程序、任务、线程、执行应用、操作系统、用户处理程序、装置驱动器、本机代码、机器或其他语言等等；并且可以是交互式的和/或非交互式的，在现地执行和/或远程执行、在前景和/或背景中执行、在该用户和/或操作系统的地址空间中、一例行程序的库和/或独立的应用程序执行，并且不限于任何特定的记忆体分割技术。在包括但不限于该方块图及流程图之该图中所例示的讯号及信息之该步骤、连接、及处理，其典型上系以不同的系列或平行的指令来实现，及/或在保持于本发明之范围与精神内之各种实施例中被不同的构件及/或透过不同的连接来实现。
本发明之一个具体实例揭示一种包含有用于储存信息之一随机存取记忆体(RAM)阵列、一非挥发性记忆体(NVM)阵列、及一切换电路之记忆装置。在一个实施例中，该RAM阵列被组织成多行多列，其中该RAM阵列的列建构成耦接至用以于存取RAM页之BL数据的RAM位线(BLs)。被组织成多行多列的该NVM阵列被耦接至可操作来存取NVM页之BL数据的NVMBLs。该切换电路建构成用以控制该RAM BLs与该NVM BLs间之连接，藉以进行从该RAM阵列至该NVM阵列的数据储存。
在一替代的具体实例中，该记忆装置包括一静态随机存取记忆体(SRAM)电路、一第一NVM串、一第二NVM串、一第一漏极选择闸极(DSG)、以及一第二DSG。该SRAM电路具有暂时地储存响应于位线(BL)信息的信息之一输入终端、及一输出终端，其耦接至该SRAM电路的输入终端。该第一NVM串具有至少一非挥发性记忆体单元且耦接于该SRAM之该输出终端。该第一DSG可操作地控制：将该SRAM输出终端的信息储存至该第一非挥发性记忆体之时序。该第二NVM串具有至少一非挥发性记忆体单元且耦接于该SRAM之该输出终端。该第二DSG控制：将该SRAM之该输出终端的信息储存至该第二非挥发性记忆体串之时序。
图1A例示：一包含有一记忆装置的数字计算系统之一方块图130，该记忆装置具有根据本发明之一个具体实例的NVM及RAM。在一个实施例中，图130包括有一处理器150、NVM储存器152、及一总线158。处理器150进一步包括一晶载记忆体168及一总线管理器156，其中晶载记忆体168亦包括有一SRAM160及一NVM162。在一个具体实例中，SRAM160耦接至用于数据储存器以及紧急备份之NVM162。应注意的是：当一个或以上之方块(或装置)被添加至图130或其移除时，本发明之该示例性的具体实例的基本概念(underlying concept)是不会被改变的。
在一个实施例中，晶载记忆体168建构成有助于使一多页程序化架构(multiple-page programming scheme；“MPS”)程序能够同步地程序化超过一页以上的NVM。或者，晶载记忆体168能够有助于将数据经由总线158而传送于SRAM160及NVM152之间。总线管理器156能够同时地将数据传送于记忆体168的NVM162、及NVM152之间。在其他的具体实例中，晶载记忆体168能够在紧急关闭或断电之期间，将在SRAM中的数据备份至NVM162。在一个实施例中，NVM162划分复数之NVM格166的一部分以便用于紧急备份之目的。
应注意的是：该NVM的密度通常是比SRAM还高的。例如，一能够保存四(4)兆字节(M)的SRAM之小晶片区域能够潜在地适合于一(1)至四(4)千兆位组(「G」)的NVM。将SRAM及NVM两者一起嵌入于单一晶片(chip)中或晶粒(die)中，能够提升NVM整体的效能。
使用包含有SRAM及NVM两者之晶载记忆体168的益处在于：它有助于促进多页NVM程序化。另外，晶载记忆体168亦可改善整体数据在晶载记忆体168与使用NVM162的NVM152之间的传送速度。此外，使用晶载记忆体168之其他的益处在于：它能够在紧急时段之期间将数据从SRAM备份至NVM格。
图1B-1D例示：根据本发明之一个具体实例之包含有NVM与RAM两者之晶载记忆体的方块图132-136。图132-136例示将RAM与NVM组合于一个阵列中之各种不同的记忆体系架构(记忆体architecture)。在一个实施例中，该阵列允许具有不同密度之RAM与NVM，以将该传统系统之较小的RAM与较大的NVM之需求予以重组(reassemble)以便优化该效能与成本。该RAM及NVM的位线系经由诸如切换电路105之一切换电路来连接。
切换电路105允许该数据在大的页面尺寸中被传送于RAM及NVM之间而透过外部输入与输出来改善该数据在该两个记忆体之间的传送速度。更且，在紧急断电或电力损耗之期间，该全部的RAM数据能够借着将该RAM数据写入到一被选定的或预先指定的NVM位置而被备份的。运用该阵列体系架构将RAM及NVM组合一个阵列的益处之一在于：它不仅提升了该记忆效能及减低数据的传送速度，而且在电力损耗时亦提供了NVSRAM数据备份功能。
应注意的是：该诸如记忆体168之包含有NVM及RAM的晶载记忆体系架构系能够于硅层次(silicon level)被实现成一嵌入式记忆区块、或于系统层次(system level)而被建置在单一半导体晶片或晶粒上。根据该应用而定，该系统层次之实现提升了该记忆效能、及减低用于该整个系统电路板(board)之晶片计数及/或足迹。在一个实施例中，RAM能够是各种的挥发性记忆体储存器之任何的形式，诸如SRAM、DRAM、SDRAM、1T SRAM、及其类似者。同样地，该NVM能够是永久性记忆体之任何的形式，诸如EERPOM、NOR快闪记忆体、NAND快闪记忆体、及其类似者中。
图1B例示：根据本发明之一个具体实例之包含有NVM及RAM的一晶载记忆体(OCM)装置的逻辑图132。OCM装置被组织成一阵列组态，其包含有RAM101、NVM102、适用于RAM的x-列译码器(XDEC)103、适用于NVM的XDEC104、切换电路105、及适用于NVM的页缓冲器109、适用于RAM的读写电路106、y-栏译码器(YDEC)107、及I/O108。当切换电路105为开启时，在一实施例中，它连接RAM及NVM之多个位线(「BLs」)以在页面模式中允许数据在该两个记忆体之间被传送着。在一个实施例中，RAM XDEC 103及NVM XDEC 104能够独立地选择页面，藉由允许该OCM装置将在任何的SRAM页的数据储存至任何的选定之NVM页。应注意的是：应注意的是：当一个或以上之方块(或装置)被添加至图130或其移除时，本发明之该示例性的具体实例的基本概念(underlying concept)是不会被改变的。
在操作期间，当将任何的页面之SRAM资料写入NVM之任何的页面时，切换电路105被开启而使RAM BLs连接到NVM BLs。该从SRAM页选定的数据被加载页缓冲器109；然后，切换电路105被关闭以使该BLs被隔离于RAM及NVM之间；页缓冲器109开始将该数据写入到该被选定的NVM页。在页缓冲器109中之该数据被程序化而进入NVM102的一页面；RAM101能够被使用于诸如读取及/或写入之其他的作业。当需要在NVM102中之任何的数据时，该写入作业能够被中断的、而且在NVM、或RAM或者SRAM中之该被选定的数据能够被加载的；以及该随后又恢复对NVM102之写入作业。
因为该数据传送是在页面模式中操作的，因此将该数据传送于NVM及RAM之间通常的花费较少时间的。应注意的是：传送数据于NVM102及RAM101之间并不需要使用主或外部总线，因此增进了该数据在一挥发性记忆体及一永久性记忆体之间的传送速度。请注意：该RAM阵列体系架构系用来作为与该系统之一前端记忆体界面；以及该NVM阵列体系架构系用来做为将所需要的数据馈入到RAM阵列及从它馈入之一记忆体，因而能够提升整个系统效能。
页缓冲器109可以是位于在该OCM装置内之任何的位置。例如，页缓冲器109可以是置放在该RAM101、NVM102之边界的下方、或者在该NVM102的顶部上。或者，可以移除该页缓冲器、及被选定的RAM页可以被指定来作为缓冲器页而将资料提供给BLs以读取及/或写入被选定的NVM页。应注意的是：在某些应用及设计中，当RAM之一页被指定用做缓冲器页时，RAM101或RAM阵列可以是不能够同时提供读取及写入作业的。
图1C系显示：根据本发明之具体实例之OCM装置的阵列体系架构之其他的具体实例之一逻辑图134。图134系类似于图132同样地显示在图1B中，除了图134包括有其他的适用于NVM之读写(R/W)电路111、YDEC112、及I/O电路113以外。R/W电路111、YDEC112、及I/O电路113系配置在NVM阵列102的顶部。运用R/W电路111的益处之一在于：允许一系统独立地存取NVM102及RAM101，同时RAM101及NVM102仍然能够经由内部的切换电路105而将数据相互地传送于它们之间。请注意：并不需要经由该外部的数据总线，因而该数据传送时间就减短了。
图1D显示根据本发明之具体实例之OCM装置的阵列体系架构之其他的具体实例之一逻辑图136。图136系类似于图134同样地显示在图1C中，除了图136包括有多个RAM方块101及NVM方块102以外。适用于RAM101的每一方块之BLs系能够经由切换电路105而被连接到与该与适用于NVM的方块有关的BLs。页缓冲器109系使用来将数据写入到NVMs102。
使用具有多个RAMs及NVMs之该OCM装置的益处之一在于：它允许RAM block同时将多个页面的数据传送到多个NVM方块。
图2例示：包含有根据本发明之一个具体实例的NVM及RAM两者之OCM装置的一方块图200。图200显示详细的OCM装置之阵列体系架构，其包含有两个记忆体阵列RAM601及NVM602。RAM601包含有配置在字符线(RWL0-RWLm)及位线(RBL0-RBLn)之多个格、以及NVM602包含有配置在字符线(NWL0-NWLk)及位线(NBL0-NBLi)之多个格。根据一观点，RAM601及NVM602具有不同数量的字符线及位线。RAM及NVM阵列分别具有它们所各自拥有的XDEC603及604以便独立地选取该字符线。在一个实施例中，XDEC包含有诸如多个-WL选择方案及无-WL选择方案之特定的功能。
在一个实施例中，RAM601及NVM602阵列之BLs能够经由切换电路605与页缓冲器607而被连接。同时，RAM601包括有连接至它的BLs之读写电路606；NVM602包含有用来连接它的位线之页缓冲器607。应注意的是：该诸如缓冲器607之页缓冲器可以是位于该NVM位线的顶部或底部之任何的位置。在其他的具体实例中，NVM包括有一读写电路68，其系用来促进RAM及NVM两者之个别的读取及写入作业。
在作业期间，在一个模式中，切换电路605系被关闭而将RAM阵列自NVM阵列隔离开来；以及RAM601系能够藉由R/W电路606来执行读取及写入作业。在其他的模式中，藉由RAM的XDEC603来关闭所有的该RAM字符线、以及开启切换电路605，以便使得NVM602能够藉由RAM的读写电路606所读取及写入。在又另一个模式中，藉由NVM的XDEC604来开启切换电路605、以及关闭所有的该NVM字符线，以及该选定之RAM页的数据能够被传送至该NVM的页缓冲器。在其他的模式中，切换电路605是关的、以及NVM页缓冲器607能够执行写入作业以便选取NVM页，同时，RAM仍然能够藉由RAM的读写电路606而分别地被读取及写入。
图3A-3C系例示：包含有根据本发明之一个具体实例的NVM串及SRAM之OCM装置的布局之方块图。图3A至3C系显示：使用SRAM格做为RAM、以及使用切换开关703、717、或722之NVM串的电路布局。在一个实施例中，该诸如SRAM格704-705之适用于SRAM格的BLs系经由数种方案(approaches)而连接至适用于NVM格的BLs。图3A系显示第一方案，其允许BLs NVM格701-702(NBL)经由切换电路703而连接于SRAM格704-705(RBL)的BLs。图3B显示第二方案，在其中的SRAM格711-712两个端口使用来经由选择闸极713-714而连接RBL1、以及经由选择闸极715-716而连接RBL2。根据一个观点，RBL2经由切换电路717而连接于该NVM的位线(NBL)，其有助于同时进行SRAM及NVM之间的读取及写入作业。图3C显示其他的方案，其中该NVM的位线(NBL)系使用来通过内部节点Q经由切换电路722而连接于SRAM格721。应注意的是：可以使用利用BLs及切换开关来耦接NVM格与SRAM格之另外的方案，但是此类的方案及变异例不应改变本发明之该示例性的具体实例之该基本概念。
图4A-4B系例示：显示根据本发明之一个具体实例的SRAMs及NVMs之OCM装置的晶片布局。图4A-4B显示OCM布局被组织成各种的RAM/NVM阵列配置。例如，图4A描绘了一适用于NVM之BL(NBL)及一适用于之BL bar(NBLB)，其中NBL及NBLB连接于两侧RBL及RBLB。一被讯号0(S0)驱动的切换电路系用来管理该NBL、NBLB、RBL、及RBLB之间的连接。在一个实施例中，该切换电路系藉由一个或以上之NMOS晶体管所建构的。在作业中，SRAM格能够将互补数据Q及QB(Q-bar)储存到两个NVM格，以及也能够将被储存在此两个NVM格中的数据加载到该SRAM格Q侧及QB侧。请注意：使用两个NVM格来备份SRAM数据能够提升在SRAM的信赖度。
在一个实施例中，由于它的格构造的复杂性，因而该SRAM格具有比NVM格还宽的Y-节距。例如，多个NBL0-NBLj及NBLB0-NBNBj能够适合于SRAM格的节距，以及被该切换电路的讯号S0-Sj所选取。运用建构在图4B中之OCM装置的益处之一在于：它有效地提升在RAM及NVM布局的配置效率而允许在单一阵列中具有不同的格节距。
图5A-5B及6A-6B例示：适用于包含有根据本发明之一个具体实例的SPRAM及NVM的OCM装置之替代的晶片布局。图5A显示藉由NBL连接的多个SRAMs及NVM。该NBL系通过一切换开关而连接于RBL的单一侧。图5B例示了一想定情况(scenario)，其中该SRAM格节距系大于NVM格节距。在此一布局中，诸如NBL0-NBLj的多个BLs系通过一组的切换开关或晶体管经由该控制讯号S0-Sj之选择而连接于RBL。为了将在一个SRAM格中之数据储存至一个NVM格，它可以是将该NVM阵列面积减少到成为传统的备份方法之一半。然而，因为每一个位只有一个NVM格，所以它需要完全关闭或开启以便决定该数据。请注意：在消除与程序作业之期间，应花费足够的时间以便完全地分开该晶载(on-cell)及离晶(off-cell)的Vt。
图6A显示：OCM装置之一替代的组态，其中RBL及RBLB分别经由切换电路1131-1132而连接于NBL及NBLB。图6A类似于图4A，除了图6A使用个别的切换关T1及T2来控制该SRAM及NVM串之间的连接。为了通过NBL0而将SRAM数据储存于NVM格，则提高T1及降低T2，藉此将RBL连接到NBL0同时使RBLB从NBL1分离开来。然后，该在SRAM格之Q侧的数据就被写入到NVM格。为了将SRAM数据储存于NBL1，则提高T1及T0降低，藉此将RBLB连接于NBL0。该在SRAM格之该QB侧的数据系被程序化至该NVM格。请注意：虽然该被写入至NBL0及NBL1的资料系来自SRAM的Q及QB侧，该在SRAM格之Q及/或QB的数据也是可以被读取。图6B系显示OCM装置之其他的具体实例。图6B类似于图4B，除了在RLB及RBLB上附加T1及T2之外。请注意：当该SRAM格的节距是宽于该NVM格时，额外的S0-Sj讯号系被使用来选择该多个NBLs。
在一个实施例中，一NVM阵列系包括有多个页缓冲器以便在写入作业期间从该RAM保存该资料。该SRAM能够将该数据加载到该页缓冲器，然后关闭该切换电路以便从NVM分开该SRAM。在关闭之后，该SRAM能够自由地被存取，同时NVM仍然是藉由该页缓冲器而被写入。
图7系例示：一包含有根据本发明之一个具体实例的用于备份以及数据储存之RAM及NVM格的OCM装置之一方块图。根据一个观点，RAM包括有一快速备份功能，其能够在紧急电力消耗期间将整个被储存在RAM中的数据写入到NVM格。例如，NVRAM格1301耦接到适用于备份程序之NVM格1304-1305、及适用于将数据储存于NVM阵列1302-1303。在紧急电力消耗期间，该RAM的数据能够迅速地被写入到该相关的NVM格1304-1305。运用NVM格1304-1305及NVM阵列1302-1303两者的益处之一系提升了全部数据整合性。当诸如格1304-1305的NVM备用格系用来备份该RAM数据时，NVM阵列1302-1303系被使用于将数据储存于晶载非挥发性记忆体中。
图8系例示：包含有根据本发明之一个具体实例的RAM及NVM格之OCM装置的一方块图。图8显示了能够执行紧急数据备份功能之一示例性的逻辑电路。在紧急电力消耗期间，该选定的RAM页面的数据备份在NVM阵列中之NVM格。在正常作业中，切换电路的控制讯号T1-T2中之一将被开启。例如，当T1为开启时，其将来自该选定之SRAM格的该数据，如箭头1405所示，通过NBL而写入到NVM格1403。同样地，当T2为开启时，其将来自该选定之SRAM格的该数据，如箭头1406所示，通过NBLB而写入到NVM格1404。在紧急电力消耗期间，T1及T2两者同时开启，并将在该等选定的SRAM格之Q及QB的该数据施用于该NBL及NBLB。该选定的NVM字线(word line)将被施加该程序电压以便将该补充数据同时地程序化到格1403-1404中。应注意的是：该选定的NVM字线可以是专门用于紧急备份功能之特定的字线。T1及T2有助于一瞬间将该数据从SRAM储存至NVM。当该系统为再次通电时，该数据就能够从该等之NVM格读回或恢复而回到该等之SRAM格。
图9显示：包含有根据的本发明之一个具体实例的RAM及NVM格之OCM装置的一方块图。图9显示了该使用NVM格的紧急数据备份功能之其他的具体实例。图9系类似于图8，除了该NVM串耦接到SRAM格的Q或QB以代替选择闸极以外。在一个实施例中，RAM系被分隔成多个页面；以及在该页面中之每一格系连接于NBL及NBLB。在正常作业期间，该切换电路的控制讯号T1及T2开启了该切换开关1411或1412中之一个。例如，当T1开启时，该在SRAM之Q的数据系如箭头1415所示，通过NBL而被写入到NVM格1413。当T2开启时，该在QB之选定的数据系如箭头1416所示，通过NBLB而写入到NVM格1414。当一VDD侦测电路侦测到一紧急电力消耗时，T1及T2两者皆开启以便允许在SRAM格之Q及QB的数据同时被储存在NVM格1413-1414中。
图10例示：包含有根据本发明之一个具体实例的RAM及NVM格之OCM装置的一频率波形。Vt(0)显示了该经程序化格的电压(「Vt」)、以及Vt(1)显示了该抑制格Vt。在正常写入作业期间，其系具有充分的时间(t1)以便将格的Vt(0)程序化为该目标值。在读取作业期间，将该选定的字线电压Vread施加于该等之格以便开启该等具有Vt(1)的格，同时关闭该等具有Vt(0)的格。在紧急备份期间，该系统可以是不具有足够的时间以便在该系统关闭之前程序化该等之格。它可以是仅具有经减短的程序化时间。该格的Vt0是不足够藉由Vread而被解读为离晶(off cell)，这是需要两个格来储存SRAM格的互补数据的理由之一。在恢复或唤回期间，将该WL电压及Vrecall施加于该字线，以及当它是高于该程序化格的Vt(0)时，可以开启该格之两者。由于该两个格之不同的阻抗，所以该正确数据就能够藉由该SRAM格而被恢复。应注意的是：该Vrecall可以是等于或不同于Vread，或者从低到高变化以便得到最佳的唤回窗口(recall window)。
NVM格能够藉由适合于实现本发明的具体实例之各种的NVM技术来建构的。根据一个观点，该NVM能够是以NAND为主的快闪记忆体、以NOR为主的快闪记忆体、相变化记忆体(PCM)、EEPROM(可消除之可程序化的只读记忆体)、或者NAND、NOR、PCM、及/或EEPROM记忆体之组合。为了简化前述之讨论，在整个说明书中，以NVM或NAND为主的快闪记忆体可以是示例性的非挥发性记忆体。
图11系例示：包含有根据本发明之一个具体实例的SRAM及NVM串之OCM装置的实体布局之一方块图1100。图1100例示了一SRAM阵列1102及一NVM阵列，其中该NVM阵列包括四个NVM串1120-1126。每一NVM串包括有多个NVM格1110-1114。根据一个观点，该SRAM电路的宽度可以是小于或等于该4至32NVM串的总宽度，端视该NVM技术而定。在一个具体实例中，一部分的NVM串1120-1126被分配来用于紧急备份，同时其他部分的NVM串1120-1126系使用于数据储存。在一个实施例中，该储存在NVM串1120-1126中之数据能够自动地被储存或传送到该诸如固态驱动器(SSD)或NVM数据基础的离晶NVM装置。
图12系显示根据本发明之一个具体实例的SRAM及NVM电路之一电路图1200。图1200例示了一SRAM格及两个NVM串、一漏极选择闸极(DSG)、一源极选择闸极(SSG)、及一来源线(SL)。NVM串包含有能够永久地储存数据的多个NVM格201-206。在一个实施例中，该储存在该SRAM格的数据可以在数据储存以及紧急电力消耗之期间被写入到该NVM格。该储存在该NVM格的数据也可以被该SRAM格。应注意的是：当附加一个或以上的电路(或连接)于图1200或从其移除时，本发明之该示例性的具体实例该基本概念是不会被改变的。
根据一个观点，DSG能够用来促进MPS程序，因为DSG能够切SRAM及NVM串间之连接。在作业期间，当DSG启动时，该被储存在SRAM中的资料可以被传送到NVM串。当NVM串被程序化时，当DSG关闭时，该在SRAM中的数据可以再加载。该在SRAM中的新数据可以被加载到其他的NVM串，同时该第一NVM串仍然是被程序化的。因为SRAM系以微秒作业，同时NVM系以毫秒作业。
使用具有SRAM及NVM两者的OCM装置的益处之一系在于：它能够促进MPS程序。而且，在紧急电力消耗期间，该在SRAM的数据能够利用DSG控制讯号而被备份在NVM格。该备份数据能够随后从NAND格恢复(recovered)或唤回(recalled)到SRAM格。请注意：NVM格201-206能够是电荷俘获格(SONOS)、浮动闸极格、分离闸极格、或NVM格之任何的其他形态。
图13系显示一根据本发明之一个具体实例的SRAM、及NVM电路之图。图13系类似于图12，除了图13为使用NMOS或PMOS格以外。
图14例示根据本发明之一个具体实例的SRAM及NVM电路之一波形。图14显示了该从在图12中所显示之NAND格或NVM格恢复或唤回备份资料之波形。当以VDD施加DSG及SSG时，SL具有0V，选定的NVM格系基于该选定的NWL电压Vread而被读取。该Vread系一介于晶载及离晶之的阈值电压(Vt)间的电压。该未选定的NWLs系施加一电压Vpass，其高于该离晶的Vt。应注意的是：该离晶的电流是低的、以及驱动较低的SRAM的节点Q。低电压伴随着NVM使得在恢复程序中难以翻动该SRAM格。为了唤回该NAND格的数据，则该SRAM格的电力系连接于SVDD及SVSS以代替VDD及VSS。在唤回期间，不论SVDD或SVSS或两者系浮动的；以及该SL系被施加诸如0V或VDD之一适当的电压，根据SVDD或SVSS中之哪一者是浮动而定。此种条件将使得该NAND格的小电流在Q及QB之间产生一电压差。该SVDD及SVSS电压能够回复使得该差值“发展”到全部的VDD及VSS范围。请注意：该NAND格的数据可以被正确地唤回到该SRAM格，即使该用于NVM之驱动电流为约1uA或以下。
图15A-15D系显示根据本发明之一个具体实例的控制电路之图。图15A显示了一示例性的能够控制SVDD的电路。该SVDD能够被连接于大尺寸的PMOS。当该讯号VDD_SW降低时，SVDD系被施加以VDD。当VDD_SW讯号提高时，它关闭该PMOS以浮动该SVDD。图15B显示了一实施例之用以控制该SVSS的电路。该SVSS可以被连接到一大尺寸的NMOS。当该讯号VSS_SW提高时，SVSS系被施加以0V。当VSS_SW讯号降低时，它关闭该NMOS以浮动该SVSS。SRAM格的BL及BLB系被建构成在该唤回期间被预先充电成特定的电压。图15C及15D显示了两个预先充电该BL及BLB的实施例。
请注意：该在图15A至15D所显示的电路仅是用例示而已存在有实现该电路之其他的方法。
图16例示：具有根据本发明之一个具体实例的SRAM及NVM两者之OCM装置的一波形。该波形显示了一将在NAND格的资料唤回到SRAM格之作业波形。例如，假设SRAM格的Q及QB侧系分别起始于VDD及0V，该等选定的在Q及QB侧之NAND格系分别为晶载及离晶。一有效的唤响应当是将Q拉至0V及将QB拉到VDD以翻动该SRAM格。
图16系显示在唤回期间之作业波形，其中该SVDD为VDD、以及该SVSS为浮动的。在T0时间，该VSS_SW降低到浮动于该SVSS。在T1，PRE及SWL升高到预先充电该BL与BLB、及Q与QB两者到VDD。在T2，该NAND格的DSG及SSG升高。该选定的及未选定的NWL系分别被施加Vread及Vpass。该SL系被施加0V，其应该驱动Q使成为一低于QB之电压。在T3，SWL降低。在T4，VSS_SW升高到施加0V至SVSS，如此使得Q及QB开始发展到整个VDD及0V范围。在T5，DSG、SSG、及NWL全部都成为0V。该唤回作业因而完成。请注意：即使假定该离晶是存在于该QB侧，而不完全地关闭以及具有漏电；则仍然能够工作的，该如以数值501所指示的倾角(dip)，显示该在QB侧的格系完全关闭的。该波变化502显示了该格具有漏电的情况。
图17例示一之电路图，具有根据本发明之一个具体实例的SRAM及NVM之替代的OCM装置布局。图17系类似于图12，除了图17使用4T SRAM为RAM格以外。在一个具体实例中，该SRAM格包含有两个多阻抗1702-1704，其能够减少格尺寸，虽然它可能需要额外的半导体处理步骤。
图18A例示在根据本发明之一个具体实例的OCM装置中之消除及程序化条件的表。图18A显示了一适用于该等NAND格的消除及程序化条件之实施例。在消除1条件下，例如，对该选定的NWL施加以诸如-10V之一负的高电压(VNN)。VNN将致使产生「福勒-诺德海姆穿隧(Fowler-Nordheim Tunneling)」机制，以从诸如ONO或浮动闸极之该电荷储存层提取电子而减低该等之格的Vt。在消除2条件下，例如，对该选定的NWL施加以诸如-5V之负的中高电压(Vmn)；对该SL施加以诸如5V之正的中高电压(Vmp)。该SSG及未选定的NWL系被施加以高于Vmp之电压以使得该SL电压通过该选定的格。该高于Vmp的电压将致使「福勒-诺德海姆穿隧(Fowler-Nordheim Tunneling)」机制产生在该接合闸极重迭边缘，以从该电荷储存层提取电子而减低该等之格的Vt。
在程序化条件下，该DSG系被下施加以VDD，其将使SRAM格的Q及QB的电压通到该等NAND格。该SSG被关闭。例如，该选定的NWL系被施加以诸如10V之正的高电压(VPP)。例如，该未选定的NWL系被施加以诸如5V之正的中高电压(Vmp)。此等电压将使该等NAND格的该等信道区域耦接至一诸如4V至5V之中高电压，此称为信道自我提升(channel-self-boosting)。对于Q是VDD，该信道将停留在那电压，由于该DSG变成逆向偏置(reverse-biased)。如此将消除该选定的NWL的电场以避免该格程序化。对于Q是0V，由于它的DSG启动而使得该通道将被去电荷至0V，因此该选定的格将被程序化。该选定的NWL上之对电压将致使产生“福勒-诺德海姆穿隧(Fowler-Nordheim Tunneling)”机制而将电流注入到该电荷储存层以便增加该格的Vt。
图18B系例示根据本发明之一个具体实例的OCM装置之一电路图。图18B显示了具有个别的DSG1 901及DSG2 902之两个NAND串。多个DSGs允许两个或以上的NAND串同步地储存数据，藉以增加NAND记忆体之容量。在作业期间，当程序化在Q侧之NAND串时，DSG1是开启的，以及DSG2是关闭的，因此，该等Q侧格的通道可以被去电荷而成为0V或视储存在Q的该数据而自我耦接。由于DSG2是关闭的，所以该等QB侧格的通道，将全部都是适用于抑制之自我耦接。在唤回期间，DSG1是启动的，因此Q能够以SL电压充电或不充电，端视该选定的NAND格的数据而定。相对地，DSG2是关闭的，因此该QB侧将不会被该等NAND格所干扰。
图18C系类似于图18B，除了图18C具有一般的DSG及分开的SSG1 903及SSG2 904。在程序化期间，由于该DSG是一般的，则两者Q及QB数据将会通到该NAND串。当该未选定侧的数据是0V时，它将致使发生该NAND格被程序化。在该数据被传到该NAND串以后，DSG被关闭，以及该未选定侧的SSG被开启以将VDD从SL传到该NAND串。当未选定的SSG是关闭时，该NWL能够达到高电压以启动程序化，该未选定的NAND串将不被程序化。应注意的是：SL电压可以是高于VDD以便提供更佳的程序化抑制效果。请注意：该未选定的SSG2可以保留的，在该程序化期间以便从SL提供该抑制电压。在唤回期间，只有SSG1或SSG2是开启的，因此只有一侧的NAND格将被唤回至该SRAM格。
图19A系例示根据本发明之一个具体实例之替代的OCM布局之一电路图。图19A系类似于图18B，除了图19A具有一般的DSG及SSG及分开的SL1 905及SL2 906以外。在程序化期间，假设Q侧NAND格系被选定的，以及DSG及SSG系首先被启动的。SL1及SL2系被接续地施加以不同的电压。例如，SL1系被施加以诸如1/2VDD之低的电压。当与Q成比例时，假定Q分别为0V及VDD，它将变成近乎为0V及接近VDD。相对地，例如，SL2则被施加以诸如2VDD之高的电压。当与QB成比例时，对于QB分别为0V或VDD而言，它将变成接近及高于VDD。当DSG及SSG为关闭及NWL为施加以高的电压，则该等在Q侧的格是否将被或未被程序化，端视它们之信道电压而定。由于它们的信道的高电压，则该等QB侧的格将不被程序化。在唤回期间，该选定的SL1将被施加以先前所述之适当的电压。相对地，该未选定的SL2将是浮动的、或被施加以适当的电压，以便避免该QB被拉上或下，端视该等条件而定，以避免影响Q侧的唤回结果。
图19B系类似于图19A，除了图19B包括有NVM或NAND记忆体之多个页面或串。在此具体实例中，每一SRAM格可以连接于多个NAND串或页面，诸如NAND串907-908。每一串可含有它的DSG、SSG、及SL，因而每一串可以独立地执行程序化及唤回。
图20A系类似于图19A，除了在图20A中所显示之每一SRAM格系可以将多个NAND串909-910连接到一单一节点，诸如SRAM之Q输出端。如所示，该串可以具有不同的DSG0至DSGn，因此它们可以分别地执行该程序化及唤回。
图20B系类似于图19A，除了图20B使用Q’及QB’两者以连接于其他SRAM格。在此具体实例中，该SRAM格的该NAND串分享该DSG、SSG、及NWL，具有其他的SRAM格之该NAND串。每一NVM或NAND串使用不同的SL分别地执行程序化及恢复。
图21系例示根据本发明之一个具体实例的具有多个SRAM阵列及NVM阵列之替代的记忆体布置方式之图。图21例示了包含有多个SRAM页面1001-1003之一阵列。该第一SRAM页1001系连接至多个NAND页面1005-1006、以及第二SRAM页1002系连接至多个NAND页面1007-1008。根据一个观点，该阵列可以是具有单页、多页、及全部页面作业。在单页作业中，该选定的SRAM页能够将该数据写入至从该选定的NAND页、及从它唤回。在多页作业中，多个选定的SRAM页面能够将该数据写入多个选定的NAND页面、及从它唤回。在全部页面作业中，所有的该SRAM页面皆能够将该数据唤回至该选定的NAND页面、及从全部的页面唤回。
本发明之该示例性的观点包括各种的处理步骤，其将说明如下。该观点之该步骤可以是被植入于可执行指令的机器或计算机中。该可以是用来指示普通的目标或特别的目标系统，其系被程序化而具有该指令以便执行本发明之该示例性观点的该步骤。或者本发明之该示例性观点的该s步骤可以藉由特定的硬件构件来执行的，该硬件构件为含有用于执行该步骤之硬线逻辑，或者藉由经程序化的计算构件、及客制化硬件构件之任何的组合。
图22系一流程图，例示一根据本发明之一个具体实例的能够提升程序化速度之多页程序化架构(MPS)方法。在方块2202，一能够程序化在OCM装置中之非挥发性记忆格的方法系能够将在允许输出SRAM之讯号的第一DSG中之第一DSG讯号被连接至第一NVM串。在一个实施例中，逻辑地耦接该SRAM之Q-讯号系逻辑地被耦接至一以NAND为主的NVM串具有以NAND为主的非挥发性记忆格。
在方块2204，在驱动连接到该第一NVM串的NVM格之第一WLs中之一个使达到程序化电压，以及驱动其余的第一WLs以传达电压以后，该第一DSG讯号系在该第一DSG于方块2206被去活化，以便使该第一NVM串逻辑地与该SRAM中止连接，同时在该第一NVM串继续程序化该NVM格。在一个具体实例，该方法系能够活化被耦接于该SRAM的该输出端的在一第二DSG之一第二DSG讯号以便将第二NVM串连接至该SRAM。在驱动被连接至该第二NVM串的NVM格之第二WLs的一个使达到程序化电压，以及驱动其余的第二WLs以传达电压以后，该第二DSG讯号系在第二DSG去活化，以便使该第二NVM串逻辑地与该SRAM中止连接，同时在该第一NVM串继续程序化NVM格、及在该第二NVM串继续程序化NVM格。
图23系例示根据本发明之一个具体实例的一能够从SRAM至NVM进行储存及备份数据的MPS作业之其他的替代实施例之一流程图。在方块2302，一适用于将信息储存在记忆装置之方法系能够开启切换电路以便将RAM BLs之至少一部分连接至NVM BLs的一部分。
在方块2304，在将页缓冲器活化以将数据通过该RAM BLs及NVM BLs、一NVM程序化循环从RAM加载以后，在方块2306系被活化以将在该页缓冲器中的数据写入至在NVM之复数个VM格中。
在方块2308，该方法关闭该切换电路以至少使RAM BLs的一部分与NVM BLs中止连接，同时继续该NVM程序化循环。根据一个观点，该方法系能够接收来自处理单元的信息给该RAM，同时继续该NVM程序化循环。当接受到对于该NVM数据请求时，该方法亦能够中断该NVM程序化循环。
当本发明之特定的具体实例已被显示及描述时，对于本项技艺中之具有通常知识者而言，基于本文中之教示，它将是非常显然的，在不脱离此示例性的本发明之具体实例及其更宽广的观点之范围内，可以得到改变例及修饰例。因此，该附录的申请专利范围系意图包含于它们范围之内，全部的此类的改变及修饰被视为在此示例性的本发明之具体实例的真正精神及范围之内。

Claims (25)

1.一种能够储存信息之记忆装置，其包含：
一静态随机存取记忆体(SRAM)电路，其具有一输出终端和一输入终端，且被配置成暂时储存响应于该输入终端之位线(BL)信息的信息；
一第一非挥发性记忆体串，其具有至少一非挥发性记忆格(memory cell)且耦接于该SRAM之输出终端；
一第一漏极选择闸极(DSG)，其耦接于该SRAM且可操作地控制：将该SRAM之输出终端的信息储存至该第一非挥发性记忆体之时序；
一第二非挥发性记忆体串，其具有至少一非挥发性记忆格且耦接于该SRAM之该输出终端；以及
一第二漏极选择闸极(DSG)，其耦接于该SRAM且被配置成控制：将该SRAM之输出终端的信息储存至该第二非挥发性记忆体串之时序。
2.如权利要求1所记载之记忆装置，其中该SPRAM电路进一步包括一负输出终端及一负输入终端，其中该负输入终端耦接于一负位线(BL)。
3.如权利要求2所记载之记忆装置，其系更进一步包含：
一第三非挥发性记忆体串，其具有至少一非挥发性记忆格，且系耦接于该SRAM之该负输出终端；以及
一第三漏极选择闸极(DSG)，其耦接于该SRAM，且系可操作成控制：将该SRAM之该负输出终端的信息储存至该第三非挥发性记忆体之时序。
4.如权利要求3所记载之记忆装置，其系更进一步包含：
一第四非挥发性记忆体串，其具有至少一非挥发性记忆格，且系耦接于该SRAM之该负输出终端；以及
一第四漏极选择闸极(DSG)，其耦接于该SRAM，且系可操作成控制：将该SRAM之该负输出终端的信息储存至该第四非挥发性记忆体之时序。
5.如权利要求1所记载之记忆装置，其中该SRAM电路系耦接于一SRAM字线(WL)、位线(BL)、及负位线(BL)，且该SRAM电路系能够提供高速挥发性记忆储存。
6.如权利要求1所记载之记忆装置，其中该第一挥发性记忆串包括至少一个NAND非挥发性记忆格、一源极选择闸极(SSG)、及一源极线(SL)。
7.如权利要求6所记载之记忆装置，其中该NAND非挥发性记忆格系配置成在正常操作及紧急电源消耗中之一个期间储存数据。
8.如权利要求7所记载之记忆装置，其中该第一非挥发性记忆体串包括复阵列的非挥发性记忆格页串(memory cells page strings)，其中该等页串系以串联方式互相连接。
9.如权利要求7所记载之记忆装置，其中该第一非挥发性记忆体串包括复阵列的非挥发性记忆格页串，其中该等页串系以并联方式互相连接。
10.如权利要求1所记载之记忆装置，其中该第一非挥发性记忆体串包括至少一个p通道金属氧化半导体(PMOS)非挥发性记忆格、一源极选择闸极(SSG)、及一源极线(SL)。
11.如权利要求1所记载之记忆装置，其中该第一非挥发性记忆体串包括至少一个硅-氧-氮-氧-硅(SONOS)非挥发性记忆格、一源极选择闸极(SSG)、及一源极线(SL)。
12.一种使记忆装置中之非挥发性记忆格程序化之方法，其包含：
将一第一漏极选择闸极(DSG)之一DSG讯号予以活化(activating)，藉以使得一静态随机存取记忆体(SRAM)之一输出终端与一第一非挥发性记忆体串连接；
驱动与该第一非挥发性记忆体串之非挥发性记忆格相连接之第一字线(WLs)中之一者，使之达到一程序化电压，并驱动剩余之第一字线达到通过电压；以及
当继续将该第一非挥发性记忆体串中之非挥发性记忆格程序化时，使该第一DSG之该第一DSG讯号去活化(deactivating)，藉以使得该第一非挥发性记忆体串逻辑上与该SRAM中止连接。
13.如权利要求12所记载之方法，其系更进一步包含：将耦接于该SRAM之该输出终端之一第二DSG之一第二DSG讯号活化，藉以使得一第二非挥发性记忆体串与该SRAM连接。
14.如权利要求13所记载之方法，其系更进一步包含：驱动与该第二非挥发性记忆体串之非挥发性记忆格相连接之第二字线(WLs)中之一者，使之达到一程序化电压，并驱动剩余之第二字线使其达到通过电压。
15.如权利要求14所记载之方法，其系更进一步包含：当继续将该第一非挥发性记忆体串中之非挥发性记忆格和该第二非挥发性记忆体串中之非挥发性记忆格程序化时，使该第二DSG之该第二DSG讯号去活化，藉以使得该第二非挥发性记忆体串逻辑上与该SRAM中止连接。
16.如权利要求12所记载之方法，其中将该第一DSG之该DSG讯号活化之步骤更进一步包括：逻辑上将该SRAM之一Q端耦接于具有复数个基于NAND之非挥发性记忆格之一基于NAND之非挥发性记忆体串。
17.一种可操作地储存信息之记忆装置，其系包含：
一随机存取记忆体(RAM)阵列，其系以复数个行和列之方式而组织排列，该RAM阵列之该等行系配置成与可操作地存取一RAM页之位线(BL)数据之复数个RAM位线耦接；
一非挥发性记忆体(NVM)阵列，其系以复数个行和列之方式而组织排列，该NVM阵列之该等行系配置成与可操作地存取一NVM页之位线(BL)数据之复数个NVM位线耦接；以及
一切换电路，其耦接于该RAM阵列，且被配置成控制：对该复数个RAM位线与该复数个NVM位线之间的连接，藉以将数据从该RAM阵列储存至该NVM阵列。
18.如权利要求17所记载之记忆装置，其系更进一步包含：一页缓冲器，该页缓冲器系耦接于该切换电路，且能够依据该切换电路之控制讯号而锁存(latch)来自RAM阵列之数据。
19.如权利要求17所记载之记忆装置，其中该页缓冲器、该RAM页、及该NVM页系具有近似相同的储存容量。
20.如权利要求17所记载之记忆装置，其中该RAM阵列系为静态随机存取记记忆(SRAM)阵列、动态随机存取记忆(DRAM)阵列、同步动态随机存取记忆(SDRAM)阵列、及伪静态随机存取记忆(PSRAM)阵列中之一者。
21.如权利要求17所记载之记忆装置，其中该NVM阵列系为NAND快闪记忆体阵列、NOR快闪记忆体阵列、相变记忆阵列、及电可擦除可编程只读记忆(EEPROM)阵列中之一者。
22.如权利要求17所记载之记忆装置，其中该RAM阵列、该NVM阵列、及该切换电路系建置于一单一半导体晶粒上。
23.一种将信息储存于记忆装置之方法，其系包含：
开启切换电路，藉以使得复数个随机存取记忆体(RAM)位线(BLs)之至少一部分连接于非挥发性记忆体(NVM)位线(BLs)之一部分；
活化一页缓冲器，藉以经由该等RAM BL及该等NVM BL而将一来自RAM之数据予以加载；
活化一NVM程序化循环(programming cycle)，藉以将该页缓冲器中之数据写入一NVM中之复数个NVM格(cells)；以及
在该NVM程序化循环持续进行时，关闭切换电路，藉以使得复数个RAM BL之至少一部分与复数个NVM BL之一部分中止连接。
24.如权利要求23所记载之方法，其系更进一步包含：在该NVM程序化循环持续进行时，将来自一处理单元之信息接收至该RAM。
25.如权利要求23所记载之方法，其系更进一步包含：当接收到对该NVM之一数据请求时，中断该NVM程序化循环。
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