CN111581141A - 存储器装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其操作方法，该存储器装置，包括复合记忆单元的阵列。此些复合记忆单元的至少一个包含第一类型的第一存储单元、第二类型的第二存储单元、第一单元间数据路径连接第一存储单元至第二存储单元、及第一数据路径控制开关。第一数据路径控制开关回应于数据传输致能信号而致能第一存储单元及第二存储单元之间通过第一单元间数据路径的数据传输。

Description

存储器装置及其操作方法
技术领域
本发明是有关于一种存储器装置，且特别是有关于一种包含易失性及非易失性存储单元的存储器装置。
背景技术
神经网络是受生物神经系统处理信息的方式所启发的信息处理示例。随着大型训练数据集和复杂学习演算法的可用性，神经网络促进了例如计算机视觉、语音识别、和自然语言处理等众多领域的重大进步。
神经网络中的基本计算单元是神经元。神经元接收来自其他神经元或来自外部来源的输入并计算输出。图1绘示示例性神经网络100。神经网络100包含按层排列的多个神经元。神经网络100包括输入神经元的输入层102(也即，提供输入数据的神经元)、隐藏神经元的三个隐藏层106、108、及110(也即，执行计算并将信息从输入神经元传输到输出神经元、及输出神经元的输出层104(也即，提供输出数据的神经元)。相邻层中的神经元具有连接在它们之间的突触层。例如，突触层112连接输入层102和隐藏层106中的神经元，突触层114连接隐藏层106和108中的神经元，突触层116连接隐藏层108和110中的神经元，而突触层118连接隐藏层110和输出层104中的神经元。所有这些连接具有与它们相关联的权重。例如，隐藏层106中的神经元122、124和126分别通过与权重w1132、w2134、和w3136的连接而连接到隐藏层108中的神经元128。隐藏层108中的神经元128的输出可以根据来自隐藏层106中的神经元122、124和126的输入(x1、x2和x3)以及连接中的权重w1、132、w2134、和w3136而被计算为函数。此函数可表达如下：
Figure BDA0002079849360000011
在上面的乘积和(sum-of-product)表达式中，每个乘积项是可变输入xi和权重wi的乘积。权重wi可以在此些项之间变化，例如对应于可变输入xi的系数。相仿地，也可以计算隐藏层中其他神经元的输出。隐藏层110中的两个神经元的输出用作输出层104中的输出神经元的输入。
神经网络可用于学习最能代表大量数据的图案。靠近输入层的隐藏层学习高级通用模式，而靠近输出层的隐藏层学习更多数据特定图案。训练是神经网络从训练数据中学习的阶段。在训练期间，基于训练期的结果为突触层中的连接分配权重。推断(inference)是使用训练过的神经网络来推断/预测输入数据并基于预测产生输出数据的阶段。
卷积神经网络是一种神经网络，其在输入层之后包括一个或多个卷积隐藏层，然后接续一个或多个完全连接的隐藏层。卷积神经网络最常用于分析2D数据，例如图像内的物件识别。在卷积隐藏层中，可以通过在整个图像中滑动权重矩阵并重复相同的点积运算来计算输入图像的区域和权重矩阵之间的点积。卷积隐藏层用于检测输入图像的高级特征(high-level feature)。最后一个卷积隐藏层的输出是第一个完全连接的隐藏层的输入。完全连接的隐藏层中的每个神经元系连接到相邻完全连接的隐藏层中的每个神经元。完全连接的隐藏层的目的是使用在卷积隐藏层中检测到的特征的非线性组合来对输入图像中的物件进行分类。
存储器内计算(in-memory computing)是一种将存储器内计算装置中的存储单元用于数据处理和存储器储存的方法。神经网络或卷积神经网络可被实现在存储器内计算装置中。乘积和函数的权重可以储存在存储器内计算装置的存储单元中。乘积和函数可以实现为存储器内计算装置中的电路运作，其中阵列的存储单元的电特性实现此函数。
在具有易失性存储单元(例如，SRAM)的存储器内计算装置中，执行乘积和运算所花费的时间可能是短的，且运作可具有高推断准确性。然而，将权重从储存乘积和所需的权重的其他存储单元加载于易失性存储单元之中可能要花费很长的时间。再者，以易失性存储单元执行乘积和运算可能导致高功耗。
在具有非易失性存储单元的存储器内计算装置中，存储单元中的装置可变性、不准确性的读取和写入运作、及其他非理想装置特性，可导致非易失性存储器中所储存的权重的波动。储存权重的波动，特别是在使用可重新编程的非易失性存储器装置(例如浮动栅存储器、相变化存储器、电阻性存储器等)的存储器内计算装置中的波动，这样的特性将会导致存储器内计算装置的神经网络输出更不精准的结果。
因此，有需要提供一种具有更高推断准确性的存储器内计算装置，其可以执行快速且低功率的乘积和运算。
发明内容
本文描述了一种集成电路，其包括实现神经网络的存储器内计算装置。在一些实施例中，存储器内计算装置可以实现卷积神经网络。存储器内计算装置具有复合记忆单元的阵列。每个复合记忆单元包括第一类型的第一存储单元、第二类型的第二存储单元、将第一存储单元连接到第二存储单元的第一单元内数据路径、及第一数据路径控制开关。第一单元内数据路径将第一存储单元的载流端连接到第二存储单元的载流端。第一数据路径控制开关回应于数据传输致能信号，从而致能第一存储单元及第二存储单元之间通过第一单元间数据路径(intra-unit data path)的数据传输。
第一类型的存储单元可以是易失性存储单元(例如，SRAM)，而第二类型的存储单元可以是非易失性存储单元(例如，浮动栅存储器、相变化存储器、电阻性存储器、磁阻存储器、铁电存储器等)。复合记忆单元阵列中的第一存储单元被配置用于快速且更准确的乘积和运算。复合记忆单元阵列中的第二存储单元被配置为储存神经网络的突触层的权重。复合记忆单元阵列中的第二存储单元还可以被配置为储存乘积和运算的结果。
阵列中复合记忆单元的成列(row)的第一存储单元和第二存储单元分别耦接到一组第一字线和一组第二字线。阵列中复合记忆单元的成行(column)的第一存储单元和第二存储单元分别耦接到一组第一位线和一组第二位线。复合记忆单元的成行中的第二存储单元耦接到一组第一来源线。复合记忆单元阵列还可包括信号控制电路电性耦接到此组第一字线、此组第二字线、此组第一位线、此组第二位线和此组第一来源线。信号控制电路还可以将数据传输致能信号致能并传送到复合记忆单元阵列中的第一数据路径控制开关。
在存储器内计算装置的一些实施例中，每个复合记忆单元还可包括第二类型的第三存储单元。第二单元内数据路径可以将第一存储单元连接到第三存储单元。回应于数据传输致能信号，第二数据路径控制开关致能第一存储单元和第三存储单元之间通过第二单元内数据路径的数据传输。
还描述了在复合记忆单元中存储单元之间传输数据的方法、使用复合记忆单元执行乘积和运算的方法、及实现所述方法的控制电路。
通过阅读随附附图、详细说明和权利要求，可以看出本公开的其他方面和优点。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下。
附图说明
将参照图1-13提供本技术实施例的详细说明。
图1绘示示例神经网络的示意图。
图2绘示具有第一存储单元及第二存储单元的复合记忆单元的第一示例示意图。
图3绘示具有第一存储单元、第二存储单元、及第三存储单元的复合记忆单元的第二示例示意图。
图4绘示具有SRAM的第一存储单元及1T-1R电阻性存储器的第二存储单元的复合记忆单元的示意图。
图5绘示在复合记忆单元中以第一存储单元执行乘积和的示例方法的示意图。
图6绘示在复合记忆单元中以第二存储单元执行乘积和的示例方法的示意图。
图7绘示在复合记忆单元中将数据从第二存储单元传输至第一存储单元的示例方法的示意图。
图8绘示在复合记忆单元中将数据从第一存储单元传输至第二存储单元的示例方法的示意图。
图9绘示具有SRAM的第一存储单元及1T-1R电阻性存储器的第二及第三存储单元的复合记忆单元的示意图。
图10绘示在复合记忆单元中在第一存储单元及第三存储单元之间传输数据的示例方法的示意图。
图11绘示具有SRAM的第一存储单元及1T-1R电阻性存储器的第二存储单元的复合记忆单元的示意图。
图12绘示具有SRAM的第一存储单元及1T-1R电阻性存储器的第二及第三存储单元的复合记忆单元的示意图。
图13绘示具有复合记忆单元的阵列的示例性存储器内计算存储器装置的简易芯片方块图。
【附图标记说明】
100：神经网络
112、114、116、118：突触层
122、124、126、128：神经元
132、134、136：权重
102：输入层
106、108、110：隐藏层
104：输出层
200、300、400、900、1102、1104、1106、1108、1202、1204、1206、1208：复合记忆单元
202、302、402、902：第一存储单元
204、304、404、904：第二存储单元
206、308、310、406、950、952：数据路径控制开关
208、312、316、418、916、918：单元内数据路径
210：数据路径致能信号
306、906：第三存储单元
314、318：数据传输致能信号
407、907：反相器
409、411、909、911：通道栅晶体管
410、910：第一字线
412、912：第一位线
414、914：第一位元补偿线
422、920、922：导电路径
428、910、928：第二字线
430、930：第二位线
434、934：第一来源线
440、940、1125、1225：列译码器和驱动器电路
442、944、1152、1162、1272、1282：行译码器和驱动器电路
500、600、700、800、1000：示例方法
510～530、610～630、710～730、810～830、1010～1020：流程步骤
926：第三位线
936：第二来源线
1100、1200、1302：阵列
1110、1112、1114、1116、1214、1216：共同字线
1130、1132：共同导电路径
1118、1120、1218、1220：共同第一位线
1126、1128、1226、1228、1258、1260：共同第一来源线
1140、1142：共同第一补偿位线
1122、1124、1222、1224：共同第二位线
1210、1212：共同第一字线
1230、1231、1232、1233：共同导电路径
1254、1256：共同第三位线
1250、1252：共同第一位元补偿线
1300：存储器内计算装置
1304：控制器
1305：数据总线
1312：偏压安排状态机
1390：缓冲器电路
1393：输入/输出电路
具体实施方式
参考图1-12提供本文实施例的详细描述。
图2绘示复合记忆单元200的简化示意图。复合记忆单元200包括第一类型的第一存储单元202、及第二类型的第二存储单元204。第一单元内数据路径208将第一存储单元202连接到第二存储单元204。第一存储单元202和第二存储单元204之间通过第一单元内数据路径208的数据传输可以由第一数据路径控制开关206所控制。“开关”是一种电子元件，可以中断例如第一单元内数据路径208之类的导电路径中的数据流。开关可以回应于施加信号而移除或恢复电路的导电路径。当数据传输致能信号210被施加到开关时，第一数据路径控制开关206可以被“导通”。例如，当数据传输致能信号210被致能(assert)时，数据被允许在第一存储单元202和第二存储单元204之间的第一单元内数据路径208中流动。如果数据传输致能信号210未被致能，则不允许数据在第一单元内数据路径208中流动。第一数据路径控制开关206可以是N通道晶体管、P通道晶体管或传输门。
第一类型的存储单元可以是易失性存储单元(例如，SRAM)。储存在第一存储单元202中的权重可以是储存在存储单元中的信息，例如，储存位元“0”和“1”的SRAM。第二类型的存储单元可以是非易失性存储单元(例如，浮动栅存储器、相变化存储器、电阻性存储器、磁阻性存储器、铁电性存储器等)。在一些实施例中，第二类型的存储单元可以伴有晶体管(例如，1T-1R电阻性存储器)。第二类型的存储单元可以是可重新编程的存储单元，使得第二类型存储单元中的权重可以在训练神经网络或微调神经网络以获得更高推断准确度等情况下被改变。在一些实施例中，可以基于存储单元的电阻值来感测储存在第二类型的存储单元中的权重，举例来说，存储单元例如是电阻性RAM、浮动栅MOSFET、介电电荷捕捉装置(例如，SONOS、BE-SONOS、TANOS、MABE-SONOS)和相变化存储器。
第一存储单元202可用于储存权重WF并且在给定输入x的情况下利用储存的权重执行乘积和运算。乘积和运算的输出是x×WF。第二存储单元204可用于储存权重WS并且在给定输入y的情况下利用储存的权重执行乘积和运算。乘积和运算的输出是y×WS。第二存储单元204还可用于储存第一存储单元202的权重WF。在第一存储单元的乘积和运算之前，储存在第二存储单元中的权重可通过第一单元内数据路径208被加载到第一存储单元中。第一存储单元202可以通过第一单元内数据路径208将乘积和运算的结果储存在第二存储单元204中。
图3绘示复合记忆单元300的另一示例的简化示意图。复合记忆单元300包括第一类型的第一存储单元302、第二类型的第二存储单元304、及第二类型的第三存储单元306。第一单元内数据路径312将第一存储单元302连接到第二存储单元304。第一存储单元302和第二存储单元304之间通过第一单元内数据路径312的数据传输，由回应于第一数据传输致能信号314的第一数据路径控制开关308所控制。第二单元内数据路径316将第一存储单元302连接到第三存储单元306。第一存储单元302和第三存储单元306之间通过第二单元内数据路径316的数据传输，由回应于第二数据传输致能信号318的第二数据路径控制开关310所控制。第一数据路径控制开关308和第二数据路径控制开关310可以是N通道晶体管、P通道晶体管、或传输门。
除了执行乘积和运算之外，第二存储单元304还可用于储存第一存储单元302的权重。在进行第一存储单元的乘积和运算之前，第二存储单元中储存的权重可以通过第一单元内数据路径312而被加载到第一存储单元中。第一存储单元302可以通过第二单元内数据路径314将乘积和运算的结果储存第三存储单元306中。
图4绘示具有SRAM的第一存储单元402及1T-1R电阻性存储器的第二存储单元404的复合记忆单元400的示意图。第一存储单元402中的SRAM包括一对交叉耦接的反相器407及两个通道门(pass-gate)晶体管409和411。通道门晶体管409及411耦接到第一字线410。通道门晶体管的一个耦接到第一位线412，而另一个通道门晶体管耦接到第一位元补偿线414。权重因子WF和互补权重因子～WF可以储存在第一存储单元402的交叉耦接的反相器407中。
第二存储单元404包括晶体管和电阻性存储器。第二存储单元404电性耦接到第二字线428、第二位线430、和第一来源线434。权重因子WS可以储存在第二存储单元404的电阻性存储器中。
单元内数据路径418将第一存储单元402中的反相器的载流端之一(也即，储存权重因子WF的此端)连接到第二存储单元404的电阻性存储器的载流端之一。电阻性存储器的另一个载流端连接到第二存储单元404的晶体管。用作第一数据路径控制开关406的N通道晶体管控制第一存储单元402的交叉耦接反相器407和第二存储单元404的电阻性存储器之间的电流或数据传输。
第一信号控制电路(例如列译码器和驱动器电路(row decoder and drivercircuitry)440)分别通过第一字线410和第二字线428电性耦接到第一存储单元402和第二存储单元404。列译码器和驱动器电路440还通过导电路径422耦接到用作第一数据路径控制开关406的N通道晶体管的栅端。列译码器和驱动器电路440可致能第一数据传输致能信号以通过导电路径422到达第一数据路径控制开关406，以允许第一存储单元402的此对交叉耦接反相器407和第二存储单元404的电阻性RAM之间的电流或数据传输。第二信号控制电路例如行译码器和驱动器电路(column decoder and driver circuitry)442是结合第一位线412和第一位元补偿线414耦接到第一存储单元402。行译码器和驱动器电路442还通过第二位线430及来源线434电性耦接到第二存储单元404。在一些实施例中，行译码器和驱动器电路442可以包括感测放大器。
图5绘示在复合记忆单元400中以第一存储单元402执行乘积和的示例方法500的示意图。虽然示例方法500是结合复合记忆单元400作描述，示例方法500可以由本文描述的任何其他实施例的复合记忆单元执行。权重因子WF储存在第一存储单元402的一对交叉耦接的反相器407中。在步骤510，行译码器和驱动器电路442用表示输入x的信号对第一存储单元402的第一位线412进行预先充电。在步骤520，列译码器和驱动器电路440将列选择电压施加到第一存储单元402的第一字线410。列选择电压可等于或大于耦接至字线的该些晶体管的阈值电压。将列选择电压施加到第一存储单元402的第一字线410，可导通两个通道门晶体管409和411。在步骤530，行译码器和驱动器电路442感测第一位线412处的电流。感测电流表示输入x乘上储存在第一存储单元402中的权重因子WF的乘积和x×WF。可以使用电压和电流感测技术或其他感测技术在第一位线412上感测输出电流。
图6绘示在复合记忆单元400中以第二存储单元404执行乘积和运算的示例方法600。虽然示例方法600结合复合记忆单元400作描述，示例方法600可以由本文描述的任何其他实施例的复合记忆单元执行。权重因子WS储存在第二存储单元404的电阻性存储器中。在步骤610，列译码器和驱动器电路440将列选择电压施加到第二存储单元404的第二字线428。在步骤620，行译码器和驱动器电路442将表示输入y的信号施加到第二存储单元404的第二位线430。在步骤630，行译码器和驱动器电路442感测第一来源线434处的电流。所感测的电流表示输入y与乘上储存在第二存储单元404中的权重因子WS的乘积和y×WS。可以使用电压和电流感测技术或其他感测技术在第一来源线434上感测输出电流。或者是，表示输入y的信号可以施加到第一来源线434，且可以在第二位线430处感测输出电流。
图7绘示在复合记忆单元400中将数据从第二存储单元404传输至第一存储单元402的示例方法700的示意图。此示例方法可用于将储存在第二存储单元中的权重加载到复合记忆单元中的第一存储单元。虽然示例方法700是结合复合记忆单元400作描述，但示例方法700可以由本文描述的任何其他实施例的复合记忆单元来执行。在步骤710，列译码器和驱动器电路440将列选择电压施加到第二存储单元404的第二字线428。在步骤720，列译码器和驱动器电路440致能数据传输致能信号并传送到数据路径控制开关406，以致能第一存储单元402和第二存储单元404之间的数据传输。在步骤730，行译码器和驱动器电路442将第一激活电压施加到第二存储单元404的来源线434。第一激活电压在第二存储单元404的电阻性存储器和第一存储单元402的一对交叉耦接反相器407之间产生电压差，允许数据通过单元内数据路径418从第二存储单元404的电阻性存储器传输到此对交叉耦接反相器407。单元内数据路径中的电流由第二存储单元404的电阻性存储器的电阻值所决定。根据储存在第二存储单元404的电阻性存储器中的权重因子WS，单元内数据路径418中的电流将新的权重因子WF储存在第一存储单元402中。
图8绘示在复合记忆单元400中将数据从第一存储单元402传输到第二存储单元404的示例方法800。示例方法可用于将第一存储单元中的权重储存到复合记忆单元中的第二存储单元。虽然示例方法800是结合复合记忆单元400作描述，但是示例方法800可以由本文描述的任何其他实施例的复合记忆单元来执行。在步骤810，列译码器和驱动器电路440将列选择电压施加到第二存储单元404的第二字线428。在步骤820，列译码器和驱动器电路440致能数据传输致能信号并传送至数据路径控制开关406，以致能在第一存储单元402和第二存储单元404之间的数据传输。在步骤830，行译码器和驱动器电路442将第二激活电压施加到第二存储单元404的来源线434。第二激活电压在第二存储单元404的电阻性存储器和第一存储单元402的一对交叉耦接的反相器407之间产生电压差，允许数据通过单元内数据路径418从此对交叉耦接的反相器407传输到电阻性存储器的第二存储单元404。单元内数据路径中的电流由第一单元内数据路径418所连接的第一存储单元402的载流端中所储存的权重因子WF所决定。来自单元内数据路径418的电流根据储存在第一存储单元中的权重因子WF将新的权重因子WS写入第二存储单元404的电阻性存储器中。
图9绘示的复合记忆单元900，其具有作为第一存储单元902的SRAM，作为第二存储单元904的第一1T-1R电阻性存储器和作为第三存储单元906的第二1T-1R电阻性存储器。在复合记忆单元900的一些实施例中，第二存储单元904可以用于储存第一存储单元的权重，第三存储单元906可以用于储存在第一存储单元902中执行的乘积和运算的结果。第一存储单元902中的SRAM包括一对交叉耦接的反相器907和两个通道门晶体管909和911。通道门晶体管909和911耦接到第一字线910。通道门晶体管之一耦接到第一位线912，而另一个耦接到第一位元补偿线914。权重因子WF和互补权重因子～WF可以储存在第一存储单元902的此对交叉耦接的反相器907中。
第二存储单元904和第三存储单元906包括晶体管和电阻性存储器。第二存储单元904和第三存储单元906电性耦接到第二字线928。第二存储单元904耦接到第二位线930和第一来源线934。第三存储单元906耦接到第三位线926和第二来源线936。
第一单元内数据路径918将第一存储单元902中的一个反相器的载流端(也即，储存权重因子WF的此端)连接到第二存储单元904的电阻性存储器的载流端之一。用作第一数据路径控制开关950的N通道晶体管控制第一存储单元902的一对交叉耦接的反相器907与第二存储单元904的电阻性存储器之间的电流或数据传输。第二单元内数据路径916将第一存储单元902中的一个反相器的相同载流端(current carrying terminal)连接到第三存储单元906的电阻性存储器的一个载电流端。用作第二数据路径控制开关952的另一个N通道晶体管控制第一存储单元902的此对交叉耦接反相器907与第三存储单元906的电阻性存储器之间的电流或数据传输。
第一信号控制电路，例如列译码器和驱动器电路940，是结合第一字线910电性耦接到第一存储单元902，且通过第二字线928电性耦接至第二存储单元904和第三存储单元906。列译码器和驱动器电路940还分别通过导电路径920和922耦接到第一数据路径控制开关950和第二数据路径控制开关952的栅端。
行译码器和驱动器电路944通过第一位线912和第一位元补偿线914耦接到第一存储单元902。行译码器和驱动器电路944通过第二位线930和第一来源线934电性耦接到第二存储单元904。行译码器和驱动器电路944通过第三位线926和第二来源线936电性耦接到第三存储单元906。
图10绘示在复合记忆单元900中将第一存储单元902的乘积和运算的结果储存到第三存储单元906的示例方法1000。在步骤1010，行译码器和驱动器电路944将表示第一存储单元902的乘积和运算结果的信号重新导向，且第一位线1012将第三激活电压施加到第三存储单元906的第二来源线936。第三激活电压在第三存储单元906的电阻性存储器和第一存储单元902的一对交叉耦接的反相器907之间产生电压差，允许数据通过第二单元内数据路径916从此对交叉耦接的反相器907传输到第三存储单元906的电阻性存储器。在步骤1020，列译码器和驱动器电路940将列选择电压施加到第三存储单元906的第二字线928。被重新导向的信号则将数据写入第三存储单元906的电阻性存储器中。
图11绘示复合存储器(例如，复合记忆单元400)的阵列1100，具有SRAM作为第一存储单元，而1T-1R电阻性存储器作为第二存储单元。阵列1100包括成列和成行布置的复合记忆单元(例如，复合记忆单元1102、1104、1106和1108)。如本文所使用的，术语“列”(row)和“行”(column)由复合记忆单元中的存储单元共享的线而不是物理位置来定义。为清楚起见，在图11中仅示出了两列和两行复合记忆单元。然而，复合记忆单元阵列可具有实现本文所述技术的任何数量的列或行。
复合记忆单元的多个列共享共同第一字线(例如，共同字线1110和1112)，该些共同第一字线将列中的第一存储单元耦接到列译码器和驱动器电路1125。复合记忆单元的多个列也共享共同第二字线(例如，共同字线1114和1116)，该些共同第二字线将列中的第二存储单元耦接到列译码器和驱动器电路1125。列译码器和驱动器电路1125还被配置为透过共同导电路径(例如，共同导电路径1130和1132)而致能数据传输致能信号并传送至复合记忆单元中的多列的数据路径控制开关。在一些实施例中，复合记忆单元中一个列的第一存储单元和第二存储单元之间的数据传输，可以通过致能共同数据传输致能信号并传送至此列中的所有数据路径控制开关而被致能。数据可以从第一存储单元传输到此列中的第二存储单元、或者从第二存储单元传输到第一存储单元。
复合记忆单元的多个行共享共同第一位线(例如，共同第一位线1118和1120)，共同第二位线(例如，共同第二位线1122和1124)和共同第一来源线(例如，共同第一来源线1126和1128)。共同第一位线，共同第一位元补偿线，共同第二位线和共同第一来源线将第一存储单元和第二存储单元耦接到行译码器和驱动器1152和1162。复合记忆单元的多个行也共享共同第一位元补偿线(例如，共同第一补偿位线1140和1142)。复合记忆单元1102和1106中的第一存储单元通过共同第一位元补偿线1140耦接到行译码器和驱动器1152，且复合记忆单元1104和1108中的第一存储单元是结合共同第一位元补偿线1142耦接到行译码器和驱动器1162。
在一些实施例中，第一字线上的信号表示送至复合记忆单元对应列中的第一存储单元的输入xi。由行译码器和驱动器1152和1162在特定第一位线处感测的输出电流，可以表示输入xi乘上耦接到特定第一位线的此行第一存储单元中的相应权重因子WF的乘积和。在一些实施例中，共同第二位线上的信号表示复合记忆单元的一行中的第二存储单元的输入x。由行译码器和驱动器1152和1162在第二存储单元所耦接的第一来源线处感测的输出电流，可以表示输入x乘上耦接到共同第二位线的此行第二存储单元中的相应权重因子WS的乘积和。
图12绘示复合记忆单元(例如，复合记忆单元900)的阵列，其中SRAM作为第一存储单元、1T-1R电阻性存储器作为第二和第三存储单元。阵列1200包括成列和成行布置的复合记忆单元(例如，复合记忆单元1202、1204、1206和1208)。
复合记忆单元的多个列共享共同第一字线(例如，共同第一字线1210和1212)，该些共同第一字线将列中的第一存储单元耦接到列译码器和驱动器电路1225。复合记忆单元的多个列也共享共同第二字线(例如，共同字线1214和1216)，该些共同第二字线将列中的第二存储单元和第三存储单元耦接到列译码器和驱动器电路1225。列译码器和驱动器电路1225还被配置为透过共同导电路径(例如，共同导电路径1230、1231、1232和1233)来致能数据传输致能信号并传送至复合记忆单元的多个列中的第一数据路径控制开关和第二数据路径控制开关。
复合记忆单元的多个行共享共同第一位线(例如，共同第一位线1218和1220)、共同第一位元补偿线(例如，共同第一位元补偿线1250和1252)、共同第二位线(例如，共同第二位线1222和1224)、共同第三位线(例如，共同第三位线1254和1256)、共同第一来源线(例如，共同第一来源线1226和1228)、和共同第二来源线(例如，共同第一来源线1258和1260)。共同第一位线和共同第一位元补偿线将第一存储单元耦接到行译码器/驱动器1272、1282。共同第二位线和共同第一来源线将第二存储单元耦接到行译码器/驱动器1272、1282。共同第三位线和共同第二来源线将第三存储单元耦接到行译码器/驱动器1272、1282。
图13绘示实现神经网络的存储器内计算装置1300的简易芯片方块图。存储器内计算装置1300包括复合记忆单元的阵列1302。复合记忆单元的阵列1302包括成列和成行布置的本文所述的多个复合记忆单元。每个复合记忆单元包括第一存储单元、第二存储单元、和将第一存储单元连接到第二存储单元的第一单元内数据路径。第一存储单元是易失性存储单元，而第二存储单元是非易失性存储单元。在一些实施例中，阵列中的每个复合记忆单元还可以包括第三存储单元，第三存储单元通过第二单元内数据路径连接到第一存储单元。阵列中的第一存储单元和第二存储单元可以储存神经网络的突触层的权重。阵列中的第一和第二存储单元中的电路操作执行神经网络中的输入数据的推断并产生输出数据。复合记忆单元的阵列1302还包括列译码器和驱动器电路，以及如图11及图12所示的行译码器和驱动器电路。
输入/输出电路1393从存储器内计算装置1300外部的来源接收输入数据。输入/输出电路1393还将输出数据驱动到存储器内计算装置1300外部的目的地。输入/输出数据和控制信号通过数据总线1305而移动在输入/输出电路1393、控制器1304和存储器内计算装置1300上的输入/输出端、或存储器内计算装置1300内部或外部的其他数据来源之间，例如通用处理器或专用应用电路，或是复合记忆单元阵列1302所支持且提供系统单芯片(system on a chip)功能的组合模组。缓冲器电路1390可耦接到输入/输出电路1393和控制器1304以储存输入/输出数据和控制信号。
控制器1304可以包括用于回应缓冲电路1390的输入数据及控制信号，而选择性地将编程电压(例如列选择电压、激活电压和数据传输致能信号)施加到复合记忆单元1302的阵列中的第一和第二存储单元的电路。在图13所示的示例中，控制器1304使用偏压安排状态机(bias arrangement state machine)1312控制通过复合记忆单元1302的阵列中的一个或多个电压供应所产生或提供的供应电压的施加，以用于乘积和运算、及复合记忆单元中的存储单元之间的数据传输。控制器1304耦接到缓冲器电路1390和复合记忆单元1302的阵列。控制器1304可以包括被安排成执行关于图5-8描述的程序的控制电路。
可以使用本领域中已知的专用逻辑电路来实现控制器1304。在替代实施例中，控制器1304包括通用处理器，其可实现在相同的集成电路上，此集成电路执行电脑程序以控制装置的操作。在其他实施例中，专用逻辑电路和通用处理器的组合可用于实现控制器1304。偏压安排状态机1312控制如本文所述的偏压安排供应电压。
本文描述多个流程图以示出由存储器控制器或存储器内计算装置所执行的逻辑。此逻辑可以使用计算机系统可存取的存储器中所储存的电脑程序所编程的处理器来实现，此电脑程序可由处理器、专用逻辑硬件(包括现场可编程集成电路)以及专用逻辑硬件和电脑程序的组合来执行。利用本文的所有流程图，可以理解许多步骤可以组合、平行执行或以不同顺序执行而不影响所实现的功能。在某些情况下，如读者将理解的那样，只有在进行某些其他改变时，步骤的重新排列才能实现相同的结果。在其他情况下，如读者将理解的那样，仅当满足某些条件时，步骤的重新安排才能实现相同的结果。此外，应当理解，这里的流程图仅示出了与理解本公开相关的步骤，并且应当理解，可以在所示出的那些之前、之后和之间执行用于实现其他功能的许多附加步骤。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求所界定的为准。

Claims (19)

1.一种存储器装置，包括：
多个成列及成行布置的复合记忆单元，该多个复合记忆单元的至少一个包含一第一存储单元、一第二存储单元、及一第一单元间数据路径连接该第一存储单元至该第二存储单元，其中该第一存储单元是一第一类型而该第二存储单元是一第二类型。
2.如权利要求1所述的存储器装置，其中该第一单元间数据路径连接该第一存储单元的一载电流端至该第二存储单元的一载电流端。
3.如权利要求1所述的存储器装置，其中该第一类型为一易失性存储单元而该第二类型为一非易失性存储单元。
4.如权利要求1所述的存储器装置，其中该多个复合记忆单元的至少一个更包括一第一数据路径控制开关，其中该第一数据路径控制开关回应于一数据传输致能信号以致能该第一存储单元及该第二存储单元之间通过该第一单元间数据路径的数据传输。
5.如权利要求4所述的存储器装置，更包括一信号控制电路，该信号控制电路致能数据传输致能信号并传送至该复合记忆单元中的第一数据路径控制开关。
6.如权利要求5所述的存储器装置，更包括：
一组第一字线，该组第一字线的各第一字线分别将各列的复合记忆单元的第一存储单元连接至该信号控制电路；及
一组第二字线，该组第二字线的各第二字线分别将各列的复合记忆单元的第二存储单元连接至该信号控制电路。
7.如权利要求5所述的存储器装置，更包括：
一组第一位线，该组第一位线的各第一位线分别将各行的复合记忆单元的第一存储单元连接至该信号控制电路；及
一组第二位线，该组第二位线的各第二位线分别将各行的复合记忆单元的第二存储单元连接至该信号控制电路。
8.如权利要求5所述的存储器装置，更包括：
一组来源线，该组来源线的各来源线分别将各行的复合记忆单元的第二存储单元连接至该信号控制电路。
9.如权利要求8所述的存储器装置，更包括一控制电路，该控制电路用以控制在一被选中的复合记忆单元中的第一存储单元及第二存储单元之间通过该第一单元间数据路径与该第一数据路径控制开关的数据传输；该控制电路被配置执行以下步骤以完成该数据传输：
施加一列选择电压至该第二存储单元所耦接的一第二字线；
致能一数据传输致能信号并传送至该第一数据路径控制开关；及
施加一激活电压至该第二存储单元所耦接的一第一来源线。
10.如权利要求8所述的存储器装置，更包括一控制电路，该控制电路用以执行乘积和运算及储存结果于一被选中的复合记忆单元中，该复合记忆单元包含储存一权重的第一存储单元、第二存储单元、第一单元间数据路径、及第一数据路径控制开关，该控制电路被配置执行以下步骤以完成该乘积和运算及储存结果：
以代表一输入的一信号对该第一存储单元所耦接的一第一位线预先充电；
施加一列选择电压至该第一存储单元所耦接的一第一字线；
施加该列选择电压至该第二存储单元所耦接的一第二字线；
致能一数据传输致能信号并传送至该第一数据路径控制开关；及
施加一激活电压至该第二存储单元所耦接的一第一来源线，以将该输入及该权重的乘积和储存于该第二存储单元中。
11.如权利要求1所述的存储器装置，其中该复合记忆单元包括该第二类型的一第三存储单元、一第二单元间数据路径以连接该第一存储单元至该第三存储单元、及一第二数据路径控制开关以回应于一数据传输致能信号而致能该第一存储单元及该第三存储单元之间通过该第二单元间数据路径的数据传输。
12.一种用于在一复合记忆单元中的多个存储单元之间传输数据的方法，该复合记忆单元包含一第一类型的一第一存储单元、一第二类型的一第二存储单元、一第一单元间数据路径以连接该第一存储单元至该第二存储单元、及一第一数据路径控制开关以回应于一数据传输致能信号而致能该第一存储单元及该第二存储单元之间通过该第一单元间数据路径的数据传输，其中该第一存储单元耦接至一第一字线及一第一位线，该第二存储单元耦接至一第二字线、一第二位线、及一第一来源线，该方法包括：
施加一列选择电压至该第二存储单元所耦接的该第二字线；
致能该数据传输致能信号并传送至该第一数据路径控制开关；以及
施加一激活电压至该第二存储单元所耦接的该第一来源线。
13.如权利要求12所述的方法，其中该第一单元间数据路径连接该第一存储单元的一载流端至该第二存储单元的一载流端。
14.如权利要求12所述的方法，其中该第一类型为一易失性存储单元而该第二类型为一非易失性存储单元。
15.如权利要求12所述的方法，其中该激活电压是一第一电压，且其中施加该第一电压至该第二存储单元的该第一来源线允许数据从该第一存储单元传输至该第二存储单元。
16.如权利要求12所述的方法，其中该激活电压是一第二电压，且其中施加该第二电压至该第二存储单元的该第一来源线允许数据从该第二存储单元传输至该第一存储单元。
17.如权利要求12所述的方法，其中该复合记忆单元包括该第二类型的一第三存储单元、一第二单元间数据路径以连接该第一存储单元至该第三存储单元、及一第二数据路径控制开关以回应于该数据传输致能信号而致能该第一存储单元及该第三存储单元之间通过该第二单元间数据路径的数据传输，该第三存储单元耦接至该第二字线、一第三位线、及一第二来源线。
18.一种于一复合记忆单元中执行乘积和运算及储存结果的方法，该复合记忆单元包含储存一权重的一第一类型的一第一存储单元、一第二类型的一第二存储单元、一第一单元间数据路径以连接该第一存储单元至该第二存储单元、及一第一数据路径控制开关以回应于一数据传输致能信号而致能该第一存储单元及该第二存储单元之间通过该第一单元间数据路径的数据传输，其中该第一存储单元耦接至一第一字线及一第一位线，该第二存储单元耦接至一第二字线、一第二位线、及一第一来源线，该方法包括：
以代表一输入的一信号对该第一存储单元的该第一位线预先充电；
施加一列选择电压至该第一存储单元所耦接的该第一字线；
施加该列选择电压至该第二存储单元所耦接的该第二字线；
致能该数据传输致能信号并传送至该第一数据路径控制开关；及
施加一激活电压至该第二存储单元所耦接的该第一来源线，以将该输入及该权重的乘积和储存于该第二存储单元中。
19.如权利要求18所述的方法，更包括感测该第一存储单元的该第一位线上的电流，该电流表示该输入及该权重的乘积。
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