TWI580087B

TWI580087B - 記憶裝置及其製造方法

Info

Publication number: TWI580087B
Application number: TW104113491A
Authority: TW
Inventors: 呂函庭; 陳威臣
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-04-28
Filing date: 2015-04-28
Publication date: 2017-04-21
Also published as: TW201639206A

Description

記憶裝置及其製造方法

【0001】

本技術是有關於一種堆疊電晶體結構，例如可用於高密度之三維記憶裝置，且有關於一種應用此種結構的記憶裝置。

【0002】

三維(3D)記憶裝置的特徵在於具有多層結構，且各層可包括多個記憶單元的一平面陣列。對於特定的三維堆疊記憶裝置而言，多個主動層可包括多個主動條，依主動條的材料可配置為記憶單元的位元線或字元線，並堆疊成彼此間隔開來的脊形(ridge-like)結構。此些主動層可以由摻雜(p型或n型)或未摻雜的半導體材料製成。在此種三維記憶裝置中，多個記憶單元可以設置於堆疊的位元線或字元線以及與其交叉的字元線或位元線的多個交叉點(cross-point)，以形成一個三維記憶陣列。

【0003】

如上所述的記憶裝置記載於美國專利公開案第2012/0182806號案，申請日為2011年4月1日，發明名稱為「具有交錯記憶串配置及串選擇結構的3D記憶陣列體結構(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)」，發明人為陳士弘與呂函庭；以及美國專利案第8,363,476號案，申請日為2011年1月19日，發明名稱為「記憶裝置、其製造方法與操作方法(Memory Device, Manufacturing Method And Operating Method Of The Same)」，發明人為陳士弘與呂函庭。以上兩美國專利係為本申請案之受讓人所共同擁有且在此做為參照(incorporated by reference)並全文引用。上述例子中，主動條(active strips)耦合於各層的接觸墊(pad)。接觸墊配置成階梯式(stairstep)結構以提供多個著陸區(landing area)至多個層間導體(interlayer conductor)。特別對於大型陣列，接觸墊的電阻可能相對較高，因而減緩裝置的操作。並且，跨過陣列而至各個主動條的多個電流路徑可能彼此不同，使得控制電路(control circuitry)及感應電路(sensing circuitry)更為複雜。

【0004】

第1圖繪示一種三維反及閘快閃記憶裝置100之透視圖，其描述於在此做為參照並全文引用的美國專利案第8,503,213 B2號案中。如第1圖所示的裝置100包括交錯設置的半導體條和絕緣條之多個堆疊。絕緣材料自圖式中移除以暴露出更多結構，舉例而言，堆疊中位於半導體條之間的以及半導體條堆疊之間的絕緣條係移除。

【0005】

四個半導體接觸墊102B、103B、104B及105B位於由複數個主動層所形成的堆疊之近端(proximal end)上，而四個半導體接觸墊112A、113A、114A及115A位於堆疊之遠端(distal end)上。然而，主動層及對應的半導體接觸墊的數目可以延伸至任意的N層，其中N是大於1的整數。如圖式所示，三維半導體裝置包括以絕緣材料間隔開的複數個主動條(例如102、103、104、105)構成的複數個堆疊。半導體接觸墊(例如102B、103B、104B及105B)終止(terminate)對應的複數個主動層中的複數個主動條。如上所述，半導體接觸墊102B、103B、104B及105B電性耦合於複數個主動層，以連接於解碼電路以在陣列中選擇層。半導體接觸墊102B、103B、104B及105B可以在主動層圖案化時一併圖案化，可能的例外情況是用作層間導體(interlayer connector)的連通柱(via)。所述的例子中，各個主動條包括一半導體材料以適於作為一通道區。此些條係脊形(ridge-like)並沿Y軸延伸，如此一來主動條102、103、104、105可以作為複數個主體，此些主體包括多個快閃記憶單元串之多個通道區，例如是在多個水平(horizontal)反及閘串構造中。所述的例子中，記憶材料層152塗佈複數個主動條構成的複數個堆疊，而於其他實施例中，記憶材料層152塗佈複數個主動條的至少一邊側壁上。於其他實施例中，主動條可以作為垂直反及閘串構造的字元線。

【0006】

所述的例子中，主動條構成的各堆疊的一端終止於半導體接觸墊，而另一端終止於一源極線。因此，主動條102、103、104、105於近端終止於半導體接觸墊102B、103B、104B和105B，而通過閘極選擇線127後於遠端終止於源極線端(119)。主動條112、113、114、115於遠端終止於半導體接觸墊112A、113A、114A和115A，而通過閘極選擇線126後靠近主動條的近端終止於源極線端(例如是源極線128)。

【0007】

在如第1圖所示的例子中，複數個導體125-1到125-N正交配置在複數個主動條構成的複數個堆疊上。複數個導體125-N在由複數個堆疊所定義出的複數個溝槽(trench)中具有與複數個主動條構成的堆疊共形之複數個表面，並且堆疊上的主動條102、103、104、105的側面和導體125-1到125-N(例如是字元線或源極選擇線)交叉點定義出介面區的多層陣列。如圖式所示，一矽化物層(例如是矽化鎢、矽化鈷、矽化鈦或矽化鎳)154可以形成於導體(例如是字元線或源極選擇線)的頂表面上。

【0008】

裝置100的一種實施態樣中，一多層陣列形成於一絕緣層上，且包括共形於複數個堆疊的複數個字元線(導體125-1、…、125-N)。此些堆疊包括複數個半導體條112、113、114、115位於多層平面中。如第1圖所示，應用於雙數記憶頁數的字元線從整體結構之後面到前面的標號從導體121-1增加到125-N，而針對單數記憶頁數，字元線從整體結構之後面到前面的標號從導體125-N減少到121-1。

【0009】

一記憶材料層設置於半導體條112~115和102~105的表面以及字元線(導體125-1~125-N)的交叉點的介面區域處。類似於字元線，接地選擇線(GSL)126和127共形於複數個堆疊。

【0010】

位元線和串選擇線形成於金屬層ML1、ML2和ML3處。位元線耦合於一平面解碼器(未繪示於圖中)。串選擇線耦合於一串選擇線解碼器(未繪示於圖中)。

【0011】

接地選擇線126、127之閘極結構的圖案化可以在定義字元線(導體125-1~125-N)的同一個步驟一起進行。接地選擇裝置形成於介於複數個堆疊的平面和接地選擇線126、127之閘極結構之間的交叉點處。串選擇線(SSL)閘極結構119和109的圖案化可以在定義字元線125-1~125-N的同一個步驟一起進行。串選擇裝置形成於介於複數個堆疊的平面和串選擇線閘極結構119和109之間的交叉點處。此些裝置耦合於解碼電路，用以選擇陣列中特定堆疊中的串。

【0012】

根據實施的方式，記憶材料層152可以包括多層介電電荷儲存結構，例如如共同擁有的美國專利申請案第14/309, 622號所述，該案件內容於本文係全文引用。舉例來說，一個多層電荷儲存結構包括一個穿隧層、一電荷捕捉層和一阻隔層(blocking layer)，穿隧層包括一氧化矽，電荷捕捉層包括一氮化矽，阻隔層包括一氧化矽。於一些實施例中，介電電荷儲存層中的穿隧層可以包括具有厚度小於2奈米的一第一氧化矽層、具有厚度小於3奈米的一氮化矽層及具有厚度小於3奈米的一第二氧化矽層。於其他實施例中，記憶材料層152可以僅包括一個電荷捕捉層，而不包括任何穿隧層或阻隔層。

【0013】

在另一實施例中，可採用一反熔絲(anti-fuse)材料，例如是二氧化矽、氮氧化矽或其他矽氧化物，其厚度例如是1~5奈米。亦可採用其他類型的反熔絲材料，例如氮化矽。於採用反熔絲材料的實施態樣中，主動條102、103、104、105可以是具有第一導電型(例如是p型)的半導體材料。導體(例如是字元線或源極選擇線)125-N可以是具有第二導電型(例如是n型)的半導體材料。舉例來說，主動條102、103、104、105可以由p型多晶矽製成，而導體125-N可以由相對重摻雜的n+型多晶矽或相對重摻雜的p+型多晶矽製成。於採用反熔絲材料的實施態樣中，主動條的寬度必須足夠提供空間以產生空乏區以達到二極體的操作。因此，三維陣列中的多晶矽條及導體線之間的交叉點形成複數個記憶單元，此些記憶單元包括一整流器，整流器由陰極和陽極之間且具有可程式化的反熔絲層的p-n接面所形成。

【0014】

於其他實施例中，記憶材料可以採用不同的可程式化電阻記憶材料，包括金屬氧化物，例如是氧化鎢形成於鎢上、或摻雜金屬氧化物、或其他材料。部分此些材料形成的裝置可以是可程式化的且可以在多重電壓或多重電流抹除，並且可以進行單元內多位元儲存的操作。

【0015】

如第1圖所示，半導體接觸墊102B、103B、104B和105B耦合於裝置中對應的層中複數個主動條的一側上，例如是經由形成一連續的圖案化半導體層而完成。於一些實施態樣中，接觸墊可以耦合於對應的層中複數個主動條的兩側上。於其他實施態樣中，接觸墊可以經由其他材料與結構連接至主動條，以達成裝置操作所需的電壓及電流的電性連通。並且，半導體接觸墊102B、103B、104B和105B中除了最底層者之外，包括複數個開口102C1、102C2、103C1、103C2、104C或接點，開口或接點暴露底下接觸墊上的著陸區，並形成一個階梯狀結構。開口定義接觸墊上的複數個內周圍。

【0016】

第1圖所示的插頁式的圖案(interleaved pattern)僅是一個例子，也可能不一定應用於本技術的其他實施態樣中。此種實施態樣的一個例子例如是三維反及閘快閃記憶陣列結構中的半導體接觸墊和串選擇結構都設置在區塊的同一側上。

【0017】

本文係描述一種具有一個或多個區塊的複數個記憶單元之三維陣列。區塊包括複數個層，此些層包括複數個半導體條，此些半導體條自一半導體接觸墊延伸。此些層係設置以使得半導體條形成複數個半導體條堆疊以及複數個半導體接觸墊之一半導體接觸墊堆疊。並且，複數個選擇閘極結構設置於半導體條堆疊之上，且位於半導體條上的半導體接觸墊和記憶單元之間。此些選擇閘極結構中之不同者將半導體條堆疊中之不同的半導體條耦合於此些層中的半導體接觸墊。更進一步，至少一輔助閘極結構設置於半導體條堆疊之上，且位於選擇閘極結構和半導體接觸墊堆疊之間。一些實施例中，輔助閘極結構包括一水平部分，水平部分係重疊於半導體接觸墊之至少一側。

【0018】

偏壓電路可以連接至輔助閘極結構。偏壓電路回應於位址而在選擇閘極結構開啟時施加一閘極電壓以選擇一區塊中的一記憶單元。施加一閘極電壓至輔助閘極結構可以導致一局部反轉通道(local inversion channel)(例如是增加電荷載子的濃度)形成於靠近輔助閘極結構的多個半導體條中，且降低半導體條上的半導體接觸墊至記憶單元之電流路徑的阻值。半導體接觸墊可包括用於複數個層間導體的複數個著陸區，且可包括複數個開口位於複數個半導體接觸墊形成的一堆疊中，開口係提供複數個連通柱以連接此些著陸區於此些半導體接觸墊上以上覆(overly)導體。更進一步，位於此些著陸區中的複數個區域的摻雜濃度高於半導體接觸墊中的複數個其他區域的摻雜濃度。

【0019】

半導體條可包括複數個反及閘串通道。複數個字元線可上覆此些半導體條堆疊，字元線可包括複數個垂直閘極結構位於堆疊之間。於一些實施例中，一介質電荷儲存層至少設置於位於垂直閘極結構和半導體條之間的多個堆疊的多個側壁上。類似地，輔助閘極結構可包括一導體，導體上覆多個半導體條堆疊，而垂直閘極結構位於此些半導體條堆疊之間，且介質電荷儲存層可以設置為一閘極介電層並位於垂直閘極結構和半導體條之間。

【0020】

一些其他實施例中，輔助閘極結構包括一導體，導體上覆多個半導體條堆疊，而垂直閘極結構位於此些半導體條堆疊之間，且一閘極介電層位於垂直閘極結構和半導體條之間。

【0021】

在更一些其他實施例中，輔助閘極結構之至少一側以一閘極介電層和多個半導體接觸墊分隔開來，且於偏壓下可誘發一反轉通道於此些半導體接觸墊的一側。

【0022】

於更進一步的其他實施例中，陣列包括一個或多個側向輔助閘極結構，側向輔助閘極結構連接至選擇閘極結構。

【0023】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

【0024】

圖式中類似的標號係用以標示不同示意圖中的類似部分。並且，圖式上的尺寸比例並非按照實際產品等比例繪製，而是用以強調本揭露內容之技術特徵。以下係參照所附圖式詳細敘述本發明之不同實施例。

【0117】

100‧‧‧裝置
102、103、104、105、112、113、114、115‧‧‧主動條
102B、103B、104B、105B、112A、113A、114A、115A、245、246、247、248‧‧‧半導體接觸墊
102C1、102C2、103C1、103C2、104C‧‧‧開口
109、119‧‧‧串選擇線閘極結構
125-1~125-N‧‧‧導體
126、127‧‧‧閘極選擇線
128‧‧‧源極線
152‧‧‧記憶材料層
154‧‧‧矽化物層
191‧‧‧層間導體
200、300、400A、400B、500A、500B、500C、600A、600B、600C、600D、600E、600F、700A、700B、800A、800B、800C、800D、900A、900B、900C‧‧‧圖
202、203、204、205、317、318‧‧‧堆疊
212‧‧‧輔助閘極結構
213‧‧‧垂直部分
214‧‧‧水平延伸部分
220、222、224、226、310、312、314、320、322、324、326‧‧‧絕緣條
221、223、225、227、229、309、310、311、312、313、314、315、316、319、321、323、325‧‧‧半導體條
228‧‧‧導體
232‧‧‧介質電荷儲存層
233、234、235、236‧‧‧著陸區
237、238、239、240、241、242、243、244、410‧‧‧區域
270‧‧‧溝槽
302、402、406‧‧‧接地選擇線閘極結構
305‧‧‧源極接觸點
306‧‧‧接觸插塞
308a、308b、408‧‧‧串選擇線閘極結構
327、328‧‧‧側向輔助閘極結構
404、1062‧‧‧字元線
1058‧‧‧平面解碼器
1059‧‧‧位元線
1060‧‧‧記憶陣列
1061‧‧‧列解碼器
1063‧‧‧行解碼器
1064‧‧‧串選擇線
1065、1067‧‧‧匯流排
1066、1068‧‧‧區塊
1069‧‧‧偏壓設置狀態機器
1070‧‧‧輔助閘極結構解碼器
1071‧‧‧資料輸入線
1072‧‧‧資料輸出線
1074‧‧‧其他電路
1075‧‧‧積體電路線
A、B、C、D‧‧‧曲線
Loffset‧‧‧偏移距離
ML1、ML2、ML3‧‧‧金屬層

【0025】

第1圖繪示一種三維反及閘快閃記憶陣列結構之透視圖，其中三維反及閘快閃記憶陣列結構包括用於多個層間接觸導體的多個半導體接觸墊。
第2圖繪示一種輔助閘極結構(AG)設置於堆疊之上且位於選擇閘極結構和半導體接觸墊堆疊之間之透視圖。
第3圖繪示一種側向輔助閘極結構(LAG)設置於堆疊之上且位於選擇閘極結構之間之側視圖。
第4A圖繪示如第2圖所示之三維反及閘快閃記憶陣列的示意圖。
第4B圖繪示如第4A圖所示之示意圖的放大圖，且用來描述如第2圖所示之三維反及閘快閃記憶陣列的節距(pitch)和單元(cell)尺寸。
第5A圖係為電流-電壓(Id-Vg)特徵曲線圖，用以敘述一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵。
第5B圖係為電流-電壓(Id-Vg)特徵曲線圖，用以敘述一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵。
第5C圖係為於不同結晶矽形式的飽和電流(Id_sat )相對於記憶頁(memory page)之曲線圖。
第6A圖係為一種三維反及閘快閃記憶陣列之示意圖，其中三維反及閘快閃記憶陣列的半導體接觸墊係完全且均勻地摻雜。
第6B~6D圖係描述摻雜一種三維反及閘快閃記憶陣列之半導體接觸墊的影響之示意圖，其中三維反及閘快閃記憶陣列包括至少一個輔助閘極結構。
第6E圖係為於不同結晶矽形式且具有不同摻雜濃度的飽和電流(Id_sat )相對於記憶頁(memory page)之曲線圖。
第6F圖係曲線圖，用以描述摻雜濃度相對於記憶頁0之飽和電流(Id_sat )/記憶頁14之飽和電流(Id_sat )的比例之關係。
第7A圖係為電流-電壓(Id-Vg)特徵曲線圖，用以敘述一種包括至少一個輔助閘極結構及64個字元線的三維反及閘快閃記憶陣列之電性特徵。
第7B圖係為三維反及閘快閃記憶陣列於不同介面捕捉濃度(interface trap density)的飽和電流(Id_sat )相對於記憶頁(memory page)之曲線圖，其中三維反及閘快閃記憶陣列包括至少一個輔助閘極結構及64個字元線。
第8A~8D圖係描述改變一種三維反及閘快閃記憶陣列的輔助閘極結構和著陸區之間的偏移距離的影響之示意圖。
第8E圖係為三維反及閘快閃記憶陣列於不同記憶頁的飽和電流(Id_sat )相對於偏移距離(offset distance)之曲線圖，其中三維反及閘快閃記憶陣列包括至少一個輔助閘極結構。
第9A~9B圖係為電流-電壓(Id-Vg)特徵曲線圖，用以敘述一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列於不同記憶頁之不同輔助閘極結構偏壓之電性特徵。
第9C圖係為三維反及閘快閃記憶陣列於不同記憶頁的飽和電流(Id_sat )相對於輔助閘極結構偏壓(AG bias)之曲線圖，其中三維反及閘快閃記憶陣列包括至少一個輔助閘極結構。
第10圖係為本揭露內容之一實施例之一積體電路的簡化方塊圖。

【0026】

以下係提出各種實施例搭配圖式進行詳細說明。以下實施例所提出的細部結構和製程步驟僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。本發明之保護範圍當視後附之申請專利範圍所界定者為準。具有通常知識者當可依據實際實施態樣的需要對該些步驟及結構細節加以修飾或變化。不同實施例中之相似元件係以相似的元件符號標示。

【0027】

第2圖繪示一種三維反及閘快閃記憶陣列的透視圖200，三維反及閘快閃記憶陣列包括一輔助閘極結構212，輔助閘極結構212設置於複數個堆疊202、203、204、205之上、且位於多個選擇閘極結構(例如406、408)和多個半導體接觸墊245、246、247、248之一堆疊之間。如第2圖所示的實施例中，可以採用串選擇線/接地選擇線搭配氧氮氧(SSL/GSL ONO)之方式。

【0028】

如第2圖所示，陣列於複數個水平面(level)包括複數個半導體條(例如221、223、225和227)，而形成複數個堆疊202、203、204、205。半導體條包括以半導體材料製成的薄膜條用於作為反及閘串的通道。半導體條可以是輕摻雜的n型或p型或者完全為摻雜，如此可以作為記憶胞的通道。舉例而言，半導體條221、223、225、227可以相對低濃度的雜質輕度摻雜，例如具有摻雜濃度為大約10¹⁵ cm^-3 ，或者也可以是一個內部未摻雜的半導體材料。

【0029】

半導體條堆疊202、203、204、205包括交錯設置的多個半導體條和多個絕緣條。一實施例中，堆疊202包括交錯設置的多個半導體條221、223、225、227和多個絕緣條220、222、224、226，而堆疊205包括交錯設置的半導體條229和絕緣條228。一實施例中，絕緣條的側邊相對於半導體條的側邊係凹陷(recessed)，如此則堆疊的至少一側包括複數個凹陷，此些凹陷位於多個半導體條之間。

【0030】

各個半導體條堆疊202、203、204、205的一端終止(terminate)於多個半導體接觸墊構成的一堆疊，而另一端終止於一源極線。舉例而言，半導體條221、223、225、227於近端(proximal end)終止於半導體接觸墊245、246、247、248構成的堆疊，而通過接地選擇線之閘極結構(例如是406)後於半導體條的遠端終止於源極線端(未繪示於圖中)。

【0031】

半導體接觸墊245、246、247、248之堆疊終止半導體條，例如是半導體條221、223、225、227。半導體接觸墊245、246、247、248電性耦合於不同的位元線以連接解碼電路至陣列中的選擇的平面。此些半導體接觸墊245、246、247、248的圖案化可以在定義多個脊形堆疊(ridge-shaped stack)時同時進行。

【0032】

陣列中各個區塊的半導體接觸墊245、246、247、248可以配置在一階梯式結構中，類似於第1圖所示，並具有著陸區233、234、235、236用於設置於階梯式結構的每個階梯的連續的各個位元線。半導體接觸墊245、246、247、248之堆疊可以配置成一個簡單的階梯圖案或其他適合的圖案。層間導體(例如191)耦合於半導體接觸墊245、246、247、248以上覆圖案化導體層(例如是如第1圖所示的ML3)中的多個位元線。上覆的位元線連接至用來支援三維垂直閘極記憶陣列的周邊電路。舉例而言，多個層間導體可以耦合於半導體接觸墊245、246、247、248以上覆連接至頁緩衝器的多個圖案化導體層。頁緩衝器可以儲存寫入或讀取自三維垂直閘極記憶陣列中選擇的記憶單元的資料。

【0033】

著陸區233、234、235、236自半導體接觸墊245、246、247、248之堆疊中的多個開口之下暴露出來，半導體接觸墊245、246、247、248之堆疊提供多個連接柱以連接半導體接觸墊和上覆的導體。導體接觸墊245、246、247、248可以經由一次或多次的圖案化和蝕刻製程而形成，其中係採用一遮罩層(masking layer)的遞減高度來形成各個暴露的著陸區。階梯式結構的多種製作方式之細節例如描述於本申請案之受讓人所共同擁有的美國專利案第8383512號，其申請日為2011年5月14日，發明名稱為「多層連接結構的製造方法 (Method for Making Multilayer Connection Structure)」，發明人為陳士弘、呂函庭、李鴻志及楊金成，此專利案在此做為參照(incorporated by reference)並全文引用。

【0034】

一實施例中，相較於半導體接觸墊245、246、247、248的區域241、242、243、244，著陸區233、234、235、236中的區域237、238、239、240具有較高的摻雜濃度。根據一些實施例，可以經由對著陸區233、234、235、236以雜質進行佈植雜質製程(implanting impurities)而完成。一實施例中，雜質可以具有和半導體條221、223、225、227或和半導體接觸墊245、246、247、248具有相同的導電型(n型或p型)。另一實施例中，雜質可以具有和半導體條221、223、225、227或和半導體接觸墊245、246、247、248具有不同的導電型。四個主動層中的四個半導體接觸墊245、246、247、248和對應的主動條層中的堆疊202、203、204、205如圖式所示，其中半導體接觸墊245、246、247、248之堆疊係朝前(front-facing)。半導體接觸墊之間的絕緣條未繪示於圖式中以更清楚呈現結構特徵。

【0035】

一實施例中，以一個或多個傾斜的入射角度將雜質成分導入接觸墊的外周圍區中以進行佈植，其中此傾斜角例如是相對於法線基板表面(normal substrate surface)的0、45或89度，通常稱做傾斜角(tilt angle)。佈植時，在堆疊202、203、204、205底部的基板也可以在XY平面旋轉，使得雜質離子可以經由相對於基板的晶面(crystal plane)的一個或多個入射角度(旋轉角(twist angle))入射。在不同實施例中，傾斜角、旋轉角、離子強度及其他便因均可以適當選擇，而使得著陸區233、234、235、236中的區域237、238、239、240形成具有較低的阻值，因此一些實施例中，半導體接觸墊245、246、247、248可以不以逐層摻雜(layer-by-layer doping)的方式製作。

【0036】

並且，可以在以一遮罩層覆蓋堆疊202、203、204、205時佈植雜質，如此則佈植製程不會實質上改變主動層中的主動條材料的阻值。

【0037】

介質電荷儲存層232可以是多層介電層，例如是氧氮氧(ONO)介電材料，可以用於記憶單元的電荷儲存。一個小的側壁凹陷可以經由最佳化製程而得到。根據一實施例，共形(conformal)的氧氮氧結構沈積在半導體條221到227的側壁上。另一實施例中，在字元線形成之前，介質電荷儲存層232至少沈積在多個堆疊的多個側壁上。

【0038】

如圖200所示的三維反及閘快閃記憶陣列亦可以包括一個輔助閘極結構212，鄰近半導體接觸墊245、246、247、248設置。輔助閘極結構212和半導體接觸墊之間的距離非常小，僅由介質電荷儲存層232將此兩者隔開。一實施例中，輔助閘極結構212正交配置於半導體條堆疊202、203、204、205上。另一實施例中，輔助閘極結構212具有一表面共形於半導體條堆疊202、203、204、205且填滿堆疊202、203、204、205所定義的多個溝槽(例如270)，且定義堆疊202、203、204、205上的半導體材料條的側表面之交叉點處的介面區之多層陣列。

【0039】

一些實施例中，輔助閘極結構212包括一垂直部分213，垂直部分213鄰接於堆疊202、203、204、205的至少一側，且輔助閘極結構212包括一水平延伸部分214位於垂直部分213的一側。一些實施例中，水平延伸部分214係重疊於半導體接觸墊245、246、247、248之至少一側。又一些實施例中，輔助閘極結構212包括一導體228，導體228上覆半導體條堆疊202、203、204、205，且多個垂直閘極結構(例如213)位於堆疊之間。更一些實施例中，介質電荷儲存層(例如232)設置為一閘極介電層並位於垂直閘極結構和半導體條之間。

【0040】

施加一閘極電壓至輔助閘極結構212可以導致一局部反轉通道(例如是增加電荷載子的濃度)形成於多個半導體條221、223、225、227中，且降低半導體條221、223、225、227上的半導體接觸墊245、246、247、248至記憶單元之電流路徑的阻值。

【0041】

並且，施加一閘極電壓至輔助閘極結構212，可以立即導致一局部反轉通道並降低輔助閘極結構212和半導體接觸墊245、246、247、248之堆疊之間之區域中的阻值。

【0042】

再者，施加一閘極電壓至輔助閘極結構212，可以立即導致一局部反轉通道並降低鄰近於輔助閘極結構212之半導體接觸墊245、246、247、248之堆疊中之區域中的阻值。

【0043】

由於半導體接觸墊245、246、247、248之堆疊的階梯式結構，三維反及閘快閃記憶陣列的各個水平面上，半導體接觸墊245、246、247、248之堆疊至半導體條221、223、225、227的電流路徑可以是不均勻的負載(load)。輔助閘極結構212經由立即在輔助閘極結構212和半導體接觸墊245、246、247、248之堆疊之間之區域以及立即在鄰近於輔助閘極結構212之半導體接觸墊245、246、247、248之堆疊中之區域產生反轉通道而解決此技術問題。此反轉通道降低半導體條221、223、225、227中的阻值，且因而改善半導體接觸墊245、246、247、248之堆疊至半導體條221、223、225、227的電流路徑。

【0044】

第3圖繪示一種三維反及閘快閃記憶陣列之側視圖300，其中側向輔助閘極結構327、328設置於堆疊(例如317和318)之上且位於接地選擇線閘極結構302和串選擇線閘極結構308a~308b之間。

【0045】

在三維記憶裝置中，例如是如第1圖所示，可以有一個相對高阻值的通道(例如半導體條112~115和102~05)通過串選擇線閘極結構(例如119和109)以及接地選擇線之閘極結構(例如126和127)，這會降低三維記憶裝置的性能。

【0046】

任一個半導體條堆疊係耦合於三維反及閘快閃記憶陣列的半導體接觸墊之堆疊的兩相對側之其中之一，但不會同時耦合於兩側。在如第1圖所示的陣列中，一個半導體條堆疊具有二相反位向其中之一，二相反位向為半導體接觸墊端至源極線端位向或源極線端到半導體接觸墊端位向。舉例來說，半導體條310、312、314、316之堆疊317具有半導體接觸墊端至源極線端位向，且半導體條319、321、323、325之堆疊318具有源極線端到半導體接觸墊端位向。其他實施例中，可以不採用如上所述的插頁式的圖案，半導體接觸墊和串選擇結構可以均設置於區塊的一側。

【0047】

以半導體條上覆半導體條堆疊係垂直字元線(未繪示於圖中)和垂直接地選擇線閘極結構302。串選擇線閘極結構308a~308b也上覆半導體條堆疊。串選擇線閘極結構308a~308b上覆每間隔一個的半導體條堆疊之半導體條的頂端，且上覆另外一組每間隔一個的半導體條堆疊之半導體條的底端。在此兩例子的任一者，串選擇線閘極結構308a~308b控制任意半導體條堆疊與其對應的半導體接觸墊堆疊之間的電性連接。

【0048】

一實施例中，接地選擇線閘極結構302和串選擇線閘極結構308a~308b可經由非等向性蝕刻(anisotropic etch)形成。等向性蝕刻製作控制良好的型態，如此使得閘極結構的水平延伸部分之外表面相較於懸頂(overhanging)的半導體條309、311、313、315可以是垂直於或接近垂直於地平坦化。

【0049】

第3圖呈現串選擇線閘極結構308b的一側沿著堆疊而和接地選擇線閘極結構302分隔開來。接地選擇線閘極結構302可以用來作為接地選擇線，串選擇線閘極結構308a~308b可以用來作為串選擇線。當施加電壓至串選擇線閘極結構308a~308b以開啟串選擇線開關(SSL switch)(未包括電晶體)，半導體條中的通道區開啟，而誘發半導體條中的反轉層。類似地，當施加電壓至接地選擇線閘極結構302以開啟接地選擇線開關(GSL switch)(未包括電晶體)，半導體條中的通道區開啟，而誘發半導體條中的反轉層。

【0050】

接觸插塞(contact plug)306耦合半導體條至源極接觸點(source contact)305。接觸插塞306可包括摻雜多晶矽、鎢或採用其他垂直互連的技術。雖然並未繪示於圖中，接觸插塞306接觸堆疊中的每一層，包括多個半導體條(例如309、311、313、315、319、321、323、325)。一實施例中，接觸插塞306和堆疊之底部的高度差異在源極接觸305、接地選擇線閘極結構302和串選擇線閘極結構308a~308b之間提供較佳的絕緣及製程窗口(process window)。一實施例中，源極接觸305的長度大約是0.12微米，且耦合於具有長度為0.07微米的接觸插塞306。

【0051】

一實施例中，如第3圖所示的三維反及閘快閃記憶陣列利用側向輔助閘極結構327和328降低堆疊中的半導體條堆疊的阻值，此些堆疊包括交錯設置的半導體條(例如309、311、313、315、319、321、323、325)及絕緣條(例如310、312、314、320、322、324、326)。此效果可經由分別設置側向輔助閘極結構327和328於接地選擇線閘極結構302和串選擇線閘極結構308b之間而達成。當施加電壓至側向輔助閘極結構327和328，具有較低阻值的反轉層形成於半導體條中，並位於閘極結構302和308b之下。

【0052】

側向輔助閘極結構327和328連接至接地選擇線閘極結構302和串選擇線閘極結構308b而且可以是接地選擇線閘極結構302和串選擇線閘極結構308b的延伸部分。不同於接地選擇線閘極結構302和串選擇線閘極結構308b，側向輔助閘極結構327和328不重疊於半導體條309、311、313、315、319、321、323、325，因此可以防止接觸。

【0053】

於其他實施例中，施加一閘極電壓至側向輔助閘極結構327和328，可使得一局部反轉通道形成於半導體條319、321、323、325之堆疊318中、以及鄰接於堆疊317的源極線端到半導體接觸墊端位向。

【0054】

此些堆疊被介電材料所包覆，例如是氧氮氧(ONO)材料，以提供一閘極介電層、並防止堆疊中的半導體條和側向輔助閘極結構327和328產生短路。

【0055】

第4A圖繪示如第2圖所示之三維反及閘快閃記憶陣列的示意圖400A。此裝置可以製作為具有43奈米半節距(half-pitch)。此模擬結果中，係選擇讀取中央的字元線。第4A圖之示意圖用來模擬製作一個並用來測試之具有四層垂直閘極、薄膜電晶體、帶隙工程矽氧化氮氧化矽(BE-SONOS)電荷捕捉反及閘裝置。此裝置製作為具有75奈米半節距。通道的厚度大約為43奈米。

【0056】

在如第4A圖所示的示意圖中，半導體條221、223、225、227之堆疊202係呈現水平(horizontal)。在示意圖400A中，鄰近的半導體條堆疊交錯配置為具有相反的位向，也就是半導體接觸墊端至源極線端位向以及源極線端到半導體接觸墊端位向。舉例來說，堆疊202終止於半導體接觸墊245、246、247、248之堆疊；其中，鄰接於堆疊202的堆疊(未繪示於圖中)具有的半導體條不終止於半導體接觸墊245、246、247、248之堆疊而是終止於源極線(未繪示於圖中)。並且，每個相隔一個半導體條堆疊的一組半導體條堆疊自頂端的半導體接觸墊結構走向至底部的源極線。每個相隔一個半導體條堆疊的另一組半導體條堆疊自頂端的源極線走向至底部的半導體接觸墊結構。

【0057】

半導體條221、223、225、227之堆疊202的一端終止於半導體接觸墊245、246、247、248之堆疊，通過串選擇線閘極結構408、接地選擇線閘極結構406、字元線404、接地選擇線閘極結構402，並於另一端終止於一源極線(未繪示於圖中)。半導體條221、223、225、227之堆疊202不會到達三維反及閘快閃記憶陣列的相反端的半導體接觸墊之堆疊。

【0058】

一記憶材料層將字元線404與半導體條221、223、225、227分隔開來。類似於字元線，接地選擇線閘極結構406和402共形於多個脊形堆疊。

【0059】

一實施例中，輔助閘極結構212係鄰接半導體接觸墊245、246、247、248而設置。輔助閘極結構212和半導體接觸墊之間的距離非常小，僅由介質電荷儲存層232將此兩者隔開。一實施例中，輔助閘極結構212正交配置於半導體條堆疊202上。另一實施例中，輔助閘極結構212具有一表面共形於半導體條堆疊202。

【0060】

施加一閘極電壓至輔助閘極結構212可以導致一局部反轉通道(local inversion channel)(例如是增加電荷載子的濃度)形成於多個半導體條221、223、225、227中，且降低半導體條221、223、225、227上的半導體接觸墊245、246、247、248至記憶單元之電流路徑的阻值。半導體條221、223、225、227具有半導體接觸墊端至源極線端位向。

【0061】

於所述的實施例中，施加一閘極電壓至輔助閘極結構212，可以立即導致一局部反轉通道於區域410(如虛線所標示)中，此區域係位於鄰近輔助閘極結構212之半導體接觸墊245、246、247、248之堆疊中。

【0062】

【0063】

在所述實施例中，施加一閘極電壓至輔助閘極結構212可以導致一局部反轉通道形成於鄰接堆疊202(未繪示於圖中)的多個半導體條堆疊中，此些堆疊具有源極線端到半導體接觸墊端位向，並且不終止於半導體接觸墊245、246、247、248之堆疊，而是終止於源極線(未繪示於圖中)。

【0064】

第4B圖繪示如第4A圖所示之示意圖的放大示意圖400B，且用來描述如第2圖所示之三維反及閘快閃記憶陣列的節距(pitch)和單元(cell)尺寸。相似的元件標號係用於本圖式中，其相關敘述在此不贅述。圖400A和400B之模擬係以計算機輔助設計技術(TCAD)進行，模擬工具由Synopsys有限公司提供，其支援記憶單元的隨機晶界及捕捉位置(random grain boundaries and trap locations)之模擬。

【0065】

為了簡化模擬的結構並提高模擬的效率，係採用如第4A圖所示的具有p型通道摻雜及43奈米之半節距的二維無接面(junction-free)垂直閘極反及閘快閃結構來進行模擬。模擬中，p型通道的摻雜濃度為1e15cm^-3 。通道厚度(BL CD)為30奈米。模擬的字元線數目為6個，並且具有一個串選擇線(SSL)/接地選擇線(GSL)。字元線的寬度為30奈米，串選擇線(SSL)/接地選擇線(GSL)的通道寬度為0.25微米。氧氮氧(ONO)結構的厚度為5/7/10奈米或22奈米且具有一個20奈米厚的p+多晶矽閘極。此多晶矽閘極的p型摻雜濃度為5e19cm^-3 。相較於長度為0.3微米的著陸區，長度為0.5微米的半導體接觸墊係相對輕摻雜或未摻雜。於其他實施例中，可以採用與上述不同的參數。

【0066】

關於接面的型態，p+接面用於串選擇線(SSL)/接地選擇線(GSL)之外，其中反及閘陣列之內的裝置為無接面。為了提取(extract)記憶單元的特徵，係選擇讀取中央的字元線。當選擇的單元之改編特徵(transfer characteristics)被讀取，施加6V作為通道閘極電壓(pass gate voltage)、並設定3V於串選擇線(SSL)/接地選擇線(GSL)。汲極電壓為1V。當汲極電流為100 nA時定義V_t 為閘極電壓。晶界的位置及形狀在模擬中設定為隨機產生。為了進一步簡化晶界效應的分析，至少設定一個人工限制條件(artificial limitation)令晶粒大小為50奈米。於其他實施例中，可以採用其他的不同的人工限制條件，例如可以令晶粒角度(grain angle)為介於±45°之間。

【0067】

關於介面捕捉濃度(interface trap density)(Dit)，介面捕捉濃度(Dit)定義為位於記憶陣列200的兩個層的介面處的電力誘捕器(electrical trap)的密度。需注意的是，本文中的用語「介面捕捉濃度」和「Dit」係表示相同的含意。Dit是重要的參數，因為其此參數對於電性載子(electrical carrier)在多層晶片(wafer)的多個層中的移動率(mobility)有影響。

【0068】

根據一實施例，輔助閘極結構212可以具有0.13微米的長度及22奈米的寬度。多個著陸區係鄰近於輔助閘極結構212且位於半導體接觸墊245、246、247、248之堆疊的周圍之內，例如是著陸區233。一實施例中，輔助閘極結構212和著陸區233之間的距離是0.05微米。

【0069】

在以下的敘述中，以記憶單元的性能評估不同的裝置參數。請參照第5A~5B圖，其繪示兩種曲線圖500A、500B。所有的幾何狀態(geometric condition)係固定，因此電流-電壓(Id-Vg)特徵曲線的變異係來自於不同的介面捕捉濃度和隨機分佈的晶界。

【0070】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係參照第5A圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖500A呈現了採用具有晶粒尺寸為50奈米之多晶矽以及介面捕捉濃度為5e12 cm^-2 ev^-1 對於記憶單元性能的影響。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環(program-erase cycling)和傳導帶(conduction band)。

【0071】

在圖500A中，係繪示三種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、第1個虛線表示記憶陣列的記憶頁數為6的特徵曲線、第2個虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這三種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)分別大於記憶頁6和記憶頁14的1.5至2.3倍。當施加高於闕值電壓(threshold voltage)例如+10V~+15V之一閘極電壓而令記憶陣列導通(conductive)時，此開啟電流表示汲極電流。

【0072】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係亦可參照第5B圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖500B呈現了採用具有晶粒尺寸為50奈米之多晶矽以及介面捕捉濃度為1e13 cm^-2 ev^-1 對於記憶單元性能的影響。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0073】

在圖500B中，係繪示五種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、第1個虛線表示記憶陣列的記憶頁數為2的特徵曲線、第2個虛線表示記憶陣列的記憶頁數為6的特徵曲線、第3個虛線表示記憶陣列的記憶頁數為10的特徵曲線、第4個虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這五種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流分別大於記憶頁2、6、10、14的1至2倍。

【0074】

三個典型的例子用來評估改變介面捕捉濃度和隨機晶界效應的影響。第5C圖係為曲線圖500C，描述於不同結晶矽形式的飽和電流(Id_sat )相對於記憶頁(memory page)之關係。在圖500C中，具有圓圈的實線曲線A表示對於三維反及閘快閃記憶陣列之單晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)。本實施例中，曲線A是模擬的飽和電流相對於頁數的關係，其中通道中不具有晶界。如第5C圖所示，記憶頁0的飽和電流大於記憶頁14的飽和電流1.9倍。

【0075】

曲線B和C係根據相同的幾何狀態參數模擬，差別在於晶界和介面捕捉濃度的狀態。然而，此兩者獨特的記憶單元特性如下所述。

【0076】

具有倒三角形的虛線曲線B表示對於三維反及閘快閃記憶陣列之多晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)。此實施例中，多晶矽的介面捕捉濃度為

5e12 cm^-2 ev^-1 。需注意的是，記憶頁0的飽和電流是記憶頁14的飽和電流的2.3倍。再者，具有方塊的虛線曲線C表示對於三維反及閘快閃記憶陣列之多晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)。此實施例中，多晶矽的介面捕捉濃度為1e13cm^-2 ev^-1 。需注意的是，記憶頁0的飽和電流是記憶頁14的飽和電流的2.0倍。

【0077】

因此，記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)隨著考慮晶粒尺寸效應而變高。儘管如此，根據其他實施例，當介面捕捉濃度增加時，此偏差係減小。第6A~6F圖係描述佈植雜質至三維反及閘快閃記憶陣列之半導體接觸墊的影響，其中三維反及閘快閃記憶陣列包括至少一個輔助閘極結構。特別地，第6A圖係為記憶陣列之示意圖600A，其中記憶陣列的一個半導體接觸墊係經由傾斜角陣列佈植方式(tilt-angle array implantation)完全且均勻地摻雜。特別地，第6A圖之示意圖用來模擬製作一個並用來測試之具有四層垂直閘極、薄膜電晶體、帶隙工程矽氧化氮氧化矽(BE-SONOS)電荷捕捉反及閘裝置。此裝置製作為具有75奈米半節距。通道大約為43奈米之4F² 厚度。

【0078】

並且，於第6A圖中，以半導體接觸墊245的視覺混雜(visual hashing)來描述半導體接觸墊的摻雜。本實施例中，係選擇讀取中央的字元線。具有限制範圍的晶粒尺寸和角度之晶界係隨機產生。相似的元件標號係用於本圖式中，其相關敘述在此不贅述。模擬600A係以計算機輔助設計技術(TCAD)進行。

【0079】

請參照第6B~6D圖，其繪示三種電流-電壓(Id-Vg)特徵曲線圖600B、600C、600D。所有的幾何狀態(geometric condition)係固定，因此電流-電壓(Id-Vg)特徵曲線的變異係來自於不同的摻雜濃度。

【0080】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係參照第6B圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖600B呈現了以1e17 cm^-3 之離子濃度對半導體接觸墊進行摻雜的影響。結晶矽的晶粒尺寸為50奈米，介面捕捉濃度為1e13 cm^-2 ev^-1 。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0081】

在圖600B中，係繪示三種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、第1個虛線表示記憶陣列的記憶頁數為6的特徵曲線、第2個虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這三種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)分別大於記憶頁6和記憶頁14的0.1至0.7倍。

【0082】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係亦可參照第6C圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。圖600C呈現了以5e17 cm^-3 之離子濃度對半導體接觸墊進行摻雜的影響。結晶矽的晶粒尺寸為50奈米，介面捕捉濃度為1e13 cm^-2 ev^-1 。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0083】

在圖600C中，係繪示三種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、第1個虛線表示記憶陣列的記憶頁數為6的特徵曲線、第2個虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這三種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)分別大於記憶頁6和記憶頁14的0.1至0.2倍。

【0084】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係更可參照第6C圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖600D呈現了以1e18 cm^-3 之離子濃度對半導體接觸墊進行摻雜的影響。結晶矽的晶粒尺寸為50奈米，介面捕捉濃度為1e13 cm^-2 ev^-1 。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0085】

在圖600D中，係繪示三種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、第1個虛線表示記憶陣列的記憶頁數為6的特徵曲線、第2個虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這三種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)分別大於記憶頁6和記憶頁14的0.1至0.4倍。

【0086】

四個典型的例子用來評估改變摻雜濃度的影響。第6E圖係為曲線圖600E，描述於具有不同摻雜濃度之不同結晶矽形式的飽和電流(Id_sat )相對於記憶頁(memory page)之關係。在圖600E中，具有圓圈的實線曲線A表示對於三維反及閘快閃記憶陣列之結晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)，其中半導體接觸墊未摻雜。

【0087】

曲線B、C、D係根據相同的幾何狀態參數模擬，差別在於摻雜濃度的狀態。然而，此三者獨特的記憶單元特性如下所述。

【0088】

具有倒三角形的虛線曲線B表示對於三維反及閘快閃記憶陣列之結晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)。此實施例中，以離子濃度1e17 cm^-3 摻雜半導體接觸墊。

【0089】

再者，具有方塊的虛線曲線C表示對於三維反及閘快閃記憶陣列之結晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)。此實施例中，以離子濃度5e17 cm^-3 摻雜半導體接觸墊。

【0090】

更進一步，具有菱形的虛線曲線D表示對於三維反及閘快閃記憶陣列之結晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)。此實施例中，以離子濃度1e18 cm^-3 摻雜半導體接觸墊。

【0091】

第6F圖係曲線圖600F，用以描述摻雜濃度相對於記憶頁0之飽和電流(Id_sat )/記憶頁14之飽和電流(Id_sat )的比例之關係。當摻雜濃度為0時，記憶頁0之飽和電流是記憶頁14之飽和電流的2.0倍。當摻雜濃度為1e17 cm^-3 時，記憶頁0之飽和電流是記憶頁14之飽和電流的1.3倍。再者，當摻雜濃度為5e17 cm^-3 時，記憶頁0之飽和電流是記憶頁14之飽和電流的1.65倍。再者，當摻雜濃度為1e18 cm^-3 時，記憶頁0之飽和電流是記憶頁14之飽和電流的1.59倍。

【0092】

因此，記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)隨著佈植使得半導體接觸墊的電阻值下降而降低。

【0093】

由於半導體接觸墊245、246、247、248之堆疊的階梯式結構，三維反及閘快閃記憶陣列的各個水平面上，半導體接觸墊245、246、247、248之堆疊至半導體條221、223、225、227的電流路徑可以是不均勻的負載(load)。當記憶頁的數目由16增加到32時，不同的電流係增加。輔助閘極結構212經由立即在輔助閘極結構212和半導體接觸墊245、246、247、248之堆疊之間之區域以及立即在鄰近於輔助閘極結構212之半導體接觸墊245、246、247、248之堆疊中之區域產生反轉通道而解決此技術問題。此反轉通道降低半導體條221、223、225、227中的阻值，且因而改善半導體接觸墊245、246、247、248之堆疊至半導體條221、223、225、227的電流路徑。

【0094】

第7A圖係為電流-電壓(Id-Vg)特徵曲線圖，用以敘述一種包括至少一個輔助閘極結構及64個字元線的三維反及閘快閃記憶陣列之電性特徵。在圖700A中，係繪示兩種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這兩種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)大於記憶頁14的0.1至0.2倍。當施加高於闕值電壓(threshold voltage)例如+10V~+15V之一閘極電壓而令記憶陣列導通(conductive)時，此開啟電流表示汲極電流。

【0095】

第7B圖係為三維反及閘快閃記憶陣列於不同介面捕捉濃度(interface trap density)的飽和電流(Id_sat )相對於記憶頁(memory page)之曲線圖，其中三維反及閘快閃記憶陣列包括至少一個輔助閘極結構及64個字元線。如第7B圖所示的圖700B描述不同介面捕捉濃度(interface trap density)的飽和電流(Id_sat )相對於記憶頁(memory page)之關係。在圖700B中，具有圓圈的實線曲線A表示對於三維反及閘快閃記憶陣列之結晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)，其中介面捕捉濃度為5e12 cm^-2 ev^-1 ，記憶頁0的飽和電流大於記憶頁14的飽和電流1.40倍。

【0096】

具有倒三角形的虛線曲線B表示對於三維反及閘快閃記憶陣列之結晶矽佈植的記憶頁0和14之間的飽和電流(Id_sat )偏差(discrepancy)，其中介面捕捉濃度為5e12 cm^-2 ev^-1 。需注意的是，記憶頁0的飽和電流是記憶頁14的飽和電流的1.37倍。

【0097】

因此，對於具有64個字元線的三維反及閘快閃記憶陣列，飽和電流(Id_sat )偏差(discrepancy)相對而言和介面捕捉濃度較無關連性。

【0098】

請參照第8A~8D圖，其繪示四種電流-電壓(Id-Vg)曲線圖800A、800B、800C、800D。所有的幾何狀態(geometric condition)係固定，因此電流-電壓(Id-Vg)特徵曲線的變異係來自於不同的輔助閘極結構212和著陸區233之間的偏移距離(offset distance)。

【0099】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係參照第8A圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖800A呈現了輔助閘極結構212和著陸區233之間的偏移距離的影響。在如第8A圖所示的實施例中，偏移距離係為50奈米。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0100】

在圖800A中，係繪示兩種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這兩種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)大於記憶頁14的0.1至0.8倍。當施加高於闕值電壓(threshold voltage)例如+10V~+15V之一閘極電壓而令記憶陣列導通(conductive)時，此開啟電流表示汲極電流。

【0101】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係亦可參照第8B圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖800B呈現了輔助閘極結構212和著陸區233之間的偏移距離的影響。在如第8B圖所示的實施例中，偏移距離係為100奈米。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0102】

在圖800B中，係繪示兩種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這兩種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)大於記憶頁14的0.1至0.6倍。當施加高於如第8B圖所示的0~6V之一閘極電壓而令記憶陣列導通(conductive)時，此開啟電流表示汲極電流。

【0103】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係可參照第8C圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖800C呈現了輔助閘極結構212和著陸區233之間的偏移距離的影響。在如第8C圖所示的實施例中，偏移距離係為150奈米。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0104】

在圖800C中，係繪示兩種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這兩種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)大於記憶頁14的0.1至0.4倍。當施加高於如第8C圖所示的0~6V之一閘極電壓而令記憶陣列導通(conductive)時，此開啟電流表示汲極電流。

【0105】

一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列之電性特徵係可參照第8D圖，其呈現記憶陣列之閘極電流(Id)相對於汲極電壓(Vg)的關係。特別地，圖800D呈現了輔助閘極結構212和著陸區233之間的偏移距離的影響。在如第8D圖所示的實施例中，偏移距離係為2000奈米。在其他實施例中，其他的裝置特性亦可以採用，例如是通道長度、通道寬度、位元線電壓、編程時間、抹除時間、編程抹除循環和傳導帶(conduction band)。

【0106】

在圖800D中，係繪示兩種電流-電壓(Id-Vg)特徵曲線：實線表示記憶陣列的記憶頁數為0的特徵曲線、虛線表示記憶陣列的記憶頁數為14的特徵曲線。比較這兩種特徵曲線可看出，流入記憶陣列的記憶頁0的開啟電流(turn-on current)大於記憶頁14的0.1至0.2倍。當施加高於如第8C圖所示的0~6V之一閘極電壓而令記憶陣列導通(conductive)時，此開啟電流表示汲極電流。

【0107】

曲線A和B係根據相同的幾何狀態參數模擬，差別在於記憶頁的頁數。然而，此兩者獨特的記憶單元特性如下所述。

【0108】

第8E圖係為記憶陣列於不同記憶頁的飽和電流(Id_sat )相對於偏移距離(offset distance)之曲線圖800E。在圖800E中，具有圓圈的實線曲線A表示沿著偏移距離為50~200奈米範圍之50個單元間距(unit interval)的記憶頁0之飽和電流(Id_sat )。具有倒三角形的虛線曲線B表示沿著與實線曲線A之相同偏移距離範圍的記憶頁14之飽和電流(Id_sat )。

【0109】

因此，延長偏移距離Loffset可以更有效率地降低記憶頁0之飽和電流，因為這造成記憶頁0相較於記憶頁14具有較大的串長度。如此一來，根據一實施例，各個記憶頁之間的飽和電流(Id_sat )偏差(discrepancy)可以隨著偏移距離的增加而等比例縮小。

【0110】

第9A~9B圖係為電流-電壓(Id-Vg)特徵曲線圖900A~900B，用以敘述一種包括至少一個輔助閘極結構的三維反及閘快閃記憶陣列於不同記憶頁之不同輔助閘極結構偏壓之電性特徵。如圖900A所示，對於三維反及閘快閃記憶陣列的頁0，電流-電壓(Id-Vg)特徵曲線係由輔助閘極結構偏壓6V、8V至10V所決定。如圖900B所示，對於三維反及閘快閃記憶陣列的頁14，電流-電壓(Id-Vg)特徵曲線係由輔助閘極結構偏壓6V、8V至10V所決定。

【0111】

第9C圖係為記憶陣列於不同記憶頁的飽和電流(Id_sat )相對於輔助閘極結構偏壓(AG bias)之曲線圖900C。在圖900C中，具有圓圈的實線曲線A表示沿著輔助閘極結構偏壓為6V~10V之範圍之2個單元間距(unit interval)的記憶頁0之飽和電流(Id_sat )，較高輔助閘極結構偏壓和較低輔助閘極結構偏壓之間的飽和電流偏差係為70 nA之範圍。具有倒三角形的虛線曲線B表示沿著輔助閘極結構偏壓為6V~10V之範圍之2個單元間距(unit interval)的記憶頁14之飽和電流(Id_sat )，較高輔助閘極結構偏壓和較低輔助閘極結構偏壓之間的飽和電流偏差係為130 nA之範圍。

【0112】

因此，施加一個較大的輔助閘極結構偏壓(AG bias)可以用來降低記憶頁14之半導體接觸墊中的無接面區域的阻值，當對於記憶頁0時僅反轉閘極區域的阻值經由此機制降低。如此一來，記憶頁14的飽和電流係大幅改善。

【0113】

第10圖係為本揭露內容之一實施例之一積體電路的簡化方塊圖。積體電路線1075包括一三維反及閘快閃記憶體(記憶陣列1060)，其具有例如如第2圖之結構，例如在一半導體基板上，其中各個主動層上具有較低阻值的接觸墊。列解碼器1061耦合至多個字元線1062，且在記憶陣列1060中沿著列設置。行解碼器1063耦合多個串選擇線1064沿著行設置，此些行對應於記憶陣列1060中的堆疊，用以從陣列1060中之記憶單元讀取及編程資料。平面解碼器1058耦合多個經由位元線1059上之記憶陣列1060中的平面。存取係應用於匯流排1065至行解碼器1063、列解碼器1061與平面解碼器1058。在本實施例中，感應放大器與數據輸入結構於區塊1066中經由資料匯流排1067耦合行解碼器1063。資料經由資料輸入線1071從積體電路1075上的輸入/輸出埠或從其他內部於或外部於積體電路1075資料之資料源至區塊1066中之資料輸入結構提供。在所述實施例中，其他電路1074包括於積體電路上，例如為通用處理器(general purpose processor)或特用應用電路系統，或藉由反及閘快閃記憶單元陣列支援提供系統單晶片(system-on-a-chip)功能的模組之組合。資料經由資料輸出線1072從區塊1066中之感應放大器至在積體電路1075上之輸入/輸出埠，或至其他內部或外部於積體電路1075之資料終點。

【0114】

在一實施例中，控制器之實施使用偏壓設置狀態機器(bias arrangement state machine)1069控制偏壓設置提供電壓之應用，此應用經由在區塊1068中之電壓提供或提供器以產生或提供，例如為讀取、抹除、編程、抹除確認或編程確認電壓。控制器可使用該領域之一般知識者所知的特用邏輯電路系統實施。在其他實施例中，控制器包括一通用處理器，其可實施於相同的積體電路上，此積體電路執行電腦程式化以控制或操作裝置。在更其他實施例中，可利用特用邏輯電路系統與通用處理器之組合於控制器的實施。

【0115】

輔助閘極結構解碼器1070係為邊壓電路且可以連接至包括輔助閘極結構的三維反及閘快閃記憶陣列1060。一實施例中，輔助閘極結構解碼器1070施加一閘極電壓以回應於位址而在選擇閘極結構開啟時選擇一區塊中的一記憶單元。施加一閘極電壓至輔助閘極結構可以導致一局部反轉通道(例如是增加電荷載子的濃度)形成於靠近輔助閘極結構的多個半導體條中，且降低半導體條上的半導體接觸墊至記憶單元之電流路徑的阻值。

【0116】

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧圖

202、203、204、205‧‧‧堆疊

212‧‧‧輔助閘極結構

213‧‧‧垂直部分

214‧‧‧水平延伸部分

220、222、224、226‧‧‧絕緣條

221、223、225、227、229‧‧‧半導體條

228‧‧‧導體

232‧‧‧介質電荷儲存層

233、234、235、236‧‧‧著陸區

237、238、239、240、241、242、243、244‧‧‧區域

245、246、247、248‧‧‧半導體接觸墊

270‧‧‧溝槽

Claims

【第1項】

一種記憶裝置，包括：
複數個記憶單元之一三維陣列，該三維陣列具有一個或多個區塊(block)，該些區塊包括：
複數個層，該些層包括複數個半導體條，該些半導體條自一半導體接觸墊延伸，該些層係設置以使得該些半導體條形成複數個半導體條堆疊以及複數個該半導體接觸墊之一半導體接觸墊堆疊；
複數個選擇閘極結構，設置於該些半導體條堆疊之上，且位於該些半導體條上的該半導體接觸墊和該些記憶單元之間，該些選擇閘極結構中之不同者將該些半導體條堆疊中之不同的該些半導體條耦合於該些層中的該些半導體接觸墊；以及
一輔助閘極結構，設置於該些半導體條堆疊之上，且位於該些選擇閘極結構和該半導體接觸墊堆疊之間。
【第2項】

如申請專利範圍第1項所述之記憶裝置，其中該些半導體接觸墊包括複數個著陸區，用於複數個層間導體，且該記憶裝置更包括複數個開口位於該半導體接觸墊堆疊中，該些開口係提供複數個連通柱(via)以連接該些著陸區於該些半導體接觸墊上以上覆(overlie)該些層間導體。
【第3項】

如申請專利範圍第2項所述之記憶裝置，更包括複數個區域位於該些著陸區中，該些區域的摻雜濃度高於該些半導體接觸墊中的複數個其他區域的摻雜濃度。
【第4項】

如申請專利範圍第1項所述之記憶裝置，其中該些半導體條包括複數個反及閘串通道，且該記憶裝置更包括複數個字元線，該些字元線上覆該些半導體條堆疊，該些字元線包括複數個垂直閘極結構位於該些半導體條堆疊之間。
【第5項】

如申請專利範圍第1項所述之記憶裝置，其中該輔助閘極結構包括一導體，上覆該些半導體條堆疊，複數個垂直閘極結構位於該些半導體條堆疊之間，且該記憶裝置更包括一介質電荷儲存層，該介質電荷儲存層設置為一閘極介電層並位於該些垂直閘極結構和該些半導體條之間。
【第6項】

如申請專利範圍第1項所述之記憶裝置，其中該輔助閘極結構包括一導體，上覆該些半導體條堆疊，複數個垂直閘極結構位於該些半導體條堆疊之間，且該記憶裝置更包括一閘極介電層，該閘極介電層位於該些垂直閘極結構和該些半導體條之間。
【第7項】

如申請專利範圍第1項所述之記憶裝置，其中該輔助閘極結構之至少一側以一閘極介電層和該些半導體接觸墊分隔開來，且於偏壓下可誘發一反轉通道於該些半導體接觸墊的一側。
【第8項】

如申請專利範圍第1項所述之記憶裝置，其中該輔助閘極結構設置於該些半導體條堆疊之上，且位於該些選擇閘極結構之間。
【第9項】

如申請專利範圍第1項所述之記憶裝置，更包括一個或多個側向輔助閘極結構，連接至該些選擇閘極結構。
【第10項】

一種記憶裝置的製造方法，包括：
形成複數個記憶單元之複數個層，該些層包括複數個半導體條，該些半導體條自一半導體接觸墊延伸，該些層係設置以使得該些半導體條形成複數個半導體條堆疊以及複數個該半導體接觸墊之一半導體接觸墊堆疊；
形成複數個選擇閘極結構，該些選擇閘極結構設置於該些半導體條堆疊之上，且位於該些半導體條上的該半導體接觸墊和該些記憶單元之間，該些選擇閘極結構中之不同者將該些半導體條堆疊中之不同的該些半導體條耦合於該些層中的該些半導體接觸墊；以及
形成一輔助閘極結構，該輔助閘極結構位於該些半導體條堆疊之上，且位於該些選擇閘極結構和該半導體接觸墊堆疊之間。
【第11項】

如申請專利範圍第10項所述之製造方法，其中該些半導體接觸墊包括複數個著陸區，用於複數個層間導體，且該製造方法更包括形成複數個開口於該半導體接觸墊堆疊中，該些開口係提供複數個連通柱以連接該些著陸區於該些半導體接觸墊上以上覆該些層間導體。
【第12項】

如申請專利範圍第11項所述之製造方法，其中該些著陸區中的複數個區域的摻雜濃度高於該些半導體接觸墊中的複數個其他區域的摻雜濃度。
【第13項】

如申請專利範圍第12項所述之製造方法，其中係以一佈植雜質製程(implanting impurities)形成該些著陸區中的具有較高摻雜濃度的該些區域，以降低該些區域的阻值至低於該些半導體接觸墊中的該些其他區域的阻值。
【第14項】

如申請專利範圍第13項所述之製造方法，其中該佈植雜質製程包括以一實質上法線入射角度(normal angle of incidence)將雜質成分導入該些著陸區上。
【第15項】

如申請專利範圍第10項所述之製造方法，其中該些半導體條包括複數個反及閘串通道，且該製造方法更包括形成複數個字元線，該些字元線上覆該些半導體條堆疊，該些字元線包括複數個垂直閘極結構位於該些半導體條堆疊之間。
【第16項】

如申請專利範圍第10項所述之製造方法，更包括：
於形成複數個字元線之前，形成一介質電荷儲存層於至少該些半導體條堆疊的複數個側壁上。
【第17項】

如申請專利範圍第16項所述之製造方法，其中該輔助閘極結構包括一導體，上覆該些半導體條堆疊，複數個垂直閘極結構位於該些半導體條堆疊之間，且該介質電荷儲存層設置為一閘極介電層並位於該些垂直閘極結構和該些半導體條之間。
【第18項】

如申請專利範圍第10項所述之製造方法，其中該輔助閘極結構之至少一側以一閘極介電層和該些半導體接觸墊分隔開來，且於偏壓下可誘發一反轉通道於該些半導體接觸墊的一側。
【第19項】

如申請專利範圍第10項所述之製造方法，其中該輔助閘極結構包括一水平部分(horizontal portion)，該水平部分係重疊於該些半導體接觸墊之至少一側。
【第20項】

如申請專利範圍第10項所述之製造方法，更包括形成該輔助閘極結構於該些半導體條堆疊之上，且位於該些選擇閘極結構之間。
【第21項】

如申請專利範圍第10項所述之製造方法，更包括形成一個或多個側向輔助閘極結構，連接至該些選擇閘極結構。