TWI512904B - 用於三維裝置之具有多個垂直延伸之導體 - Google Patents

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Description

用於三維裝置之具有多個垂直延伸之導體
本發明係關於一種高密度積體電路裝置。尤其，根據本發明實施例，係提供一種針對三維高密度裝置中連接至多平面之導體的製造方法與結構。
三維(Three Dimensional,3D)記憶體裝置具有多層結構之特徵，每一層結構可具有平面的記憶胞(memory cell)陣列。對於3D記憶體裝置而言，連接至多個平面的導體(例如高密度字元線(word line)或位元線(bit line)並不易於製造。
在某些配置中，3D記憶體裝置具有由多個半導體材料條所形成之多個脊狀堆疊，此些脊狀堆疊係由絕緣材料分隔。舉例來說，此些半導體材料條可具有NAND串列中的記憶胞通道。一種包括此些特徵的架構係稱為3D垂直閘級結構(3D Vertical Gate,3DVG)，其描述於標題名稱為“Memory Architecture Of 3D Array With Alternating Memory String Orientation And String Select Structures”之美國申請公開案第2012/0182806號，此美國申請案之發明人為Shih-Hung Chen及Hang-Ting Lue，申請日為2011年4月1日。此美國申請案之全部內容係以引用方式併入本文。
在3DVG結構當中，半導體材料條在脊狀堆疊之側面上具有側表面。作為字元線之多個導體(可耦接至列解碼器)，係正交地延伸於此些脊狀堆疊之上。此些字元線具有與此些堆疊表面順形之表面(例如字元線之底表面)。此順形(conformal)的表面組態導致在與此半導體材料條的側表面與多條字元線交會點建立一個多層的交會區域。此記憶體元件係安置於介於半導體材料條的側表面與字元線間的交會區域中。記憶元件是可程式化的，類似於以下所描述的可程式電阻結構或是電荷捕捉(charge trapping)結構。於特定交會區域中之堆疊內的順形字元線、記憶元件及半導體材料條的組合構成記憶胞的一堆疊。此陣列結構的結果可以提供3D陣列的記憶胞。
於其它實施例中，主動條可作為字元線，並具有垂直的位元線於其間以用於垂直NAND串列組態。例如，請參閱標題名稱為“Memory Device,Manufacturing Method And Operating Method Of The Same”之美國專利案第8,363,476號，此案之發明人為Shih-Hung Chen及Hang-Ting Lue，核准日為2013年1月29日(申請日為2011年1月19日)。此案之全部內容係以引用方式 併入本文。
多項技術已實現來改善這樣的金屬線結構及其製程。例如，係揭露於標題名稱為“Damascene Word Line”之美國申請公開案第2013/0175598號，此案之發明人為Shih-Hung Chen、Hang-Ting Lue及Yen-Hao Shih，申請日為2012年1月10日；另揭露於標題名稱為“Damascene Word Line”之美國申請案第13/527,259號，此案之發明人為Shih-Hung Chen、Yen-Hao Shih及Hang-Ting Lue，申請日為2012年6月19日；另揭露於標題名稱為“Damascene Conductor for 3D Array”之美國申請案第13/897,702號，此案之發明人為Ehr-Kun Lai、Yen-Hao Shih及Guanru Lee，申請日為2013年5月20日、標題名稱為“Damascene Conductor for a 3D Device”之美國申請案第13/935,375號，此案之發明人為Chia-Jung Chiu及Guanru Lee。上述之全部內容係以引用方式併入本文。
在脊之間形成具有多個直柱的導線於高長寬比(aspect ratio)溝槽(例如作為3DVG結構、垂直NAND結構以及其它高密度結構中的字元線)需要複雜的圖樣化技術。舉例來說，有一方式係需利用可承受深蝕刻以形成垂直柱於溝槽之厚硬式遮罩。但利用厚硬式遮罩會增加製程的困難度，因為其會增加溝槽的長寬比。另一問題是剩餘的導電條會殘留在溝槽中的導體柱之間，造成鄰近的導體短路。
有鑑於此，目前亟需提供一種可用於複雜3D結構 及其它需要延伸導體至高長寬比溝槽中的設置以作為高密度字元線及位元線的技術。
對於特定的3D堆疊積體電路裝置，主動材料條(例如：用於記憶體胞的位元線或字元線)係堆疊於多個分開的脊狀結構，此些脊狀結構被設置為向一第一方向延伸，並由高長寬比的溝渠分隔。在此結構中，例如字元線或位元線的導體可被配置成具有多個垂直柱以及水平線。此些垂直柱位於多個間隔開的脊之間的溝渠，並由第一蝕刻處理所定義。將多個垂直柱相連之水平線係使用第二蝕刻處理來定義，此些水平線係被安排成與第一方向垂直之第二方向。
此處所述之一處理包括藉由沉積一導體材料於多個間隔開之堆疊上，以形成導體材料本體；接著，以任意順序實行一孔洞形蝕刻及一線形蝕刻，以形成垂直柱與水平線。此處理包含蝕刻此導體材料本體，以在導體材料本體中形成一垂直孔洞圖樣於此些間隔開之堆疊之間；在蝕刻此導體材料本體以形成此垂直孔洞圖樣之前或之後，蝕刻此導體材料本體以於此些間隔開之堆疊上形成多個溝渠，並對齊以連接垂直孔洞圖樣中的垂直孔洞。在此方法中，在孔洞蝕刻以及線蝕刻之後所剩餘之導體材料本體之材料包括垂直柱與水平線。
因此，所形成之導體可作為一3D記憶體中的位元 線或字元線。在此3D記憶體中，多個記憶胞被設置於堆疊的位元線或字元線以及交叉的字元線或位元線之交會點處，以形成一3D記憶體陣列。
97‧‧‧穿隧層
98‧‧‧電荷儲存層
99‧‧‧阻擋層
104‧‧‧第一記憶平面
106‧‧‧第二記憶平面
108、110、112、114‧‧‧主動條
116、118、120、122‧‧‧絕緣材料
111‧‧‧絕緣層
124‧‧‧記憶體材料
126、128‧‧‧導體
130、132‧‧‧矽化物
200‧‧‧基板
204‧‧‧絕緣條
205‧‧‧主動條
206‧‧‧硬式遮罩
210、212‧‧‧堆疊
216、218‧‧‧區域
220‧‧‧記憶體材料
230‧‧‧導體材料
240‧‧‧硬式遮罩材料
280‧‧‧孔洞圖樣
284‧‧‧垂直柱
285‧‧‧硬式遮罩層
290、294‧‧‧線
295‧‧‧水平線
600‧‧‧記憶陣列
601‧‧‧行解碼器
602、604‧‧‧字元線
605‧‧‧匯流排
606‧‧‧頁緩衝器
608‧‧‧方塊
609‧‧‧電路
611‧‧‧資料輸入線
612‧‧‧方塊
615‧‧‧資料輸出線
650‧‧‧積體電路
1200‧‧‧流程
1204~1222‧‧‧步驟
第1圖繪示包括導體結構的3D記憶體陣列的立體圖。
第2~5圖、第6A圖、第6B圖、第7圖、第8圖、第9A圖、第9B圖、第10圖以及第11圖繪示形成3D記憶體陣列之導體結構之方法之多個階段。
第12圖繪示形成3D記憶體裝置之導體結構的處理流程圖。
第13圖繪示包含3D記憶體陣列之積體電路方塊圖，此3D記憶陣列包含具有多個作為字元線之垂直延伸的水平導體。
各實施例於以下的圖示詳加描述。以下的描述通常是參照特定的結構實施例與方法。應當理解的是，此發明無意限制於揭露的實施例與方法，其可實施於其它特徵、元件、方法及實施例。首選的實施利用以描述本發明，不限制於申請專利範圍。具有此領域通常知識者能了解於下說明中各種等同的變化。在各實施例中相同的元件通常是指相同的參考標號。
第1圖繪示具有導體之3D記憶體裝置之一例之立體圖。為清楚說明記憶體堆疊及導體結構，各式的絕緣材料並未 繪示於圖中。如圖所示，一部分的3D記憶體裝置係置於一基板上。此基板具有一絕緣層111形成於其上。此基板可具有一或多個積體電路及其它結構。圖中僅繪示了兩個平面104及106，但平面的數目可擴展至任意的數目N，其中N為大於1之整數。在某些例子中，平面的數目可等於2、4、8、16、32或一般用於二元解碼的2的n次方。如圖所示，3D記憶體裝置具有主動條(active strip)之堆疊108、110、112及114，且彼此由絕緣材料116、118、120及122分隔開來。在此說明的實施例中，每一主動條具有適合作為通道區(channel region)的半導體材料。此些堆疊係呈脊狀(ridge-shaped)，並沿著圖中所繪示的Y軸方向延伸。如此一來，主動條108、110、112及114可組態為具有快閃記憶體胞串列之通道區域之本體，例如在水平之NAND串列組態之中。第1圖之組態可以是部分之三維垂直閘級(3DVG)結構，其已於美國專利公開案第2012/0182806號闡述過，在此引為參考資料。
於其它實施例中，主動條可組態為用於垂直NAND串組態之字元線。舉例來說，可參閱美國專利第8,363,476號，在此引為參考資料。
主動條108及112可作為在第一記憶平面104上記憶胞串的通道區域。主動條110及114可作為在第二記憶平面106上記憶胞串的通道區域。如圖所示，一層記憶體材料124在此例子中係包覆於主動條的堆疊，且至少形成在此些主動條的側壁。
在第1圖所示之實施例中，多個導體126及128與 多個主動條堆疊正交排列。導體126及128包含垂直與水平部份(如虛線所示)，其可藉由施加至單一導體材料主體的第一(洞或線其中之一)蝕刻處理及第二(互補之線或洞其中之一)蝕刻處理來形成。因此，導體126及128包括垂直柱(例如126V-1,126V-2)，此些垂直柱具有與此些主動條堆疊之側壁順形的表面，並填入由此些堆疊所定義的溝槽(例如134)當中。導體126及128亦包括水平線126H，其在主動條108、110、112、114堆疊及導體126、128之交會點處，定義多層陣列之介面區域。如圖所示，一層矽化物(例如矽化鎢、矽化鈷、矽化鈦或矽化鎳)130、132可形成於導體126及128的上表面。
藉由此實施方式，記憶體材料層124可包含多層介電電荷儲存(dielectric charge storage structures)結構。舉例來說，多層介電電荷儲存結構具有包含二氧化矽之穿隧層(tunneling layer)97、包括氮化矽之電荷捕捉層(charge trapping layer)98以及包含氧化矽的阻擋層(blocking layer)99。在某些已知的例子，像是BE-SONOS，多層介電電荷儲存結構中的穿隧層97可包括一厚度小於2奈米的第一氧化矽層、一厚度小於3奈米的氮化矽層以及一厚度小於3奈米的第二氧化矽層。在其它的實施方式中，記憶體材料層124可只包含電荷捕捉層而沒有穿隧層或阻擋層。
在替代的實施方式中，可以採用例如具有介於1到5奈米數量級厚度的反熔絲材料(例如是二氧化矽、氮氧化矽或其它氧化矽)。也可以利用其它的反熔絲材料，例如氮化矽及過渡金 屬氧化物(如氧化鉿)。針對反熔絲之實施例，主動條110和114可以具有第一導電型(例如p型)之半導體材料。導體(例如是字元線)126和128可以是具有第二導電型(例如n型)之半導體材料。舉例來說，主動條110和114可以使用p型多晶矽來製造，而導體126、128可以使用具有相對濃摻雜的n+型多晶矽來製造。針對反熔絲的實施例，主動條的寬度必須足以提供二極體操作所需的空乏區域。因此，記憶胞包含一個形成於3D陣列中多晶矽條及導線之間的交會點處的整流器，此整流器係由具有可程式反熔絲層介於陰極與陽極之間的PN接面所形成。
在其它實施例中，不同的可程式電阻記憶體材料可做為記憶體材料，包括像是鎢上的氧化鎢或是摻雜金屬氧化物的金屬氧化物及其它材料。不同的可程式金屬材料可以被實現成記憶體材料，以形成可程式金屬胞(Programmed Metallization Cell,PMC)。一些這樣的材料可形成能夠在多個電壓或電流被程式化及抹除的裝置，且可用來實現每一胞儲存多個位元之操作。
以前述之3DVG結構為例，第2至第5圖、第6A圖、第6B圖、第7圖、第8圖、第9A圖、第9B圖、第10圖及第11圖繪示形成具有垂直柱及水平線之導體(作為3D記憶體結構中的字元線)之製程之多個階段。第2圖繪示形成多個間隔開之主動條堆疊210、212之結果。此結構可形成於基板200之上，例如積體電路基板。絕緣層111可覆蓋在欲形成記憶體陣列於其上之基板200上的一區域。交錯的絕緣層與主動層之堆疊可沉積 於絕緣層111之上。接著，硬式遮罩206被沉積且被圖樣化，以定義出針對堆疊之線的圖樣。之後，使用硬式遮罩來蝕刻絕緣層與主動層之堆疊，以定義出多個間隔開之堆疊210、212之絕緣條204以及主動條205。絕緣條204可例如用氧化矽、氮化矽或其它絕緣材料來製造。主動條205可以由半導體材料(例如多晶矽或單晶矽)來製造。此半導體材料可為非摻雜(undoped)或固有材料(intrinsic material)。在其它的實施例中，此半導體材料透過摻雜以達到針對主動條所選定之特定功能特徵。
第3圖繪示此結構之下一階段的製程。於此處理中，硬式遮罩206係被移除。接著，一層記憶體材料220(例如介電電荷捕捉結構或上述之其它記憶體結構)係覆蓋在此些間隔開之堆疊上，並至少於主動條205之側壁(即區域216及218)留下一層記憶體材料。
第4圖繪示沉積導體材料230後之結構，其提供導體材料主體於間隔開之堆疊210、212之上。此處所述之具有之多個垂直延伸之導體係可由此些堆疊來實現。導體材料230可摻雜多晶矽以用於形成3DVG結構之字元線。或者，導體材料可由金屬、其它半導體材料或結合之材料所組成。此結合之材料適合選用導電性或其它製程參數與記憶體材料220兼容之導體。在3DVG結構中，導體材料230可較佳地為p+參雜多晶矽材料。間隔開的堆疊210與212可包括有氧化物及多晶矽條之堆疊(stacks of oxide and polysilicon strips,OP stacks)。
第5圖繪示沉積一層硬式遮罩材料240於導體材料230主體後之結構，此導體材料係覆蓋在多個OP堆疊之上。硬式遮罩材料240可以是厚犧牲(thick sacrificial)碳硬式遮罩膜。碳硬式遮罩膜可以由寬度例如約為1000奈米之C-C或C-H鍵結所組成。介電膜(未繪示)(例如是100奈米厚的二氧化矽或其它介電質)可形成於此碳硬式遮罩膜之上，並作為在硬式遮罩材料240中增加圖樣之遮罩。
第6A圖繪示第一蝕刻罩，其定義將在導體材料230之本體進行蝕刻之孔洞圖樣。此些孔洞位於主動層堆疊之間，以將此些堆疊間的材料自導體材料230本體移除。孔洞圖樣可使用光阻(phtoresist)以及使用濕式193奈米之光刻(lithography)工具進行光曝光(photo exposure)，建立在覆蓋於碳硬式遮罩膜的上述介電膜上。藉由蝕刻，光阻圖樣接著被移轉到介電膜之上。介電膜將作為用以對犧牲碳硬遮罩開孔之硬式遮罩，而此犧牲碳硬式遮罩將被用來對導體材料230本體中，堆疊表面上的區域以及間隔開的堆疊之間進行開孔。
第6B圖繪示在使用如第6A圖所示之圖樣對硬式遮罩材料240及導體材料230本體蝕刻穿洞後所形成之結構。為簡化第6B圖之繪示，此些孔洞係以矩形表示之。理所當然地，此些孔洞之形狀當是由遮罩及蝕刻處理決定。
蝕刻導體材料230本體(在此為多晶矽)以形成孔洞結構於此些堆疊之間，係導致在此些堆疊之間所剩下的導體材料 中形成垂直柱。此蝕刻可使用電漿蝕刻處理(plasma etch recipe)來完成，其對於此例中的記憶體材料(例如氧化矽以及介電電荷捕捉結構之氮化矽)以及導體材料(在此為多晶矽)有著相同(或接近)的蝕刻率。這可例如透過使用三氟化氮、二氟甲烷、溴化氫、氧氣、甲烷及氦的組合來完成。
在對OP堆疊間的導體材料蝕穿孔洞後，硬式遮罩材料240會有些剩餘部份如圖所示(無按比例繪示)。且在孔洞的側壁(沿著所形成之記憶胞間的主動條區域中)之全部或部份記憶體材料(220)在此蝕刻處理中可被移除。
第7圖繪示移除硬式遮罩材料240後之結構。藉由使用氧氣電漿(oxygen plasma)、硫酸或兩者之灰化處理(ashing process)，蝕刻孔洞後所剩餘之部份碳硬式遮罩可被剝離。因蝕刻孔洞的關係，孔洞圖樣280係於導體材料230本體產生。又，導體材料中的垂直延伸或直柱284係建立於主動層之間隔開的堆疊210、212之間。
第8圖為第7圖頂視圖，其繪示穿過導體材料230本體之孔洞圖樣280。導體材料本體下的主動條堆疊205係以粗體虛線輪廓表示，其被記憶體材料層220所覆蓋。孔洞280位於堆疊210及212之間。且堆疊之間的導體材料230被分隔成多個直柱結構(第7圖中之284)。在堆疊上所剩餘、且將所有直柱結構連結在一起的導體材料230，係呈現如第8圖所示之具有許多孔洞的平面。
在蝕刻孔洞之後，需以另一蝕刻處理將字元線隔離成多個具有多個垂直延伸且間隔開的水平線。此些垂直延伸係為在間隔開的堆疊之間。在此例子中，導體在被間隔開後，係作為3DVG結構中的垂直閘/字元線結構。
第二蝕刻處理可包含以介電材料(例如二氧化矽或其它絕緣體)填滿孔洞以形成如第8圖結構上的平坦表面，以及在導體材料230上方留一層絕緣材料(未繪示)以整平結構。接著，硬式遮罩層285，如上述之碳硬式遮罩，可沉積於絕緣材料及導體材料230之上。或者，為進行第二蝕刻處理，可使用可流動(flowable)硬式遮罩以密封孔洞，而不必要在這個階段形成絕緣填充。
另一介電層可沉積於硬式遮罩層上。接著，光刻工具可用來圖樣化光阻以定義如第9A圖所示的多條水平線。光阻可用以將圖樣移轉至硬式遮罩層上的介電層。接著，介電層可用以將圖樣移轉至硬式遮罩中。
因此，如第9B圖所示的結構係被形成。此結構具有硬式遮罩材料之線290於導體材料230之主體上。一蝕刻處理可選擇性地用於導體材料，並止於堆疊之頂表面上的介電材料，以定義導體材料230中的線圖樣。
第10圖繪示移除硬式遮罩285後的結構。導體材料本體230係被蝕刻兩次以定義水平線295。此些水平線295係位於線294上的多個間隔開的堆疊之上，且直柱284係延伸於此些 間隔開之堆疊之線294下的頂表面之間。
第11圖繪示第10圖結構俯視圖。產生自線型蝕刻的水平線295係覆蓋於主動材料之多個間隔開的堆疊210、212上。位在此些間隔開之堆疊210、212及水平線295之間的孔洞280係用以在此些堆疊之間將垂直延伸彼此隔離。記憶體材料220(在此例子於孔洞280之角落)可自孔洞280裡堆疊之側壁移除，只保留在導體材料之垂直延伸與主動條堆疊210、212側壁之間的記憶體材料220。
從頂視圖觀之，線形蝕刻定義了3DVG結構中，主動材料堆疊210、212上的字元線寬度。字元線的寬度對於在陣列中字元線訊號的傳播相當重要。孔洞型蝕刻定義了裝置通道長度，其係影響對記憶胞操作有重要影響之閥電壓VT 窗口(window)及其它記憶胞參數。
因為線型蝕刻與孔洞型蝕刻係使用分別的遮罩來完成，故針對線型蝕刻會有一些未對準公差。但只要此些線能與其下的直柱連接，則此結構能理想地運作。在進行孔洞蝕刻的過程中，失準的遮罩所定義的孔洞陣列可由記憶體材料層來補償，例如藉用介電電荷捕捉層裡使用的氧化模及氮化膜，以提供有效的對齊公差(alignment tolerance)。
針對一3DVG的例子，假設主動條(多晶矽通道位元線)之間隔寬度為Z奈米(平行於字元線方向)，而水平多晶矽通道空間為X奈米，在一些實施例當中(X<Z)，且主動條之堆疊之剖 面與下方絕緣層111所定義之平面之角度係大於89.5度，且較佳地為接近90度。介電電荷捕捉層(例如BE-SONOS膜)之厚度可約為20奈米，其覆蓋於堆疊之間空間的兩側，使得此空間縮小至(X-20*2)奈米。堆疊之間剩餘的空間將使用導體材料(金屬或多晶矽)來填充。導體材料也坐落於堆疊之頂部。孔洞圖樣應具有與主動條相等之間隔寬度Z奈米，而孔徑定義為Y奈米，孔洞剖面之角度係大於89.5度，較佳地為接近90度。孔徑Y應大於(X-20*2)但小於Z(Y<Z)。假如對齊是完美的，孔洞(Y奈米)係夠寬而足以移除導體材料與位在導體材料垂直柱兩側之間主動條側壁上的記憶體材料。即使於此例當中，覆蓋具有20奈米的偏移，導體材料仍可有效地被分離。因此，20奈米的介電電荷捕捉膜係提供孔洞圖樣遮罩的對齊公差。
只要直柱結構可與頂部的線結構連結，且位在同一溝渠裡的每一直柱不會與相鄰的直柱短路(使位在同一溝渠裡的相鄰直柱間，具有足夠的空間以容忍例如為大於5MV/cm之電場)，則導體可作為3DVG結構中的字元線。
第12圖係形成導體結構(例如3D記憶體裝置中的閘極結構)之方法之簡化處理流程1200之一例。
如第12圖所示之處理步驟例如起始於如第3圖所示之階段，提供間隔開的主動條堆疊以及覆蓋於其側壁上的記憶體元件(1204)。接著，沉積導體材料主體於此些間隔開的堆疊上，並填充此些堆疊間的溝渠(1206)。於此例當中，導體材料本體受 兩個蝕刻處理影響。第一蝕刻處理包含形成第一硬式遮罩於導體材料之上，以定義孔洞圖樣於堆疊之間的空間(1208)。接著，在導體材料中蝕刻孔洞，並在堆疊之間的空間留下垂直柱(1210)。藉著移除硬式遮罩來完成第一蝕刻處理。並選擇性地施以一填充材料以準備接下來的蝕刻(1212)。
第二蝕刻處理包括在導體材料上成第二硬式遮罩，以定義線圖樣(1214)。接著，導體材料係被蝕刻以在堆疊上形成溝渠，此些溝渠係對齊孔洞以定義正交於堆疊之水平線。水平線連接延伸至堆疊之間的垂直柱列，並覆蓋此些間隔開的堆疊(1216)。水平線可延伸至解碼電路或其它需要控制陣列操作的裝置上的周邊電路。接著，用以蝕刻線圖樣之硬式遮罩係被移除(1218)。選擇性地，一矽化層可形成於水平線之上，或者，可執行其它處理以改善水平線的導電性(1220)。最後，可執行後段製程(BEOL)來完成此裝置(1222)。在此例子中，孔洞蝕刻(1208,1210)先被執行，接著執行線蝕刻(1214,1216)。於其它的實施例中，可先執行線蝕刻，再執行孔洞蝕刻。
產生具有多個垂直延伸的導體之處理已被描述。此些垂直延伸係安排為主動條堆疊之間溝渠裡的直柱。具有垂直延伸之導體係適合作為3DVG架構裡的字元線，以及作為記憶體裝置中的垂直位元線。具有垂直延伸之導體亦可用在其它需要在高長寬比的溝槽中深度延伸導線的環境中。
上述之一系列步驟係提供一種形成具有多個垂直延 伸之多個高長寬比導體結構(例如閘極結構)之方法，用於具有多個間隔開之主動層堆疊之高密度3D記憶體裝置。由於單一導體材料之兩段式蝕刻處理，直柱具有第一及第二側面，其對應於在間隔開之堆疊間，具有產生自第一蝕刻之第一蝕刻剖面。水平線具有第一及第二側面，其位於垂直柱上並與之相連，且具有產生自第二蝕刻之第二蝕刻剖面。在部分的實施例中，第二蝕刻剖面與第一蝕刻剖面以及此處所述之具有垂直延伸之導體特性不同。
第13圖為一積體電路之方塊圖，此積體電路包括3D記憶體陣列，此3D記憶體陣列包括具有多個垂直延伸的水平導體。此些垂直延伸係被安排作為字元線，並使用本文所述之處理進行製作。列解碼器(row decoder)601係耦接至方塊612中的字元線驅動器(word line driver)，並與其電性溝通。字元線驅動器612可驅動字元線602。此字元線602在主動條堆疊間的溝渠裡具有垂直延伸，並具有在記憶體陣列600中安排成列的水平線。字元線602具有垂直柱，其具有第一和第二側面，相對應於具有第一蝕刻剖面的分隔開的堆疊間的空間。字元線602亦具有水平線。水平線具有第一及第二側面，其位於垂直柱上並與之相連，水平線並具有與第一蝕刻剖面不同的第二蝕刻剖面。
頁緩衝器(page buffer)606係耦接至多條位元線，並與其電性溝通。字元線604在記憶陣列600裡排列成欄，用以對記憶陣列600裡的記憶胞讀取及寫入資料。位址係施加至匯流排(bus)605並供給列解碼器601及頁緩衝器606。資料係從積體電 路650上的輸入/輸出埠，經由資料輸入線611，輸出至頁緩衝器606。資料並從頁緩衝器606，經由資料輸出線615，輸出至積體電路650上的輸入/輸出埠，或積體電路650內部或外部資料目的地。電路609包含狀態機、時脈電路或其它控制邏輯。方塊608利用電荷泵或其它電壓源產生偏壓配置電源電壓，並將其提供至方塊612裡的字元線驅動器及積體電路中其它電路。積體電路650包括用以連接至電源之端口，其提供電源電壓VDD及VSS至晶片。此處所描述的實施例中，電源電壓VDD可為一低電壓，例如約1：8伏特。
一般來說，用於導線的蝕刻處理分為兩個步驟。此導線在脊狀結構間的溝渠裡具有多個垂直延伸，其例如作為3DVG結構中主動位元線條堆疊上的字元線。
第一蝕刻步驟用以在脊狀結構的頂表面下方，將溝渠上之導體材料本體分隔成多個直柱。第二蝕刻步驟用以在脊狀結構的頂表面上方，斷開導體材料本體以分成多條線。在一字元線結構中，每一條線連接至多個直柱，且每一直柱僅連接至單一條線。此些直柱係在脊狀結構的頂表面下分開。
蝕刻處理也可分為如下的兩個步驟。第一蝕刻步驟用以在導體材料主體中的堆疊間形成孔洞(將位於字元線之間的區域)。第二蝕刻步驟用以斷開導體材料本體以分成多條線，此些線係形成3DVG架構中的字元線。導體材料裡的孔洞係可防止字元線間的橋接。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所介定者為準。
1200‧‧‧流程
1204~1222‧‧‧步驟

Claims (19)

  1. 一種在三維電路中形成導體的方法，包括：提供一基板，該基板具有複數個間隔開之堆疊；沉積一導體材料於該些間隔開之堆疊之上，以形成一導體材料本體；蝕刻該導體材料本體，以形成一垂直孔洞圖樣於該導體材料本體中的該些間隔開之堆疊之間，藉以在該些間隔開之堆疊之間，形成一垂直柱圖樣；以及蝕刻該導體材料本體，以形成複數個溝渠於該些間隔開之堆疊上，並排列連接該垂直孔洞圖樣中的垂直孔洞，藉以形成一水平線圖樣於該些間隔開之堆疊上之該導體材料本體上，該水平線圖樣之多條水平線係連接該垂直柱圖樣中的多個垂直柱。
  2. 如申請專利範圍第1項所述之方法，包括使用包括一硬式遮罩材料的一第一蝕刻遮罩以形成該垂直柱圖樣。
  3. 如申請專利範圍第2項所述之方法，包括使用包含一硬式遮罩材料的一第二蝕刻遮罩以形成該水平線圖樣。
  4. 如申請專利範圍第1項所述之方法，包括在蝕刻以形成該些溝渠之前，填充該些垂直孔洞。
  5. 如申請專利範圍第1項所述之方法，包括：在一第一蝕刻處理中，使用包含一硬式遮罩材料的一第一蝕刻遮罩以形成該垂直孔洞圖樣於該導體材料本體，移除該第一蝕刻遮罩，並填充該些垂直孔洞，之後，在一第二蝕刻處理中，使 用包含一硬式遮罩材料的一第二蝕刻遮罩以形成複數個溝渠於該導體材料本體，以將該導體材料本體分隔成該些垂直柱與水平線。
  6. 如申請專利範圍第1項所述之方法，其中該些間隔開之堆疊包括複數個主動層之堆疊，該方法更包括：在沉積導體材料前，在該些間隔開之堆疊中形成一層記憶體材料於該些主動層之側壁。
  7. 如申請專利範圍第1項所述之方法，其中該垂直柱圖樣包含行與列之一陣列，該水平線圖樣係連接該陣列中以列排列之垂直柱。
  8. 如申請專利範圍第7項所述之方法，其中，該陣列中之一列垂直柱，與連接至該列之圖樣中之一水平線係包括一字元線。
  9. 依據如申請專利範圍第1項所述之方法所製造之一半導體裝置。
  10. 一種半導體裝置，包括：一基板，該基板具有複數個間隔開之堆疊，其中該些間隔開之堆疊包括複數個主動條的堆疊，該些主動條的堆疊包括一圖案化的層記憶體材料，位於該些間隔開的堆疊之該些主動條的側壁上；在該些間隔開之堆疊之間之導體材料之一垂直柱圖樣；以及在該些間隔開之堆疊上之導體材料之一水平線圖樣；該水平線圖樣之多條水平線係連接至該垂直柱圖樣中的多個垂直柱，該 些垂直柱具有第一側面和第二側面，對應於在該些間隔開之堆疊間的一第一蝕刻剖面，該些水平線具有第一側面及第二側面，位在該些垂直柱之上並與之相連，該些水平線並具有與該第一蝕刻剖面不同之一第二蝕刻剖面。
  11. 如申請專利範圍第10項所述之裝置，更包括複數個記憶胞被設置在該些主動條與該些垂直柱的交叉點處。
  12. 如申請專利範圍第10項所述之裝置，其中該些垂直柱包括位元線(bit lines)。
  13. 如申請專利範圍第10項所述之裝置，其中該些垂直柱包括字元線(word lines)。
  14. 一種形成三維記憶體的方法，包括：形成複數個主動材料層，此些主動材料層由絕緣材料隔開；蝕刻該些主動材料層，以形成複數個間隔開的堆疊，該些間隔開的堆疊包含複數個主動條；在該些間隔之堆疊中，形成一層記憶體材料於該些主動條之側壁；沉積一導體材料本體於該層記憶體材料與該些間隔開的堆疊之上；蝕刻該導體材料本體，進而形成一垂直孔洞圖樣；藉以在該記憶體材料層之上以及在該些間隔開的堆疊之間，自該導體材料本體形成一垂直柱圖樣，從而使複數個儲存胞被設置在該些主動條與該些垂直柱的交叉點處；及 蝕刻該導體材料本體，進而形成複數個溝渠於該些間隔開之堆疊上，並排列連接該垂直孔洞圖樣之垂直孔，藉以在該些間隔開之堆疊上，形成一水平線圖樣於該導體材料本體，多條水平線係連接至該垂直柱圖樣中的多個垂直柱。
  15. 如申請專利範圍第14項所述之方法，包括：使用一孔洞蝕刻處理以蝕刻該導體材料本體，進而形成該垂直孔洞圖樣；及使用一線蝕刻處理以蝕刻該導體材料本體，進而形成該些溝渠於該些間隔開之堆疊上，並排列連接該垂直孔洞圖樣之垂直孔，從而使該導體材料本體之剩餘部份包括該些垂直柱與水平線。
  16. 如申請專利範圍第14項所述之方法，包括使用包含一硬式遮罩材料的一第一蝕刻遮罩以形成該些垂直柱圖樣。
  17. 如申請專利範圍第16項所述之方法，包括使用包含一硬式遮罩材料的一第二蝕刻遮罩以形成該水平線圖樣。
  18. 如申請專利範圍第14項所述之方法，包括在一第一蝕刻處理中，使用包含一硬式遮罩材料的一第一蝕刻遮罩以形成該垂直孔洞圖樣，移除該第一蝕刻遮罩，並在該些垂直柱間進行填充，之後，在一第二蝕刻處理中，使用一第二蝕刻遮罩以形成該水平線圖樣。
  19. 依據如申請專利範圍第14項所述之方法所製造之一半導體裝置。
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