CN104465496A - 用于三维装置具有多个垂直延伸的导体的装置及制造方法 - Google Patents

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Abstract

本发明公开了一种用于三维装置具有多个垂直延伸的导体的装置及制造方法，三维(three dimensional，3D)电路中的导体可透过两段式刻蚀处理来形成。此3D电路包含具多个垂直延伸于高长宽比沟道之中的水平线。此处理包括：提供一衬底，此衬底具有多个间隔开的叠层；在这些间隔开的叠层之间，形成一垂直柱图样；以及形成一水平线图样于这些间隔开的叠层上的导体材料本体上，这些水平线是连接垂直柱图样中的多个垂直柱。导体材料可沉积于这些间隔开的叠层上。一第一刻蚀处理可用来形成垂直柱图样。一第二刻蚀处理可用来形成水平线图样。这些导体可作为3D存储器中的位线或字线。

Description

用于三维装置具有多个垂直延伸的导体的装置及制造方法
技术领域
本发明是关于一种高密度集成电路装置。尤其，根据本发明实施例，是提供一种针对三维高密度装置中连接至多平面是导体的制造方法与结构。
背景技术
三维(Three Dimensional，3D)存储器装置具有多层结构的特征，每一层结构可具有平面的存储单元(memory cell)阵列。对于3D存储器装置而言，连接至多个平面的导体(例如高密度字线(word line)或位线(bit line))并不易于制造。
在某些配置中，3D存储器装置具有由多个半导体材料条所形成的多个脊状叠层，这些脊状叠层是由绝缘材料分隔。举例来说，这些半导体材料条可具有NAND串行中的存储单元通道。一种包括这些特征的架构被称为3D垂直栅极结构(3D Vertical Gate，3DVG)，其描述于标题名称为“Memory Architecture Of3D Array With Alternating Memory StringOrientation And String Select Structures”的美国申请公开案第2012／0182806号，此美国申请案的发明人为Shih-Hung Chen及Hang-Ting Lue，申请日为2011年4月1日。此美国申请案的全部内容是以引用方式并入本文。
在3DVG结构当中，半导体材料条在脊状叠层的侧面上具有侧表面。作为字线的多个导体(可耦接至列译码器)，是正交地延伸于这些脊状叠层之上。这些字线具有与这些叠层表面顺形的表面（例如字线的底表面)。此顺形(conformal)的表面组态导致在与此半导体材料条的侧表面与多条字线交会点建立一个多层的交会区域。此存储器元件是安置于介于半导体材料条的侧表面与字线间的交会区域中。存储元件是可编程的，类似于以下所描述的可编程电阻结构或是电荷捕捉(charge trapping)结构。于特定交会区域中的叠层内的顺形字线、存储元件及半导体材料条的组合构成存储单元的一叠层。此阵列结构的结果可以提供3D阵列的存储单元。
于其它实施例中，有源条可作为字线，并具有垂直的位线于其间以用于垂直NAND串行组态。例如，请参阅标题名称为“Memory Device，Manufacturing Method And Operating Method Of The Same”的美国专利案第8,363,476号，此案的发明人为Shih-Hung Chen及Hang-Ting Lue，核准日为2013年1月29日(申请日为2011年1月19日)。此案的全部内容是以引用方式并入本文。
多项技术已实现来改善这样的金属线结构及其工艺。例如，被揭露于标题名称为“Damascene Word Line”的美国申请公开案第2013／0175598号，此案的发明人为Shih-Hung Chen、Hang-Ting Lue及Yen-Hao Shih，申请日为2012年1月10日；另揭露于标题名称为“Damascene Word Line”的美国申请案第13／527,259号，此案的发明人为Shih-Hung Chen、Yen-Hao Shih及Hang-Ting Lue，申请日为2012年6月19日；另揭露于标题名称为“Damascene Conductor for 3D Array”的美国申请案第13／897,702号，此案的发明人为Ehr-Kun Lai、Yen-Hao Shih及Guanru Lee，申请日为2013年5月20日、标题名称为“Damascene Conductor for a 3D Device”的美国申请案第13／935,375号，此案的发明人为Chia-Jung Chiu及Guanru Lee。上述的全部内容是以引用方式并入本文。
在脊之间形成具有多个直柱的导线于高长宽比(aspect ratio)沟道(例如作为3DVG结构、垂直NAND结构以及其它高密度结构中的字线)需要复杂的图样化技术。举例来说，有一方式是需利用可承受深刻蚀以形成垂直柱于沟道的厚硬式掩模。但利用厚硬式掩模会增加工艺的困难度，因为其会增加沟道的长宽比。另一问题是剩余的导电条会残留在沟道中的导体柱之间，造成邻近的导体短路。
有鉴于此，目前亟需提供一种可用于复杂3D结构及其它需要延伸导体至高长宽比沟道中的设置以作为高密度字线及位线的技术。
发明内容
对于特定的3D叠层集成电路装置，有源材料条（例如：用于存储单元的位线或字线)是叠层于多个分开的脊状结构，这些脊状结构被设置为向一第一方向延伸，并由高长宽比的沟道分隔。在此结构中，例如字线或位线的导体可被配置成具有多个垂直柱以及水平线。这些垂直柱位于多个间隔开的脊之间的沟道，并由第一刻蚀处理所定义。将多个垂直柱相连的水平线是使用第二刻蚀处理来定义，这些水平线系被安排成与第一方向垂直的第二方向。
此处所述的一处理包括通过沉积一导体材料于多个间隔开的叠层上，以形成导体材料本体；接着，以任意顺序实行一孔洞形刻蚀及一线形刻蚀，以形成垂直柱与水平线。此处理包含刻蚀此导体材料本体，以在导体材料本体中形成一垂直孔洞图样于这些间隔开的叠层之间；在刻蚀此导体材料本体以形成此垂直孔洞图样之前或之后，刻蚀此导体材料本体以于这些间隔开的叠层上形成多个沟道，并对齐以连接垂直孔洞图样中的垂直孔洞。在此方法中，在孔洞刻蚀以及线刻蚀之后所剩余的导体材料本体的材料包括垂直柱与水平线。
因此，所形成的导体可作为一3D存储器中的位线或字线。在此3D存储器中，多个存储单元被设置于叠层的位线或字线以及交叉的字线或位线的交会点处，以形成一3D存储器阵列。
附图说明
图1绘示包括导体结构的3D存储器阵列的立体图。
图2至图5、图6A、图6B、图7、图8、图9A、图9B、图10以及图11绘示形成3D存储器阵列的导体结构的方法的多个阶段。
图12绘示形成3D存储器装置的导体结构的处理流程图。
图13绘示包含3D存储器阵列的集成电路方块图，此3D存储阵列包含具有多个作为字线的垂直延伸的水平导体。
【符号说明】
97：隧穿层
98：电荷储存层
99：阻挡层
104：第一存储平面
106：第二存储平面
108、110、112、114：有源条
116、118、120、122：绝缘材料
111：绝缘层
124：存储器材料
126、128：导体
130、132：硅化物
200：衬底
204：绝缘条
205：有源条
206：硬式掩模
210、212：叠层
216、218：区域
220：存储器材料
230：导体材料
240：硬式掩模材料
280：孔洞图样
284：垂直柱
285：硬式掩模层
290、294：线
295：水平线
600：存储阵列
601：行译码器
602、604：字线
605：总线
606：页缓冲器
608：方块
609：电路
611：数据输入线
612：方块
615：数据输出线
650：集成电路
1200：流程
1204～1222：步骤
具体实施方式
各实施例于以下的图示详加描述。以下的描述通常是参照特定的结构实施例与方法。应当理解的是，此发明无意限制于揭露的实施例与方法，其可实施于其它特征、元件、方法及实施例。首选的实施利用以描述本发明，不限制于权利要求范围。具有此领域通常知识者能了解于下说明中各种等同的变化。在各实施例中相同的元件通常是指相同的参考标号。
图1绘示具有导体的3D存储器装置的一例的立体图。为清楚说明存储器叠层及导体结构，各式的绝缘材料并未绘示于图中。如图所示，一部分的3D存储器装置被置于一衬底上。此衬底具有一绝缘层111形成于其上。此衬底可具有一或多个集成电路及其它结构。图中仅绘示了两个平面104及106，但平面的数目可扩展至任意的数目N，其中N为大于1的整数。在某些例子中，平面的数目可等于2、4、8、16、32或一般用于二元译码的2的n次方。如图所示，3D存储器装置具有有源条(active strip)的叠层108、110、112及114，且彼此由绝缘材料116、118、120及122分隔开来。在此说明的实施例中，每一有源条具有适合作为通道区(channelregion)的半导体材料。这些叠层是呈脊状(ridge-shaped)，并沿着图中所绘示的Y轴方向延伸。如此一来，有源条108、110、112及114可组态为具有闪存单元串行的通道区域的本体，例如在水平的NAND串行组态之中。图1的组态可以是部分的三维垂直栅极(3DVG)结构，其已于美国专利公开案第2012／0182806号阐述过，在此引为参考数据。
于其它实施例中，有源条可组态为用于垂直NAND串组态的字线。举例来说，可参阅美国专利第8,363,476号，在此引为参考数据。
有源条108及112可作为在第一存储平面104上存储单元串的通道区域。有源条110及114可作为在第二存储平面106上存储单元串的通道区域。如图所示，一层存储器材料124在此例子中被包覆于有源条的叠层，且至少形成在这些有源条的侧壁。
在图1所示的实施例中，多个导体126及128与多个有源条叠层正交排列。导体126及128包含垂直与水平部份(如虚线所示)，其可通过施加至单一导体材料主体的第一（洞或线其中之一)刻蚀处理及第二(互补的线或洞其中之一)刻蚀处理来形成。因此，导体126及128包括垂直柱（例如126V-1，126V-2)，这些垂直柱具有与这些有源条叠层的侧壁顺形的表面，并填入由这些叠层所定义的沟道（例如134)当中。导体126及128亦包括水平线126H，其在有源条108、110、112、114叠层及导体126、128的交会点处，定义多层阵列的接口区域。如图所示，一层硅化物（例如硅化钨、硅化钴、硅化钛或硅化镍)130、132可形成于导体126及128的上表面。
通过此实施方式，存储器材料层124可包含多层介电电荷储存(dielectric charge storage structures)结构。举例来说，多层介电电荷储存结构具有包含二氧化硅的隧穿层(tunneling layer)97、包括氮化硅的电荷捕捉层(charge trapping layer)98以及包含氧化硅的阻挡层(blocking layer)99。在某些已知的例子，像是BE-SONOS，多层介电电荷储存结构中的隧穿层97可包括一厚度小于2纳米的第一氧化硅层、一厚度小于3纳米的氮化硅层以及一厚度小于3纳米的第二氧化硅层。在其它的实施方式中，存储器材料层124可只包含电荷捕捉层而没有隧穿层或阻挡层。
在替代的实施方式中，可以采用例如具有介于1到5纳米数量级厚度的反熔丝材料（例如是二氧化硅、氮氧化硅或其它氧化硅)。也可以利用其它的反熔丝材料，例如氮化硅及过渡金属氧化物(如氧化铪)。针对反熔丝的实施例，有源条110和114可以具有第一导电型(例如p型)的半导体材料。导体（例如是字线)126和128可以是具有第二导电型（例如n型)的半导体材料。举例来说，有源条110和114可以使用p型多晶硅来制造，而导体126、128可以使用具有相对浓掺杂的n+型多晶硅来制造。针对反熔丝的实施例，有源条的宽度必须足以提供二极管操作所需的空乏区域。因此，存储单元包含一个形成于3D阵列中多晶硅条及导线之间的交会点处的整流器，此整流器是由具有可编程反熔丝层介于阴极与阳极之间的PN接面所形成。
在其它实施例中，不同的可编程电阻存储器材料可做为存储器材料，包括像是钨上的氧化钨或是掺杂金属氧化物的金属氧化物及其它材料。不同的可编程金属材料可以被实现成存储器材料，以形成可编程金属单元(Programmed Metallization Cell，PMC)。一些这样的材料可形成能够在多个电压或电流被编程及擦除的装置，且可用来实现每一单元储存多个位的操作。
以前述的3DVG结构为例，图2至图5、图6A、图6B、图7、图8、图9A、图9B、图10及图11绘示形成具有垂直柱及水平线的导体(作为3D存储器结构中的字线)的工艺的多个阶段。图2绘示形成多个间隔开的有源条叠层210、212的结果。此结构可形成于衬底200之上，例如集成电路衬底。绝缘层111可覆盖在欲形成存储器阵列于其上的衬底200上的一区域。交错的绝缘层与有源层的叠层可沉积于绝缘层111之上。接着，硬式掩模206被沉积且被图样化，以定义出针对叠层的线的图样。之后，使用硬式掩模来刻蚀绝缘层与有源层的叠层，以定义出多个间隔开的叠层210、212的绝缘条204以及有源条205。绝缘条204可例如用氧化硅、氮化硅或其它绝缘材料来制造。有源条205可以由半导体材料(例如多晶硅或单晶硅)来制造。此半导体材料可为非掺杂(undoped)或固有材料(intrinsicmaterial)。在其它的实施例中，此半导体材料透过掺杂以达到针对有源条所选定的特定功能特征。
图3绘示此结构的下一阶段的工艺。于此处理中，硬式掩模206是被移除。接着，一层存储器材料220（例如介电电荷捕捉结构或上述的其它存储器结构)被覆盖在这些间隔开的叠层上，并至少于有源条205的侧壁(即区域216及218)留下一层存储器材料。
图4绘示沉积导体材料230后的结构，其提供导体材料主体于间隔开的叠层210、212之上。此处所述的具有的多个垂直延伸的导体是可由这些叠层来实现。导体材料230可掺杂多晶硅以用于形成3DVG结构的字线。或者，导体材料可由金属、其它半导体材料或结合的材料所组成。此结合的材料适合选用导电性或其它工艺参数与存储器材料220兼容的导体。在3DVG结构中，导体材料230可较佳地为p+参杂多晶硅材料。间隔开的叠层210与212可包括有氧化物及多晶硅条的叠层(stacks of oxide andpolysilicon strips，OP stacks)。
图5绘示沉积一层硬式掩模材料240于导体材料230主体后的结构，此导体材料是覆盖在多个OP叠层之上。硬式掩模材料240可以是厚牺牲(thick sacrificial)碳硬式掩模膜。碳硬式掩模膜可以由宽度例如约为1000纳米的C-C或C-H键结所组成。介电膜(未绘示)（例如是100纳米厚的二氧化硅或其它介电质)可形成于此碳硬式掩模膜之上，并作为在硬式掩模材料240中增加图样的掩模。
图6A绘示第一刻蚀罩，其定义将在导体材料230的本体进行刻蚀的孔洞图样。这些孔洞位于有源层叠层之间，以将这些叠层间的材料自导体材料230本体移除。孔洞图样可使用光刻胶(phtoresist)以及使用湿式193纳米的光刻(1ithography)工具进行光曝光(photo exposure)，建立在覆盖于碳硬式掩模膜的上述介电膜上。通过刻蚀，光刻胶图样接着被移转到介电膜之上。介电膜将作为用以对牺牲碳硬掩模开孔的硬式掩模，而此牺牲碳硬式掩模将被用来对导体材料230本体中，叠层表面上的区域以及间隔开的叠层之间进行开孔。
图6B绘示在使用如图6A所示的图样对硬式掩模材料240及导体材料230本体刻蚀穿洞后所形成的结构。为简化图6B的绘示，这些孔洞是以矩形表示之。理所当然地，这些孔洞的形状当是由掩模及刻蚀处理决定。
刻蚀导体材料230本体(在此为多晶硅)以形成孔洞结构于这些叠层之间，系导致在这些叠层之间所剩下的导体材料中形成垂直柱。此刻蚀可使用等离子体刻蚀处理(plasma etch recipe)来完成，其对于此例中的存储器材料(例如氧化硅以及介电电荷捕捉结构的氮化硅)以及导体材料(在此为多晶硅)有着相同(或接近)的刻蚀率。这可例如透过使用三氟化氮、二氟甲烷、溴化氢、氧气、甲烷及氦的组合来完成。
在对OP叠层间的导体材料蚀穿孔洞后，硬式掩模材料240会有些剩余部份如图所示(无按比例绘示)。且在孔洞的侧壁(沿着所形成的存储单元间的有源条区域中)的全部或部份存储器材料(220)在此刻蚀处理中可被移除。
图7绘示移除硬式掩模材料240后的结构。通过使用氧气等离子体(oxygen plasma)、硫酸或两者的灰化处理(ashing process)，刻蚀孔洞后所剩余的部份碳硬式掩模可被剥离。因刻蚀孔洞的关系，孔洞图样280是于导体材料230本体产生。又，导体材料中的垂直延伸或直柱284是建立于有源层的间隔开的叠层210、212之间。
图8为图7顶视图，其绘示穿过导体材料230本体的孔洞图样280。导体材料本体下的有源条叠层205是以粗体虚线轮廓表示，其被存储器材料层220所覆盖。孔洞280位于叠层210及212之间。且叠层之间的导体材料230被分隔成多个直柱结构(图7中的284)。在叠层上所剩余、且将所有直柱结构链接在一起的导体材料230，系呈现如图8所示的具有许多孔洞的平面。
在刻蚀孔洞之后，需以另一刻蚀处理将字线隔离成多个具有多个垂直延伸且间隔开的水平线。这些垂直延伸为在间隔开的叠层之间。在此例子中，导体在被间隔开后，是作为3DVG结构中的垂直栅／字线结构。
第二刻蚀处理可包含以介电材料（例如二氧化硅或其它绝缘体)填满孔洞以形成如图8结构上的平坦表面，以及在导体材料230上方留一层绝缘材料(未绘示)以整平结构。接着，硬式掩模层285，如上述是碳硬式掩模，可沉积于绝缘材料及导体材料230之上。或者，为进行第二刻蚀处理，可使用可流动(flowable)硬式掩模以密封孔洞，而不必要在这个阶段形成绝缘填充。
另一介电层可沉积于硬式掩模层上。接着，光刻工具可用来图样化光刻胶以定义如图9A所示的多条水平线。光刻胶可用以将图样移转至硬式掩模层上的介电层。接着，介电层可用以将图样移转至硬式掩模中。
因此，如图9B所示的结构是被形成。此结构具有硬式掩模材料的线290于导体材料230的主体上。一刻蚀处理可选择性地用于导体材料，并止于叠层的顶表面上的介电材料，以定义导体材料230中的线图样。
图10绘示移除硬式掩模285后的结构。导体材料本体230是被刻蚀两次以定义水平线295。这些水平线295是位于线294上的多个间隔开的叠层之上，且直柱284是延伸于这些间隔开的叠层的线294下的顶表面之间。
图11绘示图10结构俯视图。产生自线型刻蚀的水平线295是覆盖于有源材料的多个间隔开的叠层210、212上。位于这些间隔开的叠层210、212及水平线295之间的孔洞280是用以在这些叠层之间将垂直延伸彼此隔离。存储器材料220(在此例子于孔洞280的角落)可自孔洞280里叠层的侧壁移除，只保留在导体材料的垂直延伸与有源条叠层210、212侧壁之间的存储器材料220。
从顶视图观之，线形刻蚀定义了3DVG结构中，有源材料叠层210、212上的字线宽度。字线的宽度对于在阵列中字线讯号的传播相当重要。孔洞型刻蚀定义了装置通道长度，其系影响对存储单元操作有重要影响的阈值电压VT窗口(window)及其它存储单元参数。
因为线型刻蚀与孔洞型刻蚀是使用分别的掩模来完成，故针对线型刻蚀会有一些未对准公差。但只要这些线能与其下的直柱连接，则此结构能理想地运作。在进行孔洞刻蚀的过程中，失准的掩模所定义的孔洞阵列可由存储器材料层来补偿，例如通过用介电电荷捕捉层里使用的氧化模及氮化膜，以提供有效的对齐公差(alignment tolerance)。
针对一3DVG的例子，假设有源条(多晶硅通道位线)的间隔宽度为Z纳米(平行于字线方向)，而水平多晶硅通道空间为X纳米，在一些实施例当中(X<Z)，且有源条的叠层的剖面与下方绝缘层111所定义的平面的角度系大于89.5度，且较佳地为接近90度。介电电荷捕捉层(例如BE-SONOS膜)的厚度可约为20纳米，其覆盖于叠层之间空间的两侧，使得此空间缩小至(X-20*2)纳米。叠层之间剩余的空间将使用导体材料(金属或多晶硅)来填充。导体材料也坐落于叠层的顶部。孔洞图样应具有与有源条相等的间隔宽度Z纳米，而孔径定义为Y纳米，孔洞剖面的角度系大于89.5度，较佳地为接近90度。孔径Y应大于(X-20*2)但小于Z(Y<Z)。假如对齐是完美的，孔洞(Y纳米)系够宽而足以移除导体材料与位于导体材料垂直柱两侧之间有源条侧壁上的存储器材料。即使于此例当中，覆盖具有20纳米的偏移，导体材料仍可有效地被分离。因此，20纳米的介电电荷捕捉膜是提供孔洞图样掩模的对齐公差。
只要直柱结构可与顶部的线结构链接，且位于同一沟道里的每一直柱不会与相邻的直柱短路(使位于同一沟道里的相邻直柱间，具有足够的空间以容忍例如为大于5MV／cm的电场)，则导体可作为3DVG结构中的字线。
图12是形成导体结构（例如3D存储器装置中的栅极结构)的方法的简化处理流程1200的一例。
如图12所示的处理步骤例如起始于如图3所示的阶段，提供间隔开的有源条叠层以及覆盖于其侧壁上的存储器元件(1204)。接着，沉积导体材料主体于这些间隔开的叠层上，并填充这些叠层间的沟道(1206)。于此例当中，导体材料本体受两个刻蚀处理影响。第一刻蚀处理包含形成第一硬式掩模于导体材料之上，以定义孔洞图样于叠层之间的空间(1208)。接着，在导体材料中刻蚀孔洞，并在叠层之间的空间留下垂直柱(1210)。借着移除硬式掩模来完成第一刻蚀处理。并选择性地施以一填充材料以准备接下来的刻蚀(1212)。
第二刻蚀处理包括在导体材料上成第二硬式掩模，以定义线图样(1214)。接着，导体材料系被刻蚀以在叠层上形成沟道，这些沟道是对齐孔洞以定义正交于叠层的水平线。水平线连接延伸至叠层之间的垂直柱列，并覆盖这些间隔开的叠层(1216)。水平线可延伸至译码电路或其它需要控制阵列操作的装置上的周边电路。接着，用以刻蚀线图样的硬式掩模系被移除(1218)。选择性地，一硅化层可形成于水平线之上，或者，可执行其它处理以改善水平线的导电性(1220)。最后，可执行后段工艺(BEOL)来完成此装置(1222)。在此例子中，孔洞刻蚀(1208，1210)先被执行，接着执行线刻蚀(1214，1216)。于其它的实施例中，可先执行线刻蚀，再执行孔洞刻蚀。
产生具有多个垂直延伸的导体的处理已被描述。这些垂直延伸系安排为有源条叠层之间沟道里的直柱。具有垂直延伸的导体系适合作为3DVG架构里的字线，以及作为存储器装置中的垂直位线。具有垂直延伸的导体亦可用在其它需要在高长宽比的沟道中深度延伸导线的环境中。
上述的一系列步骤是提供一种形成具有多个垂直延伸的多个高长宽比导体结构（例如栅极结构)的方法，用于具有多个间隔开的有源层叠层的高密度3D存储器装置。由于单一导体材料的两段式刻蚀处理，直柱具有第一及第二侧面，其对应于在间隔开的叠层间，具有产生自第一刻蚀的第一刻蚀剖面。水平线具有第一及第二侧面，其位于垂直柱上并与之相连，且具有产生自第二刻蚀的第二刻蚀剖面。在部分的实施例中，第二刻蚀剖面与第一刻蚀剖面以及此处所述的具有垂直延伸的导体特性不同。
图13为一集成电路的方块图，此集成电路包括3D存储器阵列，此3D存储器阵列包括具有多个垂直延伸的水平导体。这些垂直延伸是被安排作为字线，并使用本文所述的处理进行制作。列译码器(row decoder)601被耦接至方块612中的字线驱动器(word line driver)，并与其电性沟通。字线驱动器612可驱动字线602。此字线602在有源条叠层间的沟道里具有垂直延伸，并具有在存储器阵列600中安排成列的水平线。字线602具有垂直柱，其具有第一和第二侧面，相对应于具有第一刻蚀剖面的分隔开的叠层间的空间。字线602亦具有水平线。水平线具有第一及第二侧面，其位于垂直柱上并与之相连，水平线并具有与第一刻蚀剖面不同的第二刻蚀剖面。
页缓冲器(page buffer)606被耦接至多条位线，并与其电性沟通。字线604在存储阵列600里排列成栏，用以对存储阵列600里的存储单元读取及写入数据。地址被施加至总线(bus)605并供给列译码器601及页缓冲器606。数据是从集成电路650上的输入／输出端口，经由数据输入线611，输出至页缓冲器606。数据并从页缓冲器606，经由数据输出线615，输出至集成电路650上的输入／输出端口，或集成电路650内部或外部数据目的地。电路609包含状态机、频率电路或其它控制逻辑。方块608利用电荷泵或其它电压源产生偏压配置电源电压，并将其提供至方块612里的字线驱动器及集成电路中其它电路。集成电路650包括用以连接至电源的端口，其提供电源电压VDD及VSS至芯片。此处所描述的实施例中，电源电压VDD可为一低电压，例如约1.8伏特。
一般来说，用于导线的刻蚀处理分为两个步骤。此导线在脊状结构间的沟道里具有多个垂直延伸，其例如作为3DVG结构中有源位线条叠层上的字线。
第一刻蚀步骤用以在脊状结构的顶表面下方，将沟道上的导体材料本体分隔成多个直柱。第二刻蚀步骤用以在脊状结构的顶表面上方，断开导体材料本体以分成多条线。在一字线结构中，每一条线连接至多个直柱，且每一直柱仅连接至单一条线。这些直柱是在脊状结构的顶表面下分开。
刻蚀处理也可分为如下的两个步骤。第一刻蚀步骤用以在导体材料主体中的叠层间形成孔洞(将位于字线之间的区域)。第二刻蚀步骤用以断开导体材料本体以分成多条线，这些线是形成3DVG架构中的字线。导体材料里的孔洞是可防止字线间的桥接。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所介定的为准。

Claims (20)

1.一种在三维电路中形成导体的方法，包括：
提供一衬底，该衬底具有多个间隔开的叠层；
在这些间隔开的叠层之间，形成一垂直柱图样；以及
形成一水平线图样于这些间隔开的叠层上的导体材料本体上，该水平线图样的多条水平线是连接该垂直柱图样中的多个垂直柱。
2.根据权利要求1所述的方法，包括：
沉积一导体材料于这些间隔开的叠层之上，以形成该导体材料本体；
刻蚀该导体材料本体，以形成一垂直孔洞图样于该导体材料本体中的这些间隔开的叠层之间；以及
在刻蚀该导体材料本体以形成该垂直孔洞图样之前或之后，刻蚀该导体材料本体，以形成多个沟道于这些间隔开的叠层上，并排列连接该垂直孔洞图样中的垂直孔洞，从而使该导体材料本体的剩余材料包括这些垂直柱与这些水平线。
3.根据权利要求1所述的方法，包括使用包括一硬式掩模材料的一第一刻蚀掩模以形成该垂直柱图样。
4.根据权利要求3所述的方法，包括使用包含一硬式掩模材料的一第二刻蚀掩模以形成该水平线图样。
5.根据权利要求2所述的方法，包括在刻蚀以形成这些沟道之前，填充这些垂直孔洞。
6.根据权利要求1所述的方法，包括：
在一第一刻蚀处理中，使用包含一硬式掩模材料的一第一刻蚀掩模以形成该垂直孔洞图样于该导体材料本体，移除该第一刻蚀掩模，并填充这些垂直孔洞，之后，在一第二刻蚀处理中，使用包含一硬式掩模材料的一第二刻蚀掩模以形成多个沟道于该导体材料本体，以将该导体材料本体分隔成这些垂直柱与水平线。
7.根据权利要求1所述的方法，其中这些间隔开的叠层包括多个有源层的叠层，该方法更包括：在沉积导体材料前，在这些间隔开的叠层中形成一层存储器材料于这些有源层的侧壁。
8.根据权利要求1所述的方法，其中该垂直柱图样包含行与列的一阵列，该水平线图样是连接该阵列中以列排列的垂直柱。
9.根据权利要求8所述的方法，其中，该阵列中的一列垂直柱，与连接至该列的图样中的一水平线包括一字线。
10.根据权利要求1所述的方法所制造的一半导体装置。
11.一种半导体装置，包括：
一衬底，该衬底具有多个间隔开的叠层；
在这些间隔开的叠层之间的导体材料的一垂直柱图样；以及
在这些间隔开的叠层上的导体材料的一水平线图样，该水平线图样的多条水平线是连接至该垂直柱图样中的多个垂直柱，这些垂直柱具有第一侧面和第二侧面，对应于在这些间隔开的叠层间的一第一刻蚀剖面，这些水平线具有第一侧面及第二侧面，位于这些垂直柱之上并与之相连，这些水平线并具有与该第一刻蚀剖面不同的一第二刻蚀剖面。
12.根据权利要求11所述的装置，其中这些间隔开的叠层包括多个有源条的叠层，这些有源条的叠层包括一层存储器材料，位于这些间隔开的叠层的这些有源条的侧壁上，从而使多个存储单元被设置在这些有源条与这些垂直柱的交叉点处。
13.根据权利要求11所述的装置，其中这些垂直柱包括位线(bit lines)。
14.根据权利要求11所述的装置，其中这些垂直柱包括字线(wordlines)。
15.一种形成三维存储器的方法，包括：
形成多个有源材料层，这些有源材料层由绝缘材料隔开；
刻蚀这些有源材料层，以形成多个间隔开的叠层，这些间隔开的叠层包含多个有源条；
在这些间隔的叠层中，形成一层存储器材料于这些有源条的侧壁；
沉积一导体材料本体于该层存储器材料与这些间隔开的叠层之上；
在该存储器材料层之上以及在这些间隔开的叠层之间，自该导体材料本体形成一垂直柱图样，从而使多个储存单元被设置在这些有源条与这些垂直柱的交叉点处；及
在这些间隔开的叠层上，形成一水平线图样于该导体材料本体，多条水平线是连接至该垂直柱图样中的多个垂直柱。
16.根据权利要求15所述的方法，包括：
使用一孔洞刻蚀处理以刻蚀该导体材料本体，进而形成一垂直孔洞图样；及
使用一线刻蚀处理以刻蚀该导体材料本体，进而形成多个沟道于这些间隔开的叠层上，并排列连接该垂直孔洞图样的垂直孔，从而使该导体材料本体的剩余部份包括这些垂直柱与水平线。
17.根据权利要求15所述的方法，包括使用包含一硬式掩模材料的一第一刻蚀掩模以形成这些垂直柱图样。
18.根据权利要求17所述的方法，包括使用包含一硬式掩模材料的一第二刻蚀掩模以形成该水平线图样。
19.根据权利要求15所述的方法，包括在一第一刻蚀处理中，使用包含一硬式掩模材料的一第一刻蚀掩模以形成该垂直孔洞图样，移除该第一刻蚀掩模，并在这些垂直柱间进行填充，之后，在一第二刻蚀处理中，使用一第二刻蚀掩模以形成该水平线图样。
20.根据权利要求15所述的方法所制造的一半导体装置。
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