JP2006120834A - ウェーハの分割方法 - Google Patents

ウェーハの分割方法 Download PDF

Info

Publication number
JP2006120834A
JP2006120834A JP2004306747A JP2004306747A JP2006120834A JP 2006120834 A JP2006120834 A JP 2006120834A JP 2004306747 A JP2004306747 A JP 2004306747A JP 2004306747 A JP2004306747 A JP 2004306747A JP 2006120834 A JP2006120834 A JP 2006120834A
Authority
JP
Japan
Prior art keywords
wafer
resist film
grinding
street
dividing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004306747A
Other languages
English (en)
Inventor
Shinichi Fujisawa
Toshihiro Funenaka
Jun Hachitani
Akihito Kawai
Ryo Matsuhashi
Takashi Ono
貴司 小野
章仁 川合
涼 松橋
俊宏 船中
晋一 藤澤
潤 蜂谷
Original Assignee
Disco Abrasive Syst Ltd
株式会社ディスコ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Syst Ltd, 株式会社ディスコ filed Critical Disco Abrasive Syst Ltd
Priority to JP2004306747A priority Critical patent/JP2006120834A/ja
Publication of JP2006120834A publication Critical patent/JP2006120834A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching

Abstract

【課題】ウェーハをダイシングする場合において、デバイスの品質を低下させることなく、効率的に個々のデバイスに分割できるようにする。
【解決手段】ウェーハWの表面W1のうち、ストリート対応部W1S以外にレジスト膜Rを被覆し、ストリート対応部W1Sにプラズマエッチングによりデバイスの仕上がり厚さに対応する溝Gを形成し、ウェーハWの裏面W2を研削して溝Gを裏面側から表出させて個々のデバイスDに分割する。切削を行わないため欠けが生じず品質が向上し、すべてのストリートを一度に分離させるため効率的である。
【選択図】図1

Description

本発明は、ウェーハの分割方法に関するものである。
複数のデバイスがストリートによって区画されて表面側に形成されたウェーハは、裏面の研削により所定の厚さに形成された後に、ストリートに沿って切削してダイシングすることにより個々のデバイスに分割され、各種電子機器に利用されている(例えば特許文献1参照)。
特開2004−228133号公報
しかしながら、ダイシング時には高速回転する切削ブレードがウェーハのストリートに切り込むため、切削ブレードの破砕力に起因してデバイスに欠けが生じ、ウェーハを構成するデバイスの抗折強度が低下して品質が低下するという問題がある。
また、ダイシング時には、切削ブレードを各ストリートに精密に位置合わせした上で、各ストリートを一本一本切削していく必要があり、非効率的である。特に、デバイスのサイズが小さく切削するストリートの数が多い場合は、すべてのストリートを切削するのに相当の時間を要し、生産性が著しく低下するという問題がある。
そこで、本発明が解決しようとする課題は、ウェーハをダイシングする場合において、デバイスの品質を低下させることなく、効率的に個々のデバイスに分割できるようにすることである。
本発明は、ストリートによって区画されて複数のデバイスが表面に形成されたウェーハを個々のデバイスに分割するウェーハの分割方法に関するもので、ウェーハの表面のうち、ストリートに対応する領域以外にレジスト膜を被覆するレジスト膜被覆工程と、フッ素系安定ガスをプラズマ化してウェーハの表面に供給し、ストリートに対応する領域にデバイスの仕上がり厚さに相当する深さの溝を形成する溝形成工程と、表面側に保護部材を貼着し、ウェーハの裏面を研削して溝を裏面側から露出させる研削工程とから構成されることを特徴とする。ストリートに対応する領域は、ストリート全域であってもよいし、ストリートの一部であってもよい。
溝形成工程と研削工程の間には、ウェーハの表面からレジスト膜を除去するレジスト膜除去工程が遂行されることが望ましい。また、研削工程後には、ウェーハの裏面に残存している研削歪みを除去するストレスリリーフ工程が遂行されることが望ましい。フッ素系安定ガスとしては、例えばSF、CF、C、C、CHF等がある。レジスト膜除去工程では、酸素をプラズマ化してレジスト膜に供給し、レジスト膜を灰化させて除去することが望ましい。
本発明においては、切削ブレードによる切削を行わず、プラズマエッチングと研削によりウェーハを個々のデバイスに分割することができるため、デバイスに欠けが生じることがなく、デバイスの抗折強度が低下せず、品質が低下することがない。また、溝形成工程ではプラズマエッチングによりすべてのストリートに同時に溝を形成することができるため、極めて効率的であり、生産性を向上させることができる。更に、ウェーハにデバイスを形成するデバイス形成工程(前工程)で使用される露光装置とレジスト膜形成装置を用いてウェーハの表面にレジスト膜を被覆すると共にストリートに対応する領域を露出させ、その状態で溝形成や研削といった後工程が遂行されるため、従来から後工程で使用されているプラズマエッチング装置、研削装置、ストレスリリーフ装置を通常の流れで使用することができ、本来前工程で使用される装置を後工程で使用する必要はなく、工程フローの簡素化を図ることができる。
また、研削工程の後にストレスリリーフ工程を遂行してウェーハの裏面の研削歪みを除去するようにすれば、抗折強度が向上してより品質が向上する。
図1(A)に示すように、最初にウェーハWの表面W1の全面にレジスト膜Rを被覆する。ウェーハWの表面W1には、図2に示すように、ストリートSによって区画されて複数のデバイスDが形成されている。ウェーハWの表面W1の全面にレジスト膜Rを被覆する際には、例えば図2に示すスピンコータ3を用いることができる。図2のスピンコータ3においては、保持テーブル30にウェーハWの裏面W2が保持される。そして、保持テーブル30を回転させると共に、ノズル31からレジスト材R1を滴下させることにより、図1(A)に示したように、ウェーハWの表面W1の全面にレジスト膜Rが被覆される。
次に、カメラ等でウェーハWの表面W1を撮像してストリートSを認識し、図3に示すように、ストリートSと同様の格子状に形成されたマスクパターン2aを有するフォトマスク2を介してレジスト膜Rに紫外線、X線等の光を照射し、レジスト膜Rのうち、表面W1のストリートSに対応する部分を露光させる。そして露光した部分を現像すると、図1(B)及び図4に示すように、表面W1のストリートSに対応する部分のレジスト膜が除去されてストリート対応部W1Sが露出する(レジスト膜被覆工程)。ここで、デバイスDの部分に被覆されたレジスト膜が露光するのを防止するために、マスクパターン2aの幅は、ストリートSの幅より狭くなるように形成することが望ましい。すなわち、ストリート対応部W1Sの幅は、ストリートSの幅と同様であってもよいし、ストリートSの幅より狭くても良い。
なお、フォトマスクを用いなくても、カメラ等でウェーハWの表面W1を撮像してストリートSを検出した後に、検出したストリートSの部分のみに光を照射すれば、図1(B)及び図4に示したと同様に、ストリート対応部W1Sが露出する。また、ストリートSを検出した後に、ストリートSの部分のみを物理的に押圧したりすることによってもストリート対応部W1Sを露出させることができる。更には、検出したストリートに対応する部分以外の領域にレジスト材を噴出したり、ストリートに対応する部分にレジスト材をはじくマスク材を塗布してからレジスト膜を被覆するようにしてもよい。
次に、ストリートSに対応する領域であるストリート対応部W1Sに、図1(C)に示すように、デバイスDの仕上がり厚さに相当する深さの溝Gを形成する(溝形成工程)。溝形成工程では、例えば図5に示すプラズマエッチング装置5を用いることができる。
このプラズマエッチング装置5は、ガス供給部51とエッチング処理部52とを備えている。ガス供給部51には、SF、CF、C、C、CHF等のフッ素を含む安定ガスであるフッ素系安定ガスが蓄えられる。一方、エッチング処理部52においては研削後の被加工物Wを収容し、ガス供給部51から供給されるフッ素系安定ガスをプラズマ化してウェーハWをエッチングする。
エッチング処理部52は、プラズマエッチングが行われるチャンバ53の上部側からエッチングガス供給手段54を収容すると共に、エッチングしようとする板状物を保持するチャックテーブル55を下部側から収容した構成となっている。
エッチングガス供給手段54は、チャックテーブル55に保持されたウェーハWの露出面にエッチングガスを供給する機能を有し、軸部54aがチャンバ53に対して軸受け56を介して昇降自在に挿通しており、内部にはガス供給部51に連通すると共にポーラス部材で形成された噴出部57aに連通するガス流通孔57が形成されている。エッチングガス供給手段54は、モータ58に駆動されてボールネジ59が回動し、ボールネジ59に螺合したナットを有する昇降部60が昇降するのに伴い昇降する構成となっている。
一方、チャックテーブル55は、軸部55aが軸受け61を介して回動可能に挿通しており、内部には吸引源62に連通する吸引路63及び冷却部64に連通する冷却路65が形成されており、吸引路63は上面の吸引部63aに連通している。
チャンバ53の側部にはエッチングする板状物の搬出入口となる開口部66が形成されており、開口部66の外側には昇降により開口部66を開閉するシャッター67が配設されている。このシャッター67は、シリンダ68に駆動されて昇降するピストン69によって昇降する。
チャンバ53の下部にはガス排出部70に連通する排気口71が形成されており、排気口71から使用済みのガスを排出することができる。また、エッチングガス供給手段54及びチャックテーブル55には高周波電源72が接続され、高周波電圧を供給し、エッチングガスをプラズマ化することができる。
次に、図5に示したプラズマエッチング装置5を用いて、ストリート対応部W1Sのエッチングを行い、図1(C)に示した溝Gを形成する際の動作について説明する。図1(B)に示したように、表面W1のうち、ストリート対応部W1S以外の部分にレジスト膜Rが形成されたウェーハWは、シャッター67を下降させて開口部66を開口させた状態で、開口部66からチャンバ53の内部に進入し、レジスト膜Rが被覆された表面W1側が上に向いて露出した状態で吸引部63aに保持される。そして、シャッター67を元の位置に戻して開口部63を閉め、内部を減圧排気する。
次に、エッチングガス供給手段54を下降させ、その状態でガス供給部51からガス流通孔57にエッチングガスとしてフッ素系安定ガスを供給し、エッチングガス供給手段54の下面の噴出部57aからエッチングガスを噴出させると共に、高周波電源72からエッチングガス供給手段54とチャックテーブル55との間に高周波電圧を印加してエッチングガスをプラズマ化させる。そうすると、プラズマのエッチング効果によりウェーハWの表面W1のうち、レジスト膜Rが被覆されていない部分、すなわち、ストリート対応部W1Sのみがエッチングされる。そして、図1(C)に示したように、溝Gの深さがデバイスDの仕上がり厚さに相当する深さとなった時にエッチングを終了する。
溝形成工程終了後は、図1(D)に示すように、ウェーハWの表面W1に被覆されたレジスト膜Rを除去する(レジスト膜除去工程)。レジスト膜除去工程には、アッシング装置を用いることもできるし、図5に示したプラズマエッチング装置5を用いることができる。
プラズマエッチング装置5では、分割工程において用いたフッ素系安定ガスを排気口71からガス排出部70に排気し、チャンバ53の内部にフッ素系安定ガスが存在しない状態とする。そして次に、ガス供給部51からOガスをガス流通孔57に供給し、エッチングガス供給手段54の下面の噴出部57aからOガスを噴出させると共に、高周波電源72からエッチングガス供給手段54とチャックテーブル55との間に高周波電圧を印加してOガスをプラズマ化させる。そうすると、レジスト膜Rが酸化し、灰化して除去され、図1(D)及び図6に示すように、表面W1に溝Gが形成されたウェーハWのみが残る。なお、レジスト膜除去工程を遂行せずに研削工程に移ることもできる。
レジスト膜除去工程終了後は、図1(E)及び図7に示すように、ウェーハWの表面W1に保護部材Pを貼着する。そして、保護部材Pが貼着されたウェーハWを裏返し、図8に示す状態とした後に、ウェーハWの裏面W2を研削し、裏面W2側から溝Gを露出させる(研削工程)。
研削工程には、例えば図9に示す研削装置1を用いることができる。この研削装置1は、ウェーハを保持するチャックテーブル10と、チャックテーブル10に保持されたウェーハを研削する研削手段11と、研削手段11をチャックテーブル10に対して接近または離反させる研削送り手段12とを備えている。
研削手段11は、垂直方向の軸心を有するスピンドル110と、スピンドル110を回転駆動する駆動源111と、スピンドル110の下端においてホイールマウント112を介して固定された研削ホイール113と、研削ホイール113の下面に固着された研削砥石114とから構成され、駆動源111によって駆動されてスピンドル110が回転するのに伴い、研削砥石114が回転する構成となっている。
研削送り手段12は、壁部120に垂直方向に配設された一対のガイドレール121と、ガイドレール121と平行に配設されたボールネジ122と、ボールネジ122の一端に連結されたパルスモータ123と、ガイドレール121に摺動可能に係合すると共に内部のナットがボールネジ122に螺合した支持部124とから構成されており、パルスモータ123に駆動されてボールネジ122が回動するのに伴い、支持部124がガイドレール121にガイドされて昇降し、支持部124に支持された研削手段11も昇降する構成となっている。
チャックテーブル10においては、保護部材Pが保持され、ウェーハWの裏面W2が露出した状態となる。そして、チャックテーブル10が水平方向に移動することにより、ウェーハWが研削手段11の直下に位置付けられる。ウェーハWが研削手段11の直下に位置付けられると、チャックテーブル10の回転によりウェーハWが回転すると共に、研削砥石114が回転しながら研削手段11が下降し、ウェーハWの裏面W2に接触して研削が行われる。研削を続けると、図1(F)に示すように、溝Gが裏面W2から表出してウェーハWが個々のデバイスDに分割される(研削工程)。なお、レジスト膜除去工程が遂行されなかった場合は、研削工程においてレジスト膜Rを除去する。
研削工程を遂行することによって、デバイスDの裏面に生じた研削歪み等からなるダメージ層が形成されてストレスが生じ、抗折強度が低下する要因となるため、次に、ダメージ層を除去するために、ストレスリリーフ工程を遂行する。ストレスリリーフ工程は、例えば図10に示すように、図6に示した研削装置1において研削砥石114の代わりにポリッシングパッド115を装着し、研削の場合と同様の動作によって裏面をポリッシングすることにより行われる。また、ドライエッチング、ウェットエッチング等によってもダメージ層を除去することができる。なお、図10においては、研磨砥石115以外の部位については、図9の研削装置1と同様の符号を付している。
研削工程においては、ウェーハWの厚さがデバイスDの仕上がり厚さより若干厚い段階で研削を終了し、ストレスリリーフ工程においてダメージ層を除去することにより、ストレスリリーフ工程終了後のデバイスDを、仕上がり厚さに形成することができる。
以上のように、プラズマエッチングと裏面の研削によりすべてのストリートを分離させることができるため、切削ブレードによる切削は不要となる。したがって、デバイスに欠けが生じることがなく、デバイスの抗折強度が低下せず、品質が低下することがない。また、研削工程ではすべてのストリートを同時に分離させることができるため、極めて効率的であり、生産性を向上させることができる。更に、プラズマエッチングでは異方性エッチングが可能であり、各デバイスDの側面をほぼ垂直に形成することができる。
また、半導体デバイスの製造工程は、ウェーハに回路を形成していくデバイス形成工程である前工程と、デバイスが形成されたウェーハを加工する加工工程である後工程とに大別することができるが、本発明におけるレジスト膜被覆工程は、通常前工程で用いる露光装置やレジスト膜被覆装置を用いる工程であり、レジスト膜被覆工程終了後に行われる溝形成工程、レジスト膜除去工程、研削工程、ストレスリリーフ工程は、通常の後工程で用いるプラズマエッチング装置、研削装置、ストレスリリーフ装置等を用いる工程である。したがって、前工程、後工程でそれぞれ用いられてきた装置をその流れに沿って使用することができ、本来前工程で使用される装置を後工程で使用することはないため、工程フローの簡素化を図ることができる。
本発明の一連の工程の一例を示す略示的断面図であり、(A)はウェーハの表面にレジスト膜が被覆された状態、(B)はストリート対応部の上方のレジスト膜を除去した状態、(C)はストリート対応部に溝を形成した状態、(D)は表面側のレジスト膜を除去した状態、(E)はウェーハの表面に保護部材が貼着された状態、(F)はウェーハの裏面を研削して溝が表出した状態を示す。 ウェーハの表面にレジスト膜を被覆する方法の一例を示す斜視図である。 ストリートの上方のレジスト膜を除去する方法の一例を示す略示的断面図である。 ストリートの上方のレジスト膜を除去した状態を斜視図である。 プラズマエッチング装置の構成の一例を示す略示的断面図である。 表面に溝が形成されたウェーハを示す斜視図である。 表面に溝が形成されたウェーハ及び保護部材を示す斜視図である。 ウェーハの表面に保護部材が貼着された状態を示す斜視図である。 研削装置の一例を示す斜視図である。 ストレスリリーフの方法の一例を示す略示的断面図である。
符号の説明
W:ウェーハ
W1:表面
D:デバイス S:ストリート W1S:ストリート対応部
W2:裏面
P:保護部材 R:レジスト膜 B:支持部材
1:研削装置
10:チャックテーブル
11:研削手段
110:スピンドル 111:駆動源 112:ホイールマウント
113:研削ホイール 114:研削砥石 115:ポリッシングパッド
12:研削送り手段
120:壁部 121:ガイドレール 122:ボールネジ
123:パルスモータ 124:支持部
2:フォトマスク
2a:マスクパターン
3:スピンコータ
30:保持テーブル 31:ノズル
50:プラズマエッチング装置
51:ガス供給部 52:エッチング処理部 53…チャンバ
54:エッチングガス供給手段 55:チャックテーブル 56:軸受け
57:ガス流通孔 57a:噴出部 58:モータ 59:ボールネジ
60:昇降部 61:軸受け 62:吸引源 63:吸引路 64:冷却部
65:冷却路 66:開口部 67:シャッター 68:シリンダ 69:ピストン
70:ガス排出部 71:排気口 72:高周波電源

Claims (5)

  1. ストリートによって区画されて複数のデバイスが表面に形成されたウェーハを個々のデバイスに分割するウェーハの分割方法であって、
    ウェーハの表面のうち、ストリートに対応する領域以外にレジスト膜を被覆するレジスト膜被覆工程と、
    フッ素系安定ガスをプラズマ化して該ウェーハの表面に供給し、該ストリートに対応する領域にデバイスの仕上がり厚さに相当する深さの溝を形成する溝形成工程と、
    該表面側に保護部材を貼着し、該ウェーハの裏面を研削して該溝を該裏面側から露出させる研削工程と
    から構成されるウェーハの分割方法。
  2. 前記溝形成工程の後であって前記研削工程の前に、前記ウェーハの表面から前記レジスト膜を除去するレジスト膜除去工程が遂行される
    請求項1に記載のウェーハの分割方法。
  3. 前記研削工程後に、前記ウェーハの裏面に残存している研削歪みを除去するストレスリリーフ工程が遂行される請求項1または2に記載のウェーハの分割方法。
  4. 前記フッ素系安定ガスは、SF、CF、C、C、CHFのいずれかである請求項1、2または3に記載のウェーハの分割方法。
  5. 前記レジスト膜除去工程では、酸素をプラズマ化して前記レジスト膜に供給し、該レジスト膜を灰化させて除去する2、3または4に記載のウェーハの分割方法。
JP2004306747A 2004-10-21 2004-10-21 ウェーハの分割方法 Pending JP2006120834A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004306747A JP2006120834A (ja) 2004-10-21 2004-10-21 ウェーハの分割方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004306747A JP2006120834A (ja) 2004-10-21 2004-10-21 ウェーハの分割方法
US11/251,933 US20060088983A1 (en) 2004-10-21 2005-10-18 Method of dividing wafer

Publications (1)

Publication Number Publication Date
JP2006120834A true JP2006120834A (ja) 2006-05-11

Family

ID=36206699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004306747A Pending JP2006120834A (ja) 2004-10-21 2004-10-21 ウェーハの分割方法

Country Status (2)

Country Link
US (1) US20060088983A1 (ja)
JP (1) JP2006120834A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009119064A1 (ja) * 2008-03-25 2009-10-01 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
WO2010116767A1 (ja) * 2009-04-10 2010-10-14 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
WO2010116766A1 (ja) * 2009-04-10 2010-10-14 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US9112019B2 (en) 2013-11-25 2015-08-18 Disco Corporation Wafer processing utilizing a frame with a plurality of partitions
US9123797B2 (en) 2013-11-21 2015-09-01 Disco Corporation Resin powder wafer processing utilizing a frame with a plurality of partitions
JP2015528212A (ja) * 2012-07-13 2015-09-24 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated ウェハダイシングのためのレーザ、プラズマエッチング、及び裏面研削プロセス
JP2016040795A (ja) * 2014-08-12 2016-03-24 株式会社ディスコ ウエーハの分割方法
US10679897B2 (en) 2016-11-22 2020-06-09 Disco Corporation Device wafer processing method
US10691090B2 (en) 2017-09-12 2020-06-23 Disco Corporation Method of processing device wafer

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7763927B2 (en) 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8101989B2 (en) 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
JP2009176793A (ja) * 2008-01-22 2009-08-06 Disco Abrasive Syst Ltd ウエーハの分割方法
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
TWI540644B (zh) * 2011-07-01 2016-07-01 漢高智慧財產控股公司 斥性材料於半導體總成中保護製造區域之用途
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
CN106158709B (zh) * 2016-07-22 2018-09-11 江苏鲁汶仪器有限公司 一种晶圆切割装置和方法
JP6730891B2 (ja) * 2016-09-15 2020-07-29 株式会社ディスコ ウエーハの加工方法
CN108257888A (zh) * 2016-12-29 2018-07-06 江苏鲁汶仪器有限公司 一种晶圆切割装置和方法
CN108122838A (zh) * 2017-12-13 2018-06-05 上海华虹宏力半导体制造有限公司 半导体器件制备工艺
CN109671672A (zh) * 2018-12-06 2019-04-23 武汉华星光电半导体显示技术有限公司 一种柔性基板切割方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3612317B2 (ja) * 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
JP2003273082A (ja) * 2002-03-14 2003-09-26 Chemitoronics Co Ltd プラズマ処理装置及びプラズマ処理方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260272A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
WO2009119064A1 (ja) * 2008-03-25 2009-10-01 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US8158494B2 (en) 2008-03-25 2012-04-17 Panasonic Corporation Method for processing a substrate, method for manufacturing a semiconductor chip, and method for manufacturing a semiconductor chip having a resin adhesive layer
US8293652B2 (en) 2009-04-10 2012-10-23 Panasonic Corporation Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method
WO2010116766A1 (ja) * 2009-04-10 2010-10-14 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP2010251349A (ja) * 2009-04-10 2010-11-04 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
CN102388438A (zh) * 2009-04-10 2012-03-21 松下电器产业株式会社 用于处理基板的方法、用于生产半导体芯片的方法和用于生产具有树脂粘结剂层的半导体芯片的方法
CN102388440A (zh) * 2009-04-10 2012-03-21 松下电器产业株式会社 用于处理基板的方法、用于生产半导体芯片的方法和用于生产具有树脂粘结剂层的半导体芯片的方法
WO2010116767A1 (ja) * 2009-04-10 2010-10-14 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US8288284B2 (en) 2009-04-10 2012-10-16 Panasonic Corporation Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method
JP2015528212A (ja) * 2012-07-13 2015-09-24 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated ウェハダイシングのためのレーザ、プラズマエッチング、及び裏面研削プロセス
US9123797B2 (en) 2013-11-21 2015-09-01 Disco Corporation Resin powder wafer processing utilizing a frame with a plurality of partitions
US9112019B2 (en) 2013-11-25 2015-08-18 Disco Corporation Wafer processing utilizing a frame with a plurality of partitions
JP2016040795A (ja) * 2014-08-12 2016-03-24 株式会社ディスコ ウエーハの分割方法
US10679897B2 (en) 2016-11-22 2020-06-09 Disco Corporation Device wafer processing method
US10691090B2 (en) 2017-09-12 2020-06-23 Disco Corporation Method of processing device wafer

Also Published As

Publication number Publication date
US20060088983A1 (en) 2006-04-27

Similar Documents

Publication Publication Date Title
US10629473B2 (en) Footing removal for nitride spacer
US8415587B2 (en) Fiber-optic beam delivery system for wafer edge processing
KR0132274B1 (ko) 웨이퍼 연마 설비
US6726526B2 (en) Cutting machine
KR102199301B1 (ko) 필름 프레임 웨이퍼 어플리케이션들을 위한 에칭 챔버 쉴드 링을 사용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
EP0157675B1 (en) Spinning device for processing a substrate, in particular a semiconductor wafer
US6784112B2 (en) Method for surface treatment of silicon based substrate
KR100678753B1 (ko) 반도체 웨이퍼의 분할 방법
JP5613792B2 (ja) ウェーハの加工方法
US7179721B2 (en) Method of dividing a non-metal substrate
US6583032B1 (en) Method for manufacturing semiconductor chips
EP1825507B1 (en) Increasing die strength by etching during or after dicing
JP4416108B2 (ja) 半導体ウェーハの製造方法
JP5073962B2 (ja) ウエーハの加工方法
JP6208498B2 (ja) 研磨パッドおよびウエーハの加工方法
TWI635569B (zh) 用於高晶粒破裂強度及平滑側壁之雷射劃線及電漿蝕刻
JP4447325B2 (ja) 半導体ウェーハの分割方法
US8845854B2 (en) Laser, plasma etch, and backside grind process for wafer dicing
JP5390740B2 (ja) ウェーハの加工方法
JP4874602B2 (ja) ウエーハの加工方法およびウエーハの加工方法に用いる粘着テープ
JP4750427B2 (ja) ウエーハのレーザー加工方法
JP2006019493A (ja) ウェーハの分割方法
JP2008084976A (ja) ウエーハの研削加工方法
EP1440762B1 (en) Laser machining method and laser machining apparatus
US20030082914A1 (en) Semiconductor wafer processing apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090908

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091201