KR20050011203A - 반도체소자의 플러그 형성방법 - Google Patents

반도체소자의 플러그 형성방법 Download PDF

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Abstract

본 발명은 워드라인이 형성된 반도체기판상에 비트라인 콘택용 및 커패시터 콘택용 제1랜딩플러그를 형성하는 단계; 제1층간절연막을 형성하고 상기 비트라인 콘택용 제1랜딩플러그에 콘택되는 캡핑산화막과 스페이서로 둘러싸인 비트라인을 형성하는 단계; 상기 커패시터 콘택용 제1랜딩플러그에 콘택되는 제2랜딩플러그용 폴리실리콘을 증착하는 단계, 상기 폴리실리콘을 소정패턴으로 패터닝하여 제2랜딩플러그를 형성하는 단계, 및 열산화를 실시하여 상기 비트라인의 스페이서 측벽에 남아 있는 폴리실리콘 잔유물을 산화시키는 단계를 포함하여 구성되는 반도체소자의 플러그 형성방법을 제공한다. 본 발명은 제2랜딩플러그 형성을 위한 폴리실리콘 식각후 비트라인 측벽에 남는 폴리실리콘 잔유물을 산화공정으로 통해 산화시켜 절연물질로 변화시키는 방법에 의해 제거함으로써 소자간 브릿지 발생을 억제할 수 있고, 이에 따라 전기적 특성을 향상시켜 수율 증대를 도모할 수 있다.

Description

반도체소자의 플러그 형성방법{Method of forming plug of semiconductor device}
본 발명은 반도체소자의 플러그 형성방법에 관한 것으로, 특히 랜딩플러그 형성을 위한 폴리실리콘 식각후에 비트라인 측벽에 남는 폴리실리콘 잔유물을 산화공정을 통해 SiO2로 전환시킴으로써 폴리실리콘 잔유물을 제거하는 방법에 관한 것이다.
PPP(Pre Polysilicon Plug)공정을 적용한 2차 랜딩 플러그 공정은 차세대 고집적 DRAM소자 제조시 셀커패시터의 하부전극과 액티브영역을 1차적으로 연결한 1차 랜딩플러그 사이의 전기적 연결을 형성하기 위해 사용되는 기술로서 기존의 SAC(self aligned contact)과는 반대되는 개념이다.
도 1a 내지 도 1f는 종래기술에 의한 반도체소자의 랜딩플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 랜딩 플러그 형성 공정을 살펴 본다.
먼저, 도1a에 나타낸 바와 같이 반도체기판(도시하지 않음)상의 소정영역에 워드라인(2)과 제1랜딩플러그(4)를 통상의 방법을 통해 형성한 후, 제1층간절연막(6)을 기판 전면에 형성하고, 비트라인 콘택용 제1랜딩플러그에 콘택되는 비트라인(8)을 형성한다. 비트라인 상부에는 캡핑산화막(10)이 형성된다.
이어서 도1b에 나타낸 바와 같이 비트라인 스페이서 산화막을 기판 전면에 증착한 후, 에치백하여 비트라인 스페이서(12)를 형성한다.
다음에 도1c에 나타낸 바와 같이 상기 형성된 커패시터 콘택용 제1랜딩플러그(4)와 후속공정에서 형성될 커패시터 하부전극간의 연결을 위한 제2랜딩플러그를 형성하기 위해 기판 전면에 폴리실리콘(14)을 증착한다.
이어서 도1d에 나타낸 바와 같이 포토레지스트를 이용하여 제2랜딩플러그 마스크패턴(16)을 형성한 후, 도1e에 나타낸 바와 같이 상기 포토레지스트패턴을 이용하여 상기 폴리실리콘층(16)을 건식식각하여 제2랜딩플러그를 형성한다. 이때, 폴리실리콘 식각시 폴리실리콘 잔유물(18)이 남게 되어 브릿지가 발생할 수 있다.
다음에 도1f에 나타낸 바와 같이 기판 전면에 제2층간절연막을 증착하고 CMP공정을 실시하여 소자간 격리를 행한다.
상술한 종래기술에 있어서, PPP구조 적용시 건식식각에 의한 폴리실리콘 식각후에 셀 또는 주변회로지역의 비트라인 측벽에 완전히 제거되지 않은 폴리실리콘 잔유물(18)이 남는다(도1e 참조). 이와 같이 잔유물이 남으면 전기적으로 단락이 발생하게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 제2랜딩플러그 형성을 위한 폴리실리콘 식각후에 비트라인 측벽에 남는 폴리실리콘 잔유물을 산화공정을 통해 SiO2로 전환시킴으로써 폴리실리콘 잔유물을 제거하는 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1f는 종래기술에 의한 반도체소자의 랜딩플러그 형성방법을 나타낸 도면,
도 2a 내지 도 2g는 본 발명에 의한 반도체소자의 랜딩플러그 형성방법을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
2 : 워드라인 4 : 제1랜딩플러그
6 : 제1층간절연막 8 : 비트라인
10 : 비트라인 캡핑산화막 12 : 비트라인 스페이서
14 : 제2랜딩플러그 16 : 포토레지스트패턴
18 : 폴리실리콘 잔유물 20 : SiO2또는 SiOx
상기 목적을 달성하기 위한 본 발명은, 워드라인이 형성된 반도체기판상에 비트라인 콘택용 및 커패시터 콘택용 제1랜딩플러그를 형성하는 단계; 제1층간절연막을 형성하고 상기 비트라인 콘택용 제1랜딩플러그에 콘택되는 캡핑산화막과 스페이서로 둘러싸인 비트라인을 형성하는 단계; 상기 커패시터 콘택용 제1랜딩플러그에 콘택되는 제2랜딩플러그용 폴리실리콘을 증착하는 단계, 상기 폴리실리콘을 소정패턴으로 패터닝하여 제2랜딩플러그를 형성하는 단계, 및 열산화를 실시하여 상기 비트라인의 스페이서 측벽에 남아 있는 폴리실리콘 잔유물을 산화시키는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 PPP구조의 제2랜딩플러그 형성을 위한 폴리실리콘 식각후에 셀과 주변회로지역의 비트라인 측벽에 폴리실리콘 잔유물이 제거되지 않고 남는 경우, 이 잔유물을 제거하는 방법을 제공한다. 본 발명은 실리콘 또는 폴리실리콘이 산화되어 SiO2또는 SiOx를 형성할때 ~46%의 실리콘이 소모된다는 원리를 이용한다. 즉, 폴리실리콘 식각후에 비트라인 측벽에 남는 잔류물을 산화공정을 통해 SiO2로 변환시킨다. 단결정실리콘과는 달리 폴리실리콘의 경우 약 3배의 산화속도를 가지므로RTP등의 짧은 시간의 열산화공정을 통해서도 폴리실리콘 잔유물을 제거할 수 있다. 현재 비트라인은 W/TiN 등의 금속으로 형성하므로 급속열처리(RTO: Rapid Thermal Oxidation)를 이용하여 W 노출시의 W의 이상산화를 최소화한다.
도2에 본 발명에 의한 반도체소자의 플러그 형성방법을 공정순서에 따라 도시하였다.
먼저, 도2a에 나타낸 바와 같이 반도체기판(도시하지 않음)상의 소정영역에 워드라인(2)과 제1랜딩플러그(4)를 통상의 방법을 통해 형성한 후, 제1층간절연막(6)을 기판 전면에 형성하고, 비트라인 콘택용 제1랜딩플러그에 콘택되는 비트라인(8)을 형성한다. 비트라인 상부에는 캡핑산화막(10)이 형성된다.
이어서 도2b에 나타낸 바와 같이 비트라인 스페이서 산화막을 기판 전면에 증착한 후, 에치백하여 비트라인 스페이서(12)를 형성한다.
다음에 도2c에 나타낸 바와 같이 상기 형성된 커패시터 콘택용 제1랜딩플러그(4)와 후속공정에서 형성될 커패시터 하부전극간의 연결을 위한 제2랜딩플러그를 형성하기 위해 기판 전면에 폴리실리콘(14)을 증착한다.
이어서 도2d에 나타낸 바와 같이 포토레지스트를 이용하여 제2랜딩플러그 마스크패턴(16)을 형성한 후, 도2e에 나타낸 바와 같이 상기 포토레지스트패턴을 이용하여 상기 폴리실리콘층(16)을 건식식각하여 제2랜딩플러그를 형성한다. 이때, 폴리실리콘 식각시 폴리실리콘 잔유물(18)이 비트라인 측벽에 남게 되어 브릿지가 발생한다. 상기 폴리실리콘 건식식각은 TCP, Helicon, ECR 타입의 고밀도 플라즈마 식각장비로 행할 수 있는데, 이 경우 압력은 3~40mTorr로 하고 소오스 파워는100~1000W로 하는 것이 바람직하다. 특히 ECR 타입의 고밀도 식각장비를 사용할 경우에는 압력을 0.1~1Pa로 하고, 파워를 10~200W로 하는 것이 바람직하다. 또한, 식각가스로는 Cl2, BCl3, CiSl2, CCl4, CHCl3등이 첨가된 가스와 Br2, HBr등이 첨가된 가스를 사용하는 것이 바람직하다. 또한, Ar, He, N2, He-O2, H2O, O2와 같은 첨가가스를 사용하여 폴리실리콘을 건식식각한다.
다음에 도2f에 나타낸 바와 같이 RTO공정을 이용하여 열산화를 실시하여 상기 비트라인 측벽에 남아 있는 폴리실리콘 잔유물을 산화시켜 SiO2또는 SiOx(20)로 변환시킴으로써 폴리실리콘 잔유물을 제거한다. RTO에 의한 열산화공정시 챔버내의 반응가스는 H2O, H2를 사용하는바, 그 혼합비율은 0.01<H2O/H2<1.0으로 하여 사용하는 것이 바람직하다. 또한, H2O, H2이외에 O2, N2, Ar등의 혼합가스를 사용할 수도 있다. 상기 RTO에 의한 열산화는 10초~30분간 실시하며, 공정온도는 700~1100℃로 하는 것이 바람직하다.
이어서 도2g에 나타낸 바와 같이 기판 전면에 제2층간절연막을 증착하고 CMP공정을 실시하여 소자간 격리를 행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 제2랜딩플러그 형성을 위한 폴리실리콘 식각후 비트라인 측벽에 남는 폴리실리콘 잔유물을 산화공정으로 통해 산화시켜 절연물질로 변화시키는 방법에 의해 제거함으로써 소자간 브릿지 발생을 억제할 수 있고, 이에 따라 전기적 특성을 향상시켜 수율 증대를 도모할 수 있다.
또한, 열산화를 위한 공정시 전기로가 아닌 RTO방법을 적용함으로써 비트라인 물질인 W/TiN이 노출될 경우 W의 이상산화를 최소화할 수 있다.

Claims (6)

  1. 워드라인이 형성된 반도체기판상에 비트라인 콘택용 및 커패시터 콘택용 제1랜딩플러그를 형성하는 단계;
    제1층간절연막을 형성하고 상기 비트라인 콘택용 제1랜딩플러그에 콘택되는 캡핑산화막과 스페이서로 둘러싸인 비트라인을 형성하는 단계;
    상기 커패시터 콘택용 제1랜딩플러그에 콘택되는 제2랜딩플러그용 폴리실리콘을 증착하는 단계,
    상기 폴리실리콘을 소정패턴으로 패터닝하여 제2랜딩플러그를 형성하는 단계, 및
    열산화를 실시하여 상기 비트라인의 스페이서 측벽에 남아 있는 폴리실리콘 잔유물을 산화시키는 단계를 포함하여 구성되는 반도체소자의 플러그 형성방법.
  2. 제1항에 있어서,
    상기 상기 열산화는 급속열처리로 이루어지며, 급속열처리시시 챔버내의 반응가스로 H2O와 H2를 사용하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  3. 제2항에 있어서,
    상기 반응가스의 혼합비율을 0.01<H2O/H2<1.0으로 하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  4. 제1항에 있어서,
    상기 급속열처리에 의한 열산화공정시 챔버내의 반응가스로 O2, N2, Ar등의 혼합가스를 사용하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  5. 제1항에 있어서,
    상기 급속열처리에 의한 열산화는 10초~30분간 실시하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  6. 제1항에 있어서,
    상기 급속열처리에 의한 열산화시 공정온도를 700~1100℃로 하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
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