CN103094201B - 存储器装置及其制造方法 - Google Patents

Abstract

本发明公开了一种存储器装置及其制造方法，其中一种供适合低成本、高良率制造的三维存储器装置用的垂直互连结构，供三维存储器阵列用的传导线，以及供用来将阵列耦接至译码电路等的垂直连接器用的接触焊垫，是被形成以作为相同图案化的材料阶层的部分。通过使用单一掩模的刻蚀工艺，可使用相同的材料层以形成接触焊垫与导电接达线。通过与传导线同时地形成接触焊垫，接触焊垫的图案化材料可保护下层的电路元件，否则其在传导线的图案化期间可能损坏。

Description

存储器装置及其制造方法

技术领域

本发明是有关于一种高密度集成电路装置，且特别是有关于一种供多阶层三维叠层装置用的内联机结构。

背景技术

当集成电路中的装置的临界尺寸缩小至共同存储器单元技术的极限时，设计者已经寻找用以叠层多阶层的存储器单元的技术，用以达成更大的储存容量，并用以达成每位较低的成本。举例而言，薄膜晶体管技术被应用至Lai等人的电荷捕捉存储器技术，「一种多层可叠层的薄膜晶体管(TFT)NAND型闪存(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory)」，IEEE国际电子元件会议，2006年12月11-13日；并被应用至Jung等人，「使用ILD及TANOS结构上的叠层单晶硅层的关于超过30nm节点的三维叠层NAND闪存技术(Three DimensionallyStacked NAND Flash Memory Technology Using Stacking Single Crystal SiLayers on ILD and TANOS Structure for Beyond 30nm Node)」，IEEE国际电子元件会议，2006年12月11-13日。

又，交点阵列技术已被应用至Johnson等人的反熔丝(anti-fuse)存储器，提供了多层的字线及位线，其中多个存储器元件位于交点处。这些存储器元件包含一个连接至一字线的p+多晶硅阳极，以及一个连接至一位线的n-多晶硅阴极，其中阳极与阴极被反熔丝材料隔开。

另一种利用电荷捕捉存储器技术来提供垂直NAND单元的结构，是说明于「供具有VRAT及PIPE的超高密度闪存用的崭新的3D结构」，由Kim等人所著的2008年技术文件的VLSI技术文摘上的论文集；2008年6月17-19日；第122-123页。

在三维叠层存储器结构中，垂直内联机将此阵列的各种电路结构耦接至覆盖接达线，例如用来读取及写入存储器单元的全域位线及电源线。

已知的三维叠层存储器装置的一项缺点为：至阵列中的不同部分的垂直互连结构是各别形成在覆盖于阵列上的不同阶层中。这需要创造供每个阶层用的一平版印刷掩模，以及供每个阶层用的一刻蚀步骤。实施垂直互连的成本随着所需要的平版印刷步骤的数目增加。此外，例如在制造期间的掩模对准及刻蚀选择性的关键所在会减少良率。

理想上是可提供一种供具有低制造成本及高良率的三维集成电路存储器用的结构。

发明内容

本发明说明一种供适合低成本、高良率制造的三维(3D)存储器装置用的垂直互连结构。供3D存储器阵列用的传导线(例如字线)，以及供用来将阵列耦接至译码电路等的垂直连接器用的接触焊垫，是被形成以作为相同图案化的材料阶层的部分。通过使用单一掩模的一刻蚀工艺可使用相同的材料层以形成接触焊垫与导电接达线。通过与传导线同时形成接触焊垫，接触焊垫的图案化材料可保护下层的电路元件，否则其在传导线的图案化期间可能会损坏。

接触焊垫提供一种供3D存储器阵列用的垂直互连接口。导电接触部接着可形成有一介电填充以接触对应的接触焊垫。然后，可执行额外的后段工艺(BEOL)处理以完成3D存储器装置。

本发明的其它实施样态与优点可在图式、详细说明，以及权利要求范围的概述上看到。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A及图1B显示在用以制造三维叠层存储器装置的工艺中的第一阶段以后的结构的剖面及俯视图。

图2A及图2B显示在用以制造三维叠层存储器装置的工艺中的第二阶段以后的结构的剖面及俯视图。

图3A及图3B显示在用以制造三维叠层存储器装置的工艺中的第三阶段以后的结构的剖面及俯视图。

图4A及图4B显示在用以制造三维叠层存储器装置的工艺中的第四阶段以后的结构的剖面及俯视图。

图5A及图5B显示在用以制造三维叠层存储器装置的工艺中的第五阶段以后的结构的剖面及俯视图。

图6A及图6B显示在用以制造三维叠层存储器装置的工艺中的第六阶段以后的结构的剖面及俯视图。

图7A及图7B显示在用以制造三维叠层存储器装置的工艺中的第七阶段以后的结构的剖面及俯视图。

图8A及图8B显示在用以制造三维叠层存储器装置的工艺中的第八阶段以后的结构的剖面及俯视图。

图9A、图9B及图9C显示在用以制造三维叠层存储器装置的工艺中的第九阶段以后的结构的剖面及俯视图。

图10A及图10B显示在用以制造三维叠层存储器装置的工艺中的第十阶段以后的结构的剖面及俯视图。

图11为依据本发明的实施例的集成电路的简化方块图。

【主要元件符号说明】

100：结构

102、102.1-102.4：阶层

110：第一阶梯状连接器结构

112、112.1-112.4：垂直连接器

114：介电侧壁隔板

114.2、114.3、114.4：垂直连接器

120：第二阶梯状连接器结构

122：垂直连接器

124、124.1-124.4：介电侧壁隔板

125：介电层

126：介电层

134：半导体材料层

134.1-134.4：导电层

136、136.1-136.4：绝缘材料层

140：下层半导体衬底

150、152、154、156：垂直连接器

200、202、204、206：叠层

300：存储器层

400：导电材料层

700：第一层

710：第二层

720：顶端栅极材料

800：光刻胶掩模

810、820、830：线

840、850、860：特征部

900：传导线

910：第一共同电源线

920：第二共同电源线

930、932、934、936：字符串选择晶体管

940：第一接地选择线结构

950：第二接地选择线结构

962、962.1-962.4：接触焊垫

972、972.1-972.4：接触焊垫

1000：介电填充材料/介电填充

1010：导电接触部

1158：平面译码器

1159：全域位线

1160：存储器阵列

1161：列译码器

1162：字线

1163：行译码器

1164：字符串选择线

1165：总线

1166：感测放大器/数据输入结构

1167：数据总线

1168：偏压配置电源电压

1169：偏压配置状态机器

1171：数据输入线

1172：数据输出线

1174：其他电路

1175：集成电路

具体实施方式

本发明的实施例的详细说明参考图1-图11而提供。

图1A及图1B显示在用以制造三维叠层存储器装置的工艺中的第一阶段以后的结构的剖面及俯视图。于此例中，显示四个标示为102.1、102.2、102.3、102.4的阶层102，其是代表可包含多个阶层的结构。

四个阶层102是与一下层半导体衬底140隔开了一个或多个介电层125。一顶端介电层126伏在四个阶层102上面。

此些阶层102包含各自的导电材料层134。于此实施例中，层134为例如掺入杂质的多晶硅的半导体材料。此些阶层102亦包含分离不同阶层102的半导体材料层134的各自的绝缘材料层136。

此结构亦包含一第一阶梯状连接器结构110。第一阶梯状连接器结构110包含标示为112.1-112.4的导电垂直连接器112，每个导电垂直连接器电连接至其中一个阶层102的其中一个导电层134。此些垂直连接器112是由标示为114.1-114.4的对应的介电侧壁隔板114所包围。介电侧壁隔板114使相对应的垂直连接器112与其它阶层102的导电层134电性隔离，藉此使垂直连接器112并未完成电性接触。

图1A包含沿着线A-A的经由第一阶梯状导体结构110的剖面图。如图1A所示，垂直连接器112.1延伸通过介电层126以接触第一阶层102.1的导电层134.1。同样地，垂直连接器114.2被电连接至第二阶层102.2的导电层134.2，垂直连接器114.3被电连接至第三阶层102.3的导电层134.3，而垂直连接器114.4被电连接至第四阶层102.4的导电层134.4。

如图1B的俯视图所示，此结构亦包含一第二阶梯状导体结构120。第二阶梯状导体结构120包含标示为122.1-122.4的垂直连接器122，其被电连接至其中一个阶层102的其中一个导电层134。此些垂直连接器122是由标示为124.1-124.4的对应的介电侧壁隔板124所包围。介电侧壁隔板124使垂直连接器122与其它阶层102的导电层134电性隔离，藉此使垂直连接器122并未完成电性接触。

此结构亦包含电连接至每一个阶层102的每个导电层134的垂直连接器150、152、154、156。图1A包含沿着线C-C的经由垂直连接器150的剖面图。如图1A所示，垂直连接器150被电连接至每一个阶层102.1、102.2、102.3、102.4的导电阶层134.1、134.2、134.3、134.4。

图1A及图1B所显示的结构可利用说明于美国专利申请案第13/114,931号(申请日2011年5月24日，其是于此并入作参考，犹如完全提出于此)的技术而制造出。

图2A及图2B显示在执行一平版印刷图案化步骤之后用以定义半导体条的多个脊形叠层200、202、204、206的图1A及图1B的结构的顶端及剖面图。半导体条是通过使用导电层134的材料而被实施，并与相同叠层中的其它条隔开了绝缘材料层136。如以下更详细说明的，叠层200、202、204、206的导电条作为在此装置的各种阶层102中的局部位线。

平版印刷图案化步骤是通过在图1A及图1B所显示的结构100的选择的区域上形成一图案化光刻胶掩模而被实现。然后，刻蚀是通过使用光刻胶掩模作为一刻蚀掩模而被执行下至介电层125。光刻胶掩模接着被移除，藉以产生图2A及图2B所显示的结构。

如图2A及图2B所示，实施平版印刷图案化步骤以将垂直连接器150、152、154、156配置于半导体条的叠层200、202、204、206的第一端。这个图案化工艺亦暴露垂直连接器150、152、154、156的侧壁表面。

位于一特定叠层的第一端的垂直连接器，将那个特定叠层的导电条予以互连。举例而言，图2A包含沿着线C-C的经由配置于叠层200的第一端的垂直连接器150的剖面图。如图2A所示，垂直连接器150被连接至在叠层200的各种阶层102中的半导体条。

叠层200、202于此被共同称为第一组叠层。叠层204、206于此被共同称为第二组叠层。如可在图2B中看到的，第一与第二组叠层具有相反方位。亦即，位于第一组的叠层200、202的第一端的垂直连接器150、152是在位于第二组的叠层204、206的第一端的垂直连接器的相反位置。此外，第一与第二组的叠层是以一种交替方式配置，以能使第一组中的邻近叠层被第二组中的单一叠层隔开，而第二组中的邻近叠层被第一组中的单一叠层隔开。

在阶层102之内的导电延伸(未显示)是于定义叠层200、202、204、206的同时被图案化。在阶层102之内的第一导电延伸是被配置于叠层204、206的第二端。第一导电延伸是通过使用各种阶层102的导电层134的材料而实现。第一导电延伸将在相同阶层之内的叠层204、206的导电条耦接至彼此，并耦接至第一阶梯状连接器结构110中的一对应的垂直连接器112。举例而言，第一阶层102.1中的一第一导电延伸将第一阶层102.1中的叠层204、206的导电条耦接至彼此，并耦接至第一阶层102.1的相对应的垂直连接器122.1。

图案化步骤亦形成于叠层200、202的第二端的第二导电延伸(未显示)。第二导电延伸是通过使用各种阶层102的导电层134的材料而实现。第二导电延伸将在相同阶层之内的叠层200、202的导电条耦接至彼此，并耦接至第二阶梯状连接器结构120中的一对应的垂直连接器122。举例而言，第一阶层102.1中的一第二导电延伸将第一阶层102.1中的叠层200、202的导电条耦接至彼此并耦接至第一阶层102.1的相对应的垂直连接器122.1。

图3A及图3B显示在一存储器层300毯覆式沉积在图2A及图2B所显示的结构上之后的顶端及剖面图。

存储器层300譬如可能是一种可编程电阻存储器材料。举例而言，存储器层300可包含单一层的反熔丝材料。反熔丝材料可能譬如是二氧化硅、氮化硅、氮氧化硅或其它氧化硅。或者，可能形成其它型式的可编程电阻存储器材料。

在替代而非毯覆式沉积中，可应用氧化工艺以在叠层的导电条的露出侧上形成氧化物，于此氧化物作为存储器材料。

存储器层300或者可包含一种多层电荷捕捉结构，其包含一隧穿层、一电荷捕捉层以及一阻挡层。于一实施例中，隧穿层为氧化硅(O)、电荷储存层为氮化硅(N)，而阻挡层为氧化硅(O)。或者，多层电荷捕捉结构可包含其它电荷储存结构，譬如包含氮氧化硅(Si_xO_yN_z)、富硅氮化物、富硅氧化物、包含嵌入式纳米粒子的捕捉层等等。

于一实施例中，可使用包含一介电隧穿层的一带隙工程SONOS(BE-SONOS)电荷储存结构，介电隧穿层包含在零偏压之下形成一倒U形价带(valence band)的材料的一组合。于一实施例中，复合隧道型介电层包含称为一空穴隧穿层的一第一层、称为一频带偏移层的一第二层，以及称为一隔离层的一第三层。

图4A及图4B显示使一导电材料层400(例如具有N型或P型掺杂的多晶硅)沉积在图3A及图3B所显示的结构上的结果。如下所述，材料层400被使用作为传导线的下部，其将作为供装置用的字线。可利用一种例如多晶硅的低压化学气相沉积的高深宽比沉积技术，以完全填补在脊形叠层200、202、204、206之间的开放区域或沟道。

图5A及图5B显示层400的回蚀用以使叠层200、202、204、206的上表面之上与垂直连接器112、122的上表面之上的存储器层300的部分露出的结果。

图6A及图6B显示在执行一平坦化工艺以移除存储器层300的露出部分之后的结果。平坦化工艺使叠层200、202、204、206的垂直连接器150、152、154、156的上表面，与垂直连接器112、122的上表面露出。平坦化工艺可能譬如是化学机械抛光法(CMP)。

图7A及图7B显示使一第一层700的导电材料沉积在图6A及图6B中的结构上，接着使一第二层710的导电材料沉积以形成一顶端栅极材料720的结果。于此实施例中，顶端栅极材料720为一种多层结构。或者，顶端栅极材料720可能是单一层的材料。

如下所述，顶端栅极材料720被使用作为传导线的上部，其将作为供装置用的字线。此外，顶端栅极材料720被使用作为垂直连接器150、152、154、156的接触焊垫，并作为第一与第二阶梯状连接器结构110、120中的垂直连接器112、122的接触焊垫。

图8A及图8B显示使一图案化光刻胶掩模800形成在图8A及图8B中的结构上的结果。光刻胶掩模800包含朝第一方向平行延伸的多条线810。这些线810定义存储器单元与传导线的位置，其将作为供装置用的字线。

光刻胶掩模800亦包含朝第一方向平行延伸的多条线820。这些线820定义区块选择晶体管与传导线的位置，其将作为供装置用的接地选择线。

光刻胶掩模800亦包含朝第一方向平行延伸的多条线830。这些线830定义共同电源线的位置。如以下更详细说明的，共同电源线作为垂直连接器150、152、154、156的接触焊垫。在替代实施例，而非界定延伸横越过叠层的共同电源线中，界定个别接触焊垫的位置的特征部可能被图案化，藉以覆盖于每一个垂直连接器150、152、154、156上。

光刻胶掩模800亦包含多个特征部840，其界定供第一连接器结构110中的垂直连接器112用的接触焊垫的位置。光刻胶掩模800亦包含多个特征部850，其界定供第二连接器结构120的垂直连接器122用的接触焊垫的位置。

光刻胶掩模800亦包含多个特征部860，其界定配置于叠层的第二端的字符串选择晶体管的位置。

图9A、图9B及图9C显示通过使用光刻胶掩模800作为刻蚀掩模以刻蚀图8A及图8B所显示的结构，接着移除光刻胶掩模800的结果。刻蚀利用单一光刻胶掩模800，而不需要刻蚀穿过脊形叠层。可通过一种对多晶硅高度选择性的刻蚀工艺而刻蚀在氧化硅及氮化硅上面的多晶硅，其中此工艺停止在下层介电层125上。

刻蚀工艺形成作为供3D存储器阵列用的字线的多条传导线900。这些传导线900于叠层的半导体条的表面与传导线900之间的交点建立3D阵列的存储器单元。于此例中，半导体条中的存储器单元是被配置在NAND字符串中。存储器单元具有在传导线900与用以作为局部位线的半导体条之间的存储器层300的部分之内的存储器元件。于此所显示的例子中，每个存储器单元为一种双重栅极场效晶体管，其在相对应的半导体条与传导线900之间的接口的两侧上具有活性区域。

刻蚀工艺形成一条与叠层200、202的垂直连接器150、152的上表面接触的第一共同电源线910。第一共同电源线910作为供垂直连接器150、152用的接触焊垫。

刻蚀工艺亦形成一条与叠层204、206的垂直连接器154、156的上表面接触的第二共同电源线920。第二共同电源线920作为供垂直连接器154、156用的接触焊垫。

刻蚀工艺亦形成配置于叠层200、202、204、206的第二端的字符串选择晶体管930、932、934、936。字符串选择晶体管930、932被用以选择性地将叠层200、202的半导体条耦接至相对应的垂直连接器122。字符串选择晶体管934、936被用以选择性地将叠层204、206的半导体条耦接至相对应的垂直连接器112。

刻蚀工艺亦形成在一第一接地选择线结构940下层的一第一组区块选择晶体管。刻蚀工艺亦形成在一第二接地选择线结构950下层的一第二组区块选择晶体管。

刻蚀工艺亦形成供垂直连接器112用的标示为962.1-962.4的接触焊垫962。刻蚀工艺亦形成供垂直连接器122用的标示为972.1-972.4的接触焊垫972。

在刻蚀期间，掩模特征部与随后形成的接触焊垫保护下层的垂直连接器150、152、154、156。如果这些掩模特征部不存在，则移除在与垂直连接器邻接的开放区域或沟道之内的相当厚的多晶硅层，亦可完全刻蚀掉覆盖垂直连接器150、152、154、156的存储器层，藉以允许垂直连接器150、152、154、156的一部分亦被刻蚀掉，其将有效地摧毁装置。

接着，将一介电填充材料1000沉积在图9A-图9C所显示的结构上。然后，执行一平版印刷图案化步骤以形成延伸通过介电填充1000的接触开口部，用以使接触焊垫962、972、电源线910、920以及字符串选择晶体管930、932、934、936的接触面露出。接着，以例如钨的导电材料填补接触开口部，用以形成对应的导电接触部1010。所产生的结构被显示于图10A及图10B。

接着可执行额外的后段工艺(BEOL)处理，以完成3D存储器装置。一般而言，通过BEOL工艺而形成之结构可包含额外的接触部、内层介电材料以及各种金属层以供在适当的导电接触部1010与接达电路之间的互连，用以将3D阵列的存储器单元耦接至周边电路。

因为这些工艺的结果，可形成例如图11所显示的控制电路、偏压电路以及译码器电路。在某些实施例中，说明于美国申请案号13/078311中的译码布局被用于此装置，其揭露书是于此并入作参考。

图11为依据本发明的一实施例的一集成电路1175的简化方块图。集成电路1175包含3D叠层存储器阵列，其具有如于此说明的方式所制造的改良的接触结构。一列译码器1161被耦接至多条字线1162，并沿着存储器阵列1160中的列而配置。一行译码器1163被耦接至多条字符串选择线1164，用以选择存储器阵列1160中的行以供从阵列1160中的存储器单元读取并编程数据。一平面译码器1158是经由全域位线1159耦接至存储器阵列1160中的多个阶层。全域位线1159是耦接至沿着存储器阵列1160的各种阶层中的行配置的局部位线(未显示)。总线1165上的地址是被提供至行译码器1163、列译码器1161以及平面译码器1158。于此例中，方块1166中的感测放大器及数据输入结构是经由数据总线1167而耦接至行译码器1163。数据是经由数据输入线1171而从集成电路1175上的输入/输出端口或从集成电路1175内部或外部的其它数据源被提供至方块1166中的数据输入结构。在所显示的实施例中，另一个电路1174是被包含在集成电路上，例如一通用处理器或特殊用途的应用电路，或提供被阵列所支持的系统单芯片(system-on-a-chip)功能性的模块的组合。数据是经由数据输出线1172而从方块1166中的感测放大器被提供至集成电路1175上的输入/输出端口，或提供至集成电路1175内部或外部的其它数据目标。

于此例中通过使用偏压配置状态机器1169而实现的控制器控制经由电压源所产生或提供的偏压配置电源电压的施加，或在方块1168中供应例如读取与编程电压。控制器可通过使用如已知技艺所知的特殊用途的逻辑电路而被实现。在替代实施例中，控制器包含一通用处理器，其可能在相同集成电路上被实现，其执行一计算机程序以控制此装置的运作。在又其它实施例中，特殊用途的逻辑电路及一通用处理器的组合可能用于控制器的实行。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (25)

1.一种存储器装置的制造方法，该方法包括：

形成多个以绝缘材料隔开的导电条叠层，其中在该多个叠层中的各该导电条叠层的第一端是通过多个对应的垂直连接器而交互连接；

形成一存储器层在该多个导电条叠层的表面上；

形成一导电材料在该多个叠层上方以及在该多个垂直连接器的上表面；以及

图案化该导电材料以形成多条传导线并形成多个接触焊垫，该多个传导线延伸横越过该多个叠层以及该多个垂直连接器的该多个上表面上的该多个接触焊垫，且该多个传导线具有多个依从该多个叠层以及该多个垂直连接器的该多个上表面上的该多个接触焊垫的表面，以使该存储器层中的多个存储器元件被定义在该多个导电条与该多个传导线的侧表面之间，藉以建立一种经由该多个传导线与该多个接触焊垫容易接达的3维阵列的存储器单元；

其中，形成该多个叠层的步骤包括形成多个导电延伸在该多个导电条的多个阶层中，各该导电延伸互连在各该多个阶层之内的该多个导电条的第二端，并更包括形成多个第二垂直连接器，其接触各该多个阶层的对应的该导电延伸并延伸通过多个在覆盖的该多个阶层中的开口部。

2.根据权利要求1所述的方法，其中：

形成该存储器层的步骤包括：形成该存储器层在该多个叠层的上绝缘材料层的上表面上以及在该多个垂直连接器的上表面与露出的侧壁上；以及

形成并图案化该导电材料的步骤包括：

形成一第一导电材料层在该多个叠层中的邻近叠层之间；

移除该存储器层的部分，以露出该多个垂直连接器的该多个上表面与该多个叠层的上表面；

沉积一第二导电材料层在该第一导电材料的多个残留部分、该多个垂直连接器的该多个露出的上表面与该多个叠层的该多个上表面；以及

图案化该第一与第二导电材料层以形成该多个传导线与该多个接触焊垫。

3.根据权利要求2所述的方法，其中该第一导电材料层不同于该第二导电材料层。

4.根据权利要求1所述的方法，其中：

形成该多个导电条叠层的步骤是露出该多个垂直连接器的侧壁；

形成该存储器层的步骤包括形成该存储器层在该多个垂直连接器的该多个露出的侧壁上；以及

图案化该导电材料的步骤是建立多个存储器层侧壁隔板在该多个垂直连接器的该多个侧壁上并与该多个接触焊垫的下表面接触，该多个侧壁隔板是使该多个接触焊垫之下的残留导电材料与该多个垂直连接器分离。

5.根据权利要求1所述的方法，更包括：

形成一介电填补材料覆盖于该多个传导线与该多个接触焊垫上；

形成多个接触开口部在该介电填补材料之内，用以露出对应的该多个接触焊垫的接触面；以及

以另一导电材料填补该多个接触开口部以形成对应的多个导电接触部。

6.根据权利要求1所述的方法，其中：

形成该导电材料的步骤包括形成该导电材料在该多个第二垂直连接器的上表面上；以及

图案化该导电材料的步骤更进一步形成多个第二接触焊垫在该多个第二垂直连接器的上表面上。

7.根据权利要求6所述的方法，更包括：

形成一介电填补材料覆盖于该多个传导线、该多个接触焊垫以及该多个第二接触焊垫上；

形成多个接触开口部在该介电填补材料之内的、用以露出对应的该多个接触焊垫以及对应的该多个第二接触焊垫的接触面；以及

以该导电材料填补该多个接触开口部以形成对应的多个导电接触部。

8.根据权利要求1所述的方法，其中形成该叠层的该多个导电条的步骤包括形成一第一组叠层及形成一第二组叠层，该第一与第二组以一种交替方式配置，以使在该第一组中的邻近的该多个叠层是被该第二组中的单一的该叠层隔开，且使在该第二组中的邻近的该多个叠层是被该第一组中的单一的该叠层隔开，且该第一组的该多个叠层中的该多个导电条的该多个第一端是位于该第二组中的该多个导电条的该多个第一端的对面。

9.根据权利要求1所述的方法，其中该存储器层包括一反熔丝材料层。

10.根据权利要求1所述的方法，其中该存储器层包括一多层电荷储存结构。

11.根据权利要求1所述的方法，其中该多个导电条包括一掺杂半导体材料，以使该多个导电条为该多个存储器单元的操作而配置以作为多个电荷储存晶体管。

12.根据权利要求1所述的方法，其中图案化该导电材料是形成多个字符串选择晶体管配置于该多个叠层的第二端。

13.一种存储器装置，包括：

多个导电条叠层，以绝缘材料隔开；

多个垂直连接器，互连在该多个叠层中的各该导电条叠层的第一端；

多条传导线，延伸横越过该多个叠层，并具有多个依从该多个叠层的表面，以使一种3维阵列的多个接口区域被建立于该多个导电条的表面与该多个传导线之间的交点；

多个接触焊垫，位于该多个垂直连接器的上表面上，其中该多个接触焊垫及该多个传导线的导电材料为相同的图案化的材料阶层的一部分；

多个存储器元件，位于该多个接口区域中，其建立经由该多个传导线与该多个接触焊垫容易接达的一种3维阵列的多个存储器单元；

多个导电延伸，位于该多个导电条的多个阶层中，各该导电延伸互连在各该多个阶层之内的该多个导电条的第二端；以及

多个第二垂直连接器，接触各该多个阶层的对应的该导电延伸并延伸通过多个在覆盖的该多个阶层中的开口部。

14.根据权利要求13所述的存储器装置，其中该多个传导线包括：

一第一导电材料，在该多个叠层中的邻近叠层之间的多个沟道之内；及

一第二导电材料，延伸横越过该多个叠层并在该多个沟道之内的该第一导电材料的多个上表面上。

15.根据权利要求14所述的存储器装置，其中该第一导电材料不同于该第二导电材料。

16.根据权利要求13所述的存储器装置，更包括多个侧壁隔板，其位于该多个垂直连接器的侧壁上且与该多个接触焊垫的下表面接触，该多个侧壁隔板是使该多个接触焊垫之下的残留导电材料与该多个垂直连接器分离。

17.根据权利要求13所述的存储器装置，更包括：

一介电填充，覆盖于该多个传导线与该多个接触焊垫上；以及

多个导电接触部，从该介电填充的上表面延伸以接触对应的该多个传导线及该多个接触焊垫。

18.根据权利要求13所述的存储器装置，更包括：

多个第二接触焊垫，位于该多个第二垂直连接器的上表面上，其中该多个第二接触焊垫与该多个传导线的导电材料为相同图案化的材料阶层的一部分。

19.根据权利要求18所述的存储器装置，更包括：

一介电填充，覆盖于该多个传导线、该多个接触焊垫以及该多个第二接触焊垫上；以及

多个导电接触部，从该介电填充的上表面延伸以接触对应的该多个接触焊垫与该多个第二接触焊垫。

20.根据权利要求13所述的存储器装置，其中该多个叠层的导电条包括一第一组叠层及一第二组叠层，该第一与第二组以一种交替方式配置，以使在该第一组中的邻近的该多个叠层被该第二组中的单一的该叠层隔开，使在该第二组中的邻近叠层被该第一组中的单一叠层隔开，且该第一组的该多个叠层中的该多个导电条的该多个第一端是在该第二组中的该多个导电条的该多个第一端的对面。

21.根据权利要求20所述的存储器装置，更包括：

一第一互连区域，包括：多个第一导电延伸，位于该多个导电条的多个阶层中，各该第一导电延伸互连在各该多个阶层之内的该第一组叠层的该多个导电条的第二端；以及多个第二垂直连接器，接触各该多个阶层的对应的该多个第一导电延伸并延伸通过在多个在覆盖的该多个阶层中的开口部；以及

一第二互连区域，包括：多个第二导电延伸，位于该多个导电条的多个阶层中，各该第二导电延伸互连在各该多个阶层之内的该第二组叠层的该多个导电条的第二端；以及多个第三垂直连接器，接触各该多个阶层的对应的该多个第二导电延伸并延伸通过在多个在覆盖的该多个阶层中的开口部。

22.根据权利要求13所述的存储器装置，其中该存储器层包括一反熔丝材料层。

23.根据权利要求13所述的存储器装置，其中该存储器层包括一多层电荷储存结构。

24.根据权利要求13所述的存储器装置，其中该多个导电条包括一掺杂半导体材料，以使该多个导电条为该多个存储器单元的操作而配置以作为多个电荷储存晶体管。

25.根据权利要求13所述的存储器装置，更包括多个字符串选择晶体管被配置于该多个叠层的第二端，该多个字符串选择晶体管具有多个栅极，该多个栅极具有与该多个传导线的该多个上表面共平面的多个上表面。