CN105448922A - 具有交错的控制结构的三维阵列存储器装置 - Google Patents

Abstract

本发明公开了一种具有交错的控制结构的三维阵列存储器装置，其包括基底上半导体材料条纹的多个第一叠层与多个第二叠层。基底上这些栅材料条纹的第二叠层与这些第一叠层交错并具有共平面。这些第二叠层配置为这些第一叠层的多个栅极。多个第一字线正交在这些第一叠层上，并具有与这些第一叠层共形的表面，使得一存储器元件的三维阵列建立在这些第一叠层的表面与这些字线之间的交叉点处。

Description

具有交错的控制结构的三维阵列存储器装置

技术领域

本发明是有关于一种高密度存储器装置，且特别是有关于一种存储器装置，其中配置有存储单元的多个面至三维阵列中。

背景技术

由于集成电路中装置的临界尺寸微缩化已至一般存储单元技术的极限，设计者不断寻求叠层多个存储单元面(plane)的技术，藉此达到更大的储存容量，并降低每位的成本。

图1为三维集成电路装置的立体图，其使用垂直栅结构。图1中的装置100包括在集成电路基底上，由导电条纹与绝缘条纹在Z方向上交错构成的叠层。

图1所示的例子中，多层阵列形成在绝缘层上，并包括多个导电材料的结构，例如多个字线125-1WL至125-NWL，正交在叠层上，并与叠层共形。数面(例如112、113、114、与115)中导电条纹叠层中的导电条纹可包括存储器元件的信道，且结构(例如125-1WL至125-NWL)中的结构可配置为字线与串行选择线，包括存储器元件的垂直栅。相同面中的导电条纹通过连接元件(例如102B、103B、104B、与105B)的叠层电性耦接在一起。

包括连接元件112A、113A、114A、及115A的叠层的接触结构终止导电条纹，例如叠层中的导电条纹112、113、114、及115。这些连接元件112A、113A、114A、及115A电性连接至不同的位线以连接至译码电路，以在阵列中选择面。连接元件112A、113A、114A、及115A可同时图案化，其中定义出叠层。

连接元件(例如102B、103B、104B、与105B)的叠层通过绝缘层(未显示)在Z方向上彼此分开，并终止导电条纹，例如导电条纹102、103、104、与105。绝缘层可包括绝缘材料，如述，用作配置在Z方向上导电条纹之间的绝缘条纹。连接元件(例如102B、103B、104B、及105B)的叠层中的多个介层连接体(例如172、173、174、与175)，从连接体表面延伸至个别的连接元件。连接体表面的顶上的图案化导电线可连接至各别的介层连接体。介层连接体172、173、174、175电性连接连接元件102B、103B、104B、及105B至图案化的导电线中的不同位线，例如金属层ML3，用以连接至译码电路以在阵列选择面。连接元件102B、103B、104B、及105B的叠层可同时图案化，其中定义出多个叠层。

导电条纹的叠层耦接至连接元件112A、113A、114A、及115A的叠层，或连接元件102B、103B、104B、及105B的叠层，而非同时两者。导电条纹112、113、114、及115的叠层一个末端结束在连接元件112A、113A、114A、及115A的叠层，穿过SSL栅极结构119、接地选择线(GSL)126、字线125-1WL至125-NWL、接地选择线(GSL)127，且另一末端结束在源极线128。导电条纹112、113、114、及115的叠层并未到达连接元件102B、103B、104B、及105B的叠层。

导电条纹的叠层102、103、104、与105一个末端结束在连接元件102B、103B、104B、及105B的叠层，穿过SSL栅极结构109、接地选择线(GSL)127、字线125-NWL至125-1WL、接地选择线(GSL)126，且另一末端结束在源极线(在图中的其他部分)。导电条纹102、103、104、与105的叠层并未到达连接元件112A、113A、114A、及115A的叠层。

记忆层配置在导电条纹叠层中导电条纹112至115与102至105的表面与导电材料的结构之间的交叉点处的界面区，导电材料的结构例如字线125-1WL至125-NWL。特别是，记忆层形成在叠层中导电条纹的侧表面上。存储器元件设置在叠层的侧表面与字线之间的交叉点处的界面区中。接地选择线(GSL)126与127共形于叠层，类似字线。

每个导电条纹的叠层的一个末端结束在连接元件，且另一末端结束在源极线。举例来说，导电条纹112、113、114、及115的叠层的一个末端结束在连接元件112A、113A、114A、及115A，且另一末端结束在源极线128。在邻近图的末端处，其他每个导电条纹的叠层结束在连接元件102B、103B、104B、及105B，且其他每个导电条纹的叠层结束在分开的源极线。在远离图的末端处，每个其他导电条纹的叠层结束在连接元件112A、113A、114A、及115A，且其他每个导电条纹的叠层结束在分开的源极线。

位线与串行选择栅极结构形成在金属层ML1、ML2、与ML3。位线耦接至面译码器(未显示)。串行选择栅极结构耦接至串行选择线译码器(未显示)。

接地选择线(GSL)126与127可在定义字线125-1WL至125-NWL的相同步骤中图案化。接地选择装置形成在叠层的表面与接地选择线GSL126与127之间的交叉点处。SSL栅极结构119与109可在定义字线125-1WL至125-NWL的相同步骤中图案化。串行选择装置形成在叠层的表面与串行选择(SSL)栅极结构119与109之间的交叉点处。这些装置耦接至译码电路用以在阵列中选择特定叠层中的串行。

为了提高存储单元的数量，图1的存储器阵列的额外例可沿Y方向重复配置。为了连接图1的存储器阵列的额外例，形成在金属层ML3处的位线沿Y方向延伸。这些形成在金属层ML3处沿伸的位线连接至图1的存储器阵列的额外例中存储单元的不同面。未了达成延伸位线与存储单元的不同面之间的连接，连接元件112A、113A、114A、及115A的额外例与连接元件102B、103B、104B、及105B的额外例是沿着存储器阵列的额外例重复配置。这些连接元件112A、113A、114A、及115A与连接元件102B、103B、104B、及105B的多个例子耗费致密的存储器阵列区域的面积。结果，降低了阵列效率。因此期望能通过减少连接元件在致密的存储器阵列区域中所占据的面积，来提高阵列效率。

其他点则是传送译码的地址讯号至三维阵列中特定存储单元或存储单元组的复杂性。图1中SSL栅极结构109与119从多个导电条纹叠层中选择特定的叠层。连接元件112A、113A、114A、及115A与连接元件102B、103B、104B、及105B从多个导电条纹叠层中选择特定的面。字线125-1至125-N沿导电条纹叠层选择特定位置。因此期望能简化传送译码的地址讯号至三维振列中特定的存储单元或存储单元组的存储器构造。

发明内容

本技术的其中一个概念为存储器装置，包括)三维垂直栅极NAND阵列、多个阶层选择栅线(有时称作SSL栅线)在NAND阵列的个别阶层中、及区块选择栅线(有时称作GSL栅线)。

NAND阵列包括多个阶层，这些阶层各包括多个NAND串行，这些NAND串行于一个末端上具有一第一开关，并于一相反末端上具与一第二开关，该第一开关连接该串行至一共享的源极结构，该第二开关连接该串行至一对应的位线。开关可为晶体管。

多个阶层选择栅线于该NAND阵列的多个分别阶层中，其中这些阶层选择栅线中的这些阶层选择栅线连接至该NAND阵列的这些分别阶层中这些NAND串行的这些第二开关。区块选择栅线，连接至这些阶层中这些NAND串行的这些第一开关

一实施例中，该三维垂直栅NAND阵列包括多个半导体材料条纹的第一叠层，这些阶层选择栅线包括多个栅材料条纹的第二叠层，这些第一叠层是交错且共平面这些第二叠层。

一实施例中，该三维垂直栅NAND阵列具有多个存储单元，位于多个叠层中的半导体条纹与多个字线的多个交叉点中。

本技术的其中一个概念为存储器装置，其包括一NAND串行，位于一半导体材料条纹中；多个第一字线配置在该NAND串行上，及一对栅材料条纹。这些第一字线沿一第一方向延伸。对栅材料条纹与该NAND串行共平面，并沿一第二方向在该NAND串行的两侧延伸。该第二方向垂直于该第一方向。该对栅材料条纹配置为用以该半导体材料条纹部分的一栅极。

一实施例更包括控制电路，其提供一偏压安排至该对栅材料条纹以作用为用以该半导体材料条纹的该部分的该栅极。

本技术的其中一个概念为存储器装置，其包括多个半导体材料条纹的第一叠层，多个第一字线；多个栅材料条纹的第二叠层，其交错并共平面于这些第一叠层，及控制电路。这些第二叠层配置为用以这些第一叠层的多个栅极。

一实施例更包括控制电路，其提供多个偏压安排至这些第二叠层，以控制这些第二叠层用作这些第一叠层的多个栅极。

这些字线正交在这些第一叠层上，且具有共形于这些第一叠层的多个表面，使得一存储器元件的三维阵列建立在这些第一叠层的多个表面与这些字线之间的多个交叉点处。

一实施例中，这些半导体材料条纹的第一叠层包括：一第一长度，其中这些字线是沿着该第一长度正交于其上；以及邻近该第一长度的一第二长度。该第二长度上没有配置正交该第二长度的字线。这些第二叠层沿着至少部分该第二长度，而未沿着该第一长度，交错于这些第一叠层。

一实施例更包括多个栅材料条纹的一横向叠层于基底上。该横向叠层垂直于这些第二叠层。这些第二叠层延伸自这些栅材料条纹的该横向叠层。

一实施例中，通过绝缘材料互相分开的多个栅材料条纹的面(plane)被包括在其中：(i)这些栅材料条纹的第二叠层，以及(ii)该栅材料条纹的横向叠层中。位于不同个这些第二叠层中，且位于这些面中一相同面的多个栅材料条纹是通过该相同面处的该横向叠层的一栅材料条纹彼此电性连接。

一实施例中，该栅材料条纹的横向叠层具有一较外部分与一较内部分，该较外部分邻近这些第二叠层，该较内部分通过该较外部分分开自这些第二叠层。该较外部分包括由绝缘材料分开的多个栅材料条纹的面，且该较内部分被该绝缘材料所填充。

一实施例更包括多个半导体材料条纹的第三叠层、多个第二字线、与多个栅材料条纹的第四叠层，这些第四叠层与这些第三叠层交错。这些第四叠层被配置为这些第四叠层的多个栅极。

该横向叠层具有相对的一第一侧与一第二侧。该横向叠层的该第一侧面向这些第一叠层、这些第二叠层、这些第一字线。这些第二叠层延伸自该栅材料条纹的横向叠层的该第一侧。

该横向叠层的该第二侧面向这些第三叠层、这些第四叠层、这些第二字线。这些第四叠层延伸自该栅材料条纹的横向叠层的该第二侧。

这些第二字线正交在这些第三叠层上，并具有共形于这些第三叠层的多个表面，藉此使另一存储器元件的三维阵列建立于这些第三叠层的多个表面与这些第二字线的交叉点处。

一实施例中，这些第二叠层位在沿着该横向叠层的一长度的多个第一位置处。这些第四叠层位在沿着该横向叠层的该长度的这些第一位置处。

一实施例中，这些第二叠层位在沿着该横向叠层的一长度的多个第一位置处。这些第四叠层位在沿着该横向叠层的该长度的多个第二位置处。这些第一位置与这些第二位置交错。

一实施例中，通过绝缘材料互相分开的多个栅材料条纹的面被包括在：(i)这些栅材料条纹的第二叠层，以及(ii)该栅材料条纹的横向叠层中。控制电路提供这些偏压安排中的一第一个至这些第二叠层中的一特定面，与这些偏压安排中的一第二个至这些第二叠层中的另一面，以在这些第一叠层中这些面中选择该特定面的多个存储单元。

一实施例中，这些第二叠层交错这些第一叠层，使得这些第二叠层其中一个是位于这些第一叠层中邻近的两个之间。

一实施例中，这些第一叠层中的邻近叠层具有相反的叠层方位，包括一位线接触至源极线接触(bitlinecontact-to-sourcelinecontact)的第一叠层方位，及一源极线接触至位线接触(sourcelinecontact-to-bitlinecontact)的第二叠层方位。

一实施例中，这些第二叠层交错这些第一叠层，使得这些第二叠层其中一个位于这些第一叠层中具有相同叠层方位的邻近两个之间，并位于该第一叠层方位与该第二叠层方位之外。

一实施例中，这些第一叠层中邻近的叠层具有一相同的叠层方位，包括一位线接触至源极线接触的第一叠层方位，与一源极线接触至位线接触的第二叠层方位其中一个。

一实施例中，这些半导体材料条纹的第一叠层彼此平行，这些栅材料条纹的第二叠层彼此平行。

一实施例中，这些半导体材料条纹的第一叠层具有耦接至一源极线电压的多个第一末端，以及耦接至一位线电压的多个第二末端。

技术的另一概念为操作三维存储器的方法，包括：

通过提供多个偏压安排至多个栅材料条纹的第二叠层，以在三维存储器阵列的多个面中的一特定面选择多个存储单元。这些面建立在多个第一字线与多个半导体材料条纹的第一叠层之间的交叉点处。这些第一字线正交在该半导体材料条纹的第一叠层上，并具有表面共形于这些半导体材料条纹的第一叠层条。这些栅材料条纹的第二叠层于基底上交错且共平面于这些第一叠层。

以下揭露多种实施例。

技术的又另一概念为制造方法，其包括：

形成多个半导体材料条纹的第一叠层；

形成多个第一字线，其正交在这些第一叠层上，并具有表面共形于这些第一叠层，使得多个三维阵列存储器元件建立在这些第一叠层的表面与这些字线之间的交叉点处；以及

形成多个栅材料条纹的第二叠层，其与这些第一叠层交错，并与这些第一叠层共平面，这些第二叠层配置为这些第一叠层的多个栅极。

本发明的其他概念与优点可参见以下的图示、详细说明、与申请专利范围。

附图说明

图1为三维存储器结构的立体图。

图2为具有半导体材料条纹叠层的三维存储器结构的上视图，半导体材料条纹叠层具有存储器元件，其与栅材料条纹叠层交错，其中具有存储器元件的半导体材料条纹叠层共享位线至源极线的方位。

图3为图2中三维存储器结构的半导体材料条纹叠层其中一个的电路示意图。

图4为具有半导体材料条纹叠层的三维存储器结构的上视图，半导体材料条纹叠层具有存储器元件，并与栅材料条纹叠层交错，其中具有存储器元件的半导体材料条纹叠层具有位线至源极线的方位与源极线至位线的方位。

图5为图4中三维存储器结构的半导体材料条纹叠层其中一个的电路表示图。

图6至图14为图2中三维存储器结构于一实施例中的制造流程。

图15至图23为图4中三维存储器结构于一实施例中的制造流程。

图24为一实施例中图4的三维存储器结构的尺寸组。

图25为集成电路的示意图，其包括三维存储器阵列，具有交错的条纹叠层，及列、行与面译码电路。

【符号说明】

ML1、ML2、ML3～金属层；

172、173、174、175～介层连接体；

102、103、104、105、102B、103B、104B、105B～连接元件；

109～栅极结构；

112、113、114、115、112A、113A、114A、115A～连接元件；

119～栅极结构；

125-1、125-N～字线；

126～接地选择线；

127～接地选择线；

128～源极线；

202、402～位线接触；

203、403～位线接触；

P#204、P#404～第二长度；

P#205、P#405～长度；

P#505～晶体管；

206、406～字线；

207、407、507～字线；

208、408～接地选择线；

209、409、509～接地选择线；

210、410～共享的源极线接触；

211、411、511～共享的源极线接触；

212、412～半导体材料条纹叠层；

213、413、513～半导体材料条纹叠层；

214、414～栅材料条纹叠层；

215、415～栅材料条纹叠层；

220、420～横向栅材料条纹叠层；

225、425～梯状结构；

228～侧壁；

428～侧壁；

303～位线；

P#305～晶体管；

307～字线；

309～接地选择线；

311～接地选择线；

710、712、714～绝缘层；

711、713～导电层；

750～导电条纹的叠层；

958～面译码器；

959～串行选择线；

960～存储器阵列；

961～列译码器；

962～字线；

963～行译码器；

964～位线；

965～总线；

966～方块；

967～数据总线；

968～方块；

969～控制器；

971～数据输入线；

972～数据输出线；

974～其他电路；

975～集成电路；

1115～存储器材料层；

1116～字线；

1117～字线；

1197～隧穿介电层；

1198～电荷储存层；

1199～阻挡介电层；

1120～沟道；

1230～开口；

2130～开口。

具体实施方式

以下参照图示详述实施例。

图2为三维存储器结构的上视图，其具有半导体材料条纹叠层，半导体材料条纹叠层具有存储器元件，交错栅材料条纹叠层，其中具有存储器元件的半导体材料条纹叠层共享位线至源极线(bitline-to-sourceline)的共享方位。

图2包括一顶阵列与一底阵列。以下说明顶阵列。半导体材料条纹叠层212包括16个半导体材料条纹的叠层。在各个叠层中，半导体材料条纹与介电条纹交错。半导体材料条纹叠层212相互平行。

多个字线206包括8个字线，正交在半导体材料条纹叠层212上方，并具有与半导体材料条纹叠层212共形的表面。字线206相互平行并往相同的方向延伸。其他实施例可包括其他数目的字线。存储器元件的三维阵列建立在半导体材料条纹叠层212与字线206的表面之间的交叉点。选择沿着半导体材料条纹叠层212的一特定位置处的存储器元件的方法为，提供一设定电压至字线206，其将一个字线区别其他字线。字线因为它们在半导体材料条纹叠层212侧的上下延伸的垂直方位，故可称作垂直栅。

接地选择线208也正交在半导体材料条纹叠层212上，并具有与半导体材料条纹叠层212共形的表面。

半导体材料条纹叠层212具有相反的第一与第二末端。第一末端具有共享源极线接触210，用以不同叠层中所有的半导体材料条纹。第二末端具有位线接触202，用以不同叠层中所有的半导体材料条纹。选择半导体材料条纹叠层212的一特定叠层上的多个存储器元件的方法为，提供一设定电压至位线接触202，其将半导体材料条纹叠层212的一个叠层区别于其他半导体材料条纹叠层212。

半导体材料条纹叠层212具有一第一长度，其中字线206沿着第一长度正交于上方。半导体材料条纹叠层的此第一长度具有一第一宽度。半导体材料条纹叠层212具有一第二长度，邻近于第一长度。没有字线配置在半导体材料条纹叠层212的第二长度上。半导体材料条纹叠层212的第二长度结尾于位线接触202。第二长度具有一第二宽度，第二宽度窄于第一长度的第一宽度。半导体材料条纹叠层212各自的第二长度是以圆虚线表示。所有半导体材料条纹叠层的第二长度是以P#204标记全体，并以矩形虚线表示全体。标号P#表示出多数的面，并可参照图3说明。

栅材料条纹叠层214与半导体材料条纹叠层212彼此交错。栅材料条纹叠层214交互平行，并沿着垂直于字线延伸方向的方向延伸。一些实施例中，栅材料条纹叠层214具有与半导体材料条纹叠层212相同的材料，如此可简化工艺。或者，栅材料可为导体，例如高掺杂的半导体如多晶硅，或金属。栅材料条纹叠层214垂直于横向栅材料条纹叠层220，并延伸自横向栅材料条纹叠层220。栅材料条纹叠层214沿着半导体材料条纹叠层212的长度部分交错，阻止字线206的短接。栅材料条纹叠层214与半导体材料条纹叠层212共平面，如此栅材料条纹叠层214中的叠层与半导体材料条纹叠层212中的叠层实质上具有相同的垂直位置。一些实施例中，栅材料条纹叠层214与横向栅材料条纹叠层220是以与介电条纹交错的半导体材料条纹形成，如同半导体材料条纹叠层212。此实施例中，相同面上的栅材料条纹叠层214是通过相同面中的横向栅材料叠层220的栅材料条纹电性连接。

无论沿着在一特定面的半导体材料条纹叠层212的第二长度P#204是导电或非导电的，其是通过相同面上的栅材料条纹叠层214受到控制。栅材料条纹叠层214产生一场效应，其控制半导体材料条纹叠层212中第二长度P#204中的导电性。场效应可包括累积(accumulation)、空乏(deplet(空乏)ion)、或反转。因此，根据栅极材料条纹叠层214产生用以开启及关闭沿着半导体材料条纹叠层212的第二长度P#204的场效应，沿着半导体材料条纹叠层212的第二长度P#204可根据加强(enhancement(加强))或空乏模式掺杂为n型或p型。假设半导体材料条纹叠层212一面上的第二长度P#204被掺杂为加强模式，当相同面上的栅材料条纹叠层214提供的偏压大于或等于掺杂为n型的第二长度P#204的临界电压，或小于或等于掺杂为p型的第二长度P#204的临界电压时，第二长度P#204会传导。假设半导体材料条纹叠层212的一面上的第二长度P#204被掺杂为加强模式，当相同面上的栅材料条纹叠层214提供的偏压是大于或等于掺杂为n型的第二长度P#204的临界电压，或小于或等于掺杂为p型的第二长度P#204的临界电压时，第二长度P#204会传导。假设半导体材料条纹叠层212的一面上的第二长度P#204被掺杂为空乏模式，当相同面上的栅材料条纹叠层214提供的偏压为零伏时，第二长度P#204会传导；当相同面上的栅材料条纹叠层214提供的偏压小于掺杂为n型的第二长度P#204的临界电压，或大于掺杂为p型的第二长度的临界电压时，第二长度P#204停止传导。

对于半导体材料条纹叠层212中任何单一个叠层中的任何单一个半导体材料条纹，栅材料条纹叠层214中的一对栅材料条纹是共平面单一个半导体材料条纹的两侧，并沿着单一个半导体材料条纹的两侧平行延伸。该对栅材料条纹被配置为半导体材料条纹部分的栅极。

栅材料条纹叠层214的各个不需要沿着整个邻近的第二长度P#204交错，第二长度P#204沿着半导体材料条纹叠层212。即使栅材料条纹叠层214是沿着整个邻近的第二长度P#204部分地延伸，而不是完全地延伸，因为电场边缘(fringe)且分布(spread(读取))，各栅材料条纹叠层214仍可控制沿半导体材料条纹叠层212的邻近第二长度P#204。

选择半导体材料条纹叠层212一特定面上的存储器元件的方法是提供一设定电压至栅材料条纹叠层214。结果，栅材料条纹叠层214控制沿半导体材料条纹叠层212的第二长度P#204中的导电性，其使得半导体材料条纹叠层212的一个面区分于半导体材料条纹叠层212的其他面。半导体材料条纹叠层212的一面的选择可由于栅材料条纹叠层214提供一场效应至被选择面上的邻近第二长度P#204，且所述场效应没有发生在其他面上的邻近第二长度P#204，反之亦然。

梯状结构225传送串行选择讯号，其中串行选择讯号选择半导体材料条纹叠层212的一特定面。一实施例中，梯状结构可类似图1的连接元件112A、113A、114A与115A，及连接元件102B、103B、104B与105B。其他实施例可改变连接元件的顺序、形状与配置。

串行选择讯号传送至栅材料条纹叠层214的不同面。如前所述，栅材料条纹叠层214的不同面控制沿半导体材料条纹叠层212的第二长度P#204的导电性，其将半导体材料条纹叠层212一个面上的存储器元件区分半导体材料条纹叠层212其他面上的存储器元件。

组合起来，字线讯号、位线讯号与串行选择线讯号是足以识别三维存储器阵列中各别的存储单元。

除了刚说明的顶阵列，图2也显示以下将说明的底阵列。底阵列包括多个半导体材料条纹叠层213，其包括16个与介电条纹交错的半导体材料条纹叠层。字线207包括8个字线，其正交于半导体材料条纹叠层213上，并具有与半导体材料条纹叠层213共形的表面。三维阵列的存储器元件建立在半导体材料条纹叠层213的表面与字线207的表面之间的交叉点。接地选择线209也配置正交于半导体材料条纹叠层213上，并具有共形于半导体材料条纹叠层213的表面。

半导体材料条纹叠层213具有相反的第一与第二末端。第一末端具有共享的源极线接触211，用于个别叠层中所有的半导体材料条纹。第二末端具有位线接触203，用于个别叠层中所有的半导体材料条纹。

栅材料条纹叠层215与半导体材料条纹叠层213交错。栅材料条纹叠层215垂直于横向栅材料条纹叠层220，并从横向栅材料条纹叠层220延伸。

底阵列也可类似顶阵列的配置、操作、与变化。

图3为图2的三维存储器结构其中一个半导体材料条纹叠层的电路表示图。

所有的半导体材料条纹叠层212与213包括被绝缘材料分开的半导体材料条纹的多个面。为求简洁，是显示出单一个半导体材料条纹的叠层。

在单一个叠层中，半导体材料条纹的8个面被绝缘材料分开。其他实施例包括不同数目的面或半导体材料条纹。在叠层中的各个面中，一NAND串行包括串连的晶体管CSL311、GSL309、字线(WL)307其包括WL0、WL1至WLN-1)、P#305、与位线(BL)303。其他实施例可使用不同于晶体管的开关。图3中的晶体管P1至P8整体标号为P#305，其为特定面或半导体材料条纹上的选择存储器元件。如参照图2所述的内容，提供至电压组将特定半导体材料条纹的叠层的存储器元件区别于其他半导体材料条纹的叠层，且提供至WL307的电压组将由特定字线存取的存储器元件区别由其他字线存取的存储单元。

如参照图2所述的内容，相同面上的栅材料条纹叠层214通过相同面中横向栅极材料叠层220的栅材料条纹彼此电性连接。图3晶体管P1至P8其中单一个选择所有半导体材料条纹叠层212中的晶体管的特定面。图3晶体管P1至P8中单一个的栅极对应至相同面上的所有栅材料条纹叠层214。图3晶体管P1至P8中单一个的主体对应至半导体材料条纹叠层212中相同面上的所有第二长度P#204。

其他半导体条纹叠层具有图3绘示的相同电路。所有的栅材料条纹叠层214使用相同的CSL311、GSL309、WL307与P#305。然而，由于提供至不同BL303的电压组将栅材料条纹叠层214的特定叠层中的存储单元区别栅材料条纹叠层214的其他叠层，BL303是相异于不同的栅材料条纹叠层214。

图4为具有半导体材料条纹叠层的三维存储器结构的上视图。半导体材料条纹叠层具有存储器元件，其与栅材料条纹交错叠层，其中具有存储器元件的半导体材料条纹叠层具有位线至源极线(bitline-to-sourceline)与源极线至位线(sourceline-to-bitline)的交错方位。

图4的配置、操作与变化大致上与图2相似，除了以下说明的上半顶阵列与下半底阵列，其其他的差异处。图2包括顶阵列完整的位线至源极线半导体材料条纹叠层，以及底阵列完整的位线至源极线半导体材料条纹叠层。图4包括上半顶阵列与下半底阵列。完整的位线至源极线半导体材料条纹叠层是由合并多个图4的例子形成，例如图4第一例中的上半顶阵列合并图4第二例中的下半底阵列。

半导体材料条纹叠层412包括8个半导体材料条纹叠层，其包括其他可能的半导体材料条纹的叠层。图2中，邻近叠层中的存储器串行共享相同的位线末端至源极线末端的方位。图4中，邻近叠层中的存储单元串行交替在位线末端至源极线末端的方位与源极线末端至位线末端的方位之间。半导体材料条纹叠层412包括具有位线末端的叠层，位线末端与栅材料条纹叠层414交替排列。半导体材料条纹叠层412并不包括具有源极线末端的叠层，其中源极线末端并未与栅材料条纹叠层414呈交替排列。

半导体材料条纹叠层412具有相反的第一与第二末端。第一末端具有位线接触402，用以个别叠层中所有的半导体材料条纹。第二末端具有共享的源极线接触，用以各别叠层中所有的半导体材料条纹。

图4的存储器构造例子是以瓦管形式(tilefashion)合并，以形成完整的半导体材料条纹叠层，其具有位线末端与共享的源极线末端。图4的第一例中，在上半顶阵列中，半导体材料条纹叠层412包括叠层，叠层具有位线接触402，但不具有共享的源极线接触。图4的第二例是以瓦管形式配置在邻近图4的第一例的顶边。图4的第二例中，下半底阵列包括半导体材料条纹叠层，其包括共享的源极线接触411，但不包括位线接触。包括图4第一例的上半顶阵列中的位线接触402的半导体材料条纹叠层412复制是结束在图4第一例的顶边，然后再继续进入图4第二例的底边，以连接半导体材料条纹叠层，其中半导体材料条纹叠层包括图4第二例的下半底阵列中的共享的源极线接触411。因此，具有位线末端与共享的源极线末端的完整的半导体材料条纹叠层是以合并多个图4的例子形成。

类似地，图4的上半顶阵列中其他的半导体材料条纹叠层包括叠层，叠层具有共享的源极线接触410，而不具有位线接触。如上所述，图4第二例是复制并以瓦管形式配置在邻近图4的顶边。图4的第二例中，下半底阵列包括半导体材料条纹叠层，半导体材料条纹叠层包括位线接触403，但不包括共享的源极线接触。包括图4第一例的上半顶阵列中的共享的源极线接触410的半导体材料条纹叠层结束在图4第一例的顶边，然后继续进入图4第二例的底边，以连接半导体材料条纹叠层，其中半导体材料条纹叠层包括图4第二例的下半底阵列中的位线接触403。再一次地，位线末端与共享的源极线末端的完整的半导体材料条纹叠层是以合并多个图4的例子形成。

字线406包括4的字线正交于上半顶阵列中的半导体材料条纹叠层，且具有与上半顶阵列中的半导体材料条纹叠层共形的表面。存储器元件的三维阵列是建立在上半顶阵列中半导体材料条纹叠层的表面与字线406之间的交叉点。

字线407包括4个字线正交于下半底阵列中的半导体材料条纹叠层，且具有与下半底阵列中的半导体材料条纹叠层共形的表面。存储器元件的三维阵列是建立在下半底阵列中半导体材料条纹叠层的表面与字线407之间的交叉点。

通过如上所述合并多个图4例子的方法，字线406与字线407整体形成字线组以存取完全的存储器阵列。

GSL/SSL408正交于上半顶阵列中半导体材料条纹叠层上，并具有表面共形于上半顶阵列中半导体材料条纹叠层。GSL/SSL409正交于下半底阵列中的半导体材料条纹叠层上，并具有表面共形于下半底阵列中的半导体材料条纹叠层。在GSL/SSL408或GSL/SSL409近似特定条纹叠层的共享的源极线接触的例子中，GSL/SSL408或GSL/SSL409作用为接地选择线。在GSL/SSL408或GSL/SSL409近似特定条纹叠层的位线接触的例子中，GSL/SSL408或GSL/SSL409作用为串行选择线。

半导体材料条纹叠层412具有沿字线206的第一长度，字线206正交地配置在半导体材料条纹叠层412上。如上所述，因为多个图4的例子合并以形成完整的半导体条纹叠层，其具有位线末端、源极线末端、与中间的字线。半导体材料条纹叠层412的第一长度具有第一宽度。半导体材料条纹叠层412具有邻近第一长度的第二长度。没有字线(没有GSL/SSL线)配置在半导体材料条纹叠层412的第二长度上。半导体材料条纹叠层的第二长度终止在位线接触402。第二长度具有第二宽度，窄于第一长度的第一宽度。半导体材料条纹叠层412各个的第二长度是以椭圆虚线标示。所有半导体材料条纹叠层的第二长度以标号P#404及矩形虚线全体性地标示。P#标号表示多多个面，并参照图5说明。

栅材料条纹叠层414与半导体材料条纹叠层412彼此交错配置。栅材料条纹叠层414垂直于横向栅材料条纹叠层420，并自横向栅材料条纹叠层420。栅材料条纹叠层414沿着半导体材料条纹叠层412的长度部分交错，阻止字线406(与GSL/SSL408)之间的短接。如上所述，图4的操作大致上类似图2，包括控制沿半导体材料条纹叠层412的第二长度P#404在特定面的导电与否，相同面上的栅材料条纹叠层414。

图4中，邻近叠层中的存储单元串行交错排列在位线末端至源极线末端的方位与源极线末端至位线末端的方位之间。具有上述方位其中之一的叠层被包括在半导体材料条纹叠层412中，且具有其他方位的叠层并不包括在半导体材料条纹叠层412中。不同的说明在于，栅材料条纹叠层414能控制与栅材料条纹叠层414交错的其他叠层的导电性。

梯状结构425传送选择半导体材料条纹叠层412的特定面的串行选择讯号。

除了刚说明合并多个图4例子的内容中所述的上半顶阵列，图4也显示以下说明的底阵列。底阵列包括半导体材料条纹叠层413，其包括8个与介电条纹交错的半导体材料条纹叠层。字线407包括8个字线正交地配置在半导体材料条纹叠层413上，并具有表面共形于半导体材料条纹叠层413。存储器元件的三维阵列建立在半导体材料条纹叠层413与字线407的表面之间的交叉点。

栅材料条纹叠层415交错半导体材料条纹叠层413。栅材料条纹叠层415垂直于横向栅材料条纹叠层420，并延伸自横向栅材料条纹叠层420。

下半底阵列的配置、操作、与变化可类似上半顶阵列。

图5为图4中三维存储器结构的半导体材料条纹其中一个叠层的电路示意图。

图5的配置、操作、与变化是大致类似于图3，其中差异说明如下。

所有半导体材料条纹叠层412与413包括通过绝缘材料分开的半导体材料条纹的多个面。为求简洁，图5显示单一个半导体材料条纹的叠层。完整的半导体材料条纹的叠层是通过合并多个图4的例子而形成，如此使得半导体材料条纹的叠层包括一位线末端与一共享的源极线末端。

在单一个叠层中，半导体材料条纹的8个面是通过绝缘材料分开。在叠层的各个面中，NAND串行包括串连的晶体管CSL511、GSL509、WL507(包括WL0、WL1至WLN-1)、P#505与BL503。晶体管P1至P8整体标号为P#505，选择特定面或半导体材料条纹上的存储器元件。

如参照图4所述的内容，相同面上的栅材料条纹叠层414通过相同面中横向栅极材料叠层420的材料条纹彼此电性连接。图5晶体管P1至P8中的单一个选择所有半导体材料条纹叠层412中晶体管的特定面。图5晶体管P1至P8其中单一个的栅极对应相同面上所有的栅材料条纹叠层414。图5晶体管P1至P8其中单一个的主体对应至半导体材料条纹叠层412中相同面上的所有第二长度P#404。

如上参照图4所述的，邻近叠层中的存储单元串行交错在位线末端至源极线末端的方位与源极线末端至位线末端的方位之间。半导体材料条纹(其包括被5图中晶体管P1至P8其中相同一个所控制的第二长度)是全部共享相同的方位，位线末端至源极线末端的方位与源极线末端至位线末端的方位其中任一。

对于具有相反方位的存储单元串行，图5其他例子中的额外一组晶体管P1至P8提供将特定面上的存储器元件区别于其他面上的其他存储器元件的控制。如参照图4所述的内容，完整的位线至源极线半导体材料条纹叠层是合并多个图4的例子形成。如图5的额外的例子中额外组的晶体管P1至P8是在图4额外的例子中。

图6至图14为一实施例中图2三维存储器结构的制造流程。

图6为半导体材料层的叠层的上视图。半导体层与介电层彼此交错。

导电插塞与其他介层连接体形成穿过半导体材料层的叠层。导电插塞接着变成部分位线接触202、位线接触203、共享的源极线接触210、与共享的源极线接触211。

图6包括具有箭头示线A-A的虚线矩形，其标示图7三维立体图中的平面部分。

图7为图6部分的三维立体图，其显示交替沉积绝缘层710、712、714与导电层、711、713所形成的结构，导电层、711、713使用掺杂的半导体形成，例如是毯覆性地沉积在芯片的阵列区域中。虽然显示出2层导电层，但也可形成8层以造成存储器元件的8个面，或使用其他数目的导电层。箭头示线A-A对应至图6中的箭头示线。

半导体材料层可以多种掺杂型态的半导体形成，例如p型或n型硅；多种掺杂型态例如p型或n型的单晶半导体形成；或多种掺杂型态例如p型或n型的多晶半导体形成。

一代表实施例具有n型半导体条纹的掺杂浓度可约为1018/cm³，可实施的范围为10¹⁷/cm³至10¹⁹/cm³。使用n型半导体条纹特别有益于无结(junction-free)实施例，以提升沿着NAND串行的导电性，且藉此允许较高的读取电流。

绝缘层710、712、714可择自由聚甲基半硅氧烷(polymethylsilsesquioxane，P-MSQ)、SiLK、氟掺杂的氧化物、碳掺杂的氧化物、多孔氧化物、及旋转涂布有机聚合介电质所构成的群组中的一或更多个物质，其中氟掺杂的氧化物包括氟化硅酸盐玻璃(fluorinatedsilicateglass；SiOF)，碳掺杂的氧化物包括碳化硅酸盐玻璃(carbonatedsilicateglass；SiOC)、黑钻石、coral、及aurora。这些材料层可以多种方式形成，包括技术中可使用的低压化学气相沉积(LPCVD)工艺。

图8半导体材料条纹叠层的上视图。半导体材料条纹叠层212与半导体材料条纹叠层213具有相反的方位。半导体材料条纹叠层212与半导体材料条纹叠层213的较外末端为个别的共享源极线插塞。半导体材料条纹叠层212与半导体材料条纹叠层213的较内末端阻止个别的位线插塞之间的短接。

图8包括具有箭头示线B-B的虚线矩形，其标示图9的三维立体图的平面部分，并表示出图9立体图是取自图8的部分结构。

图9为图8部分的三维立体图，其显示进行黄光光刻图案化步骤之后的结果，黄光光刻图案化步骤用以定义多个隆起形状的导电条纹的叠层750，其中导电条纹是使用导电层711、713的材料，并通过绝缘层712、714彼此分开。可以应用碳硬掩模与反应性离子刻蚀工艺的光刻工艺形成高深宽比的沟道可在叠层中，支持许多材料层。箭头示线B-B对应至图8的箭头示线B-B。

图10显示半导体材料条纹叠层上的字线的上视图。字线206覆盖较上阵列中半导体材料条纹叠层的中间长度。接地选择线208覆盖半导体材料条纹叠层介于字线206与共享的源极线接触之间的部分。字线207覆盖较下阵列中半导体材料条纹叠层的中间长度。接地选择线209覆盖半导体材料条纹叠层介于字线207与共享的源极线接触之间的部分中。

图10包括具有箭头示线C-C的虚线矩形，其标示出图11三维立体图的平面部分，并表示出图11立体图是取自图10的部分结构。

图11为图10部分的三维立体图，显示存储器材料上的字线与半导体材料条纹叠层。

此例中，存储器材料层1115，例如介电电荷捕捉结构，覆盖多个半导体条纹叠层。多个字线1116、1117正交于多个半导体条纹叠层。字线1116、1117的表面共形于半导体条纹叠层，填入由叠层定义出的沟道(例如沟道1120)，并在叠层上的半导体条纹711至714的侧表面与字线1116、1117之间的交叉点处界面区定义出多层阵列。字线1116、1117可为与半导体材料条纹相同或不同导电型的半导体材料。例如半导体条纹可以p型多晶硅、或p型外延单晶硅形成，而字线1116、1117可以相当重掺杂的p+型多晶硅形成。

然后，硅化物层(例如硅化钨、硅化钴、硅化钛)可形成在字线1116、1117的顶表面上。

结果，形成了建构在NAND快闪阵列中的三维阵列。源极、漏极、与通道形成在硅半导体条纹711至714，存储器材料层1115包括隧穿介电层1197，其可以氧化硅(O)形成；电荷储存层1198，其可以氮化硅(N)形成；阻挡介电层1199，其可以氧化硅形成；以与栅极，其可包括字线1116、1117的多晶硅(S)。

因此，包括具有电荷储存结构的场效晶体管的存储单元形成在交叉点三维阵列中。尺寸上半导体条纹与字线的宽度使用25纳米等级，隆起状叠层之间的间距为25纳米等级，单一芯片中具有数十层(例如32层)的装置可达到兆位容量(1012)。

存储器材料层1115可包括其他电荷储存结构。例如可使用能隙工程(bandgapengineered)SONOS(BE-SONOS)电荷储存结构，其包括介电隧穿层1197，介电隧穿层119包括在零偏压下形成反向”U”形的价带的复合的材料。一实施例中，复合的隧穿介电层包括称作空穴隧穿层的第一层、称作能带补偿层(bandoffsetlayer)的第二层)、以及称作隔离层第三层。此实施例中空穴隧穿层1115包括在半导体条纹侧表面上的二氧化硅，形成方法例如原址蒸汽产生(in-situsteamgeneration；ISSG)法，可通过后沉积NO退火或通过沉积过程额外的通入环境的NO进行任意选择的氮化步骤。第一层二氧化硅的厚度小于20埃，较佳为15埃或更小。代表实施例厚度可为10埃或12埃。

此实施例中能带补偿层包括在空穴隧穿层上的氮化硅，例如以使用二氯硅烷(dichlorosilane；DCS)与NH₃前驱物、680℃的低压化学气相沉积法(low-pressurechemicalvapordeposition；LPCVD)形成。在其他工艺中，能带补偿层包括氮氧化硅，以具有N₂O前驱物类似的方法形成。氮化硅能带补偿层的厚度小于30埃，且较佳25埃或更小。

此实施例中的隔离层包括二氧化硅，在氮化硅能带补偿层上，形成方法例如使用LPCVD高温氧化物(HTO)沉积法。二氧化硅隔离层的厚度小于35埃，较佳埃或更小。此三层隧穿层造成反向U形的价带能阶。

第一位置的价带能阶为足以引发空穴隧穿过半导体主体与第一位置界面之间的薄区域的电场，其也足以将价带能阶抬起至第一位置后的阶层，其有效率地消灭复合的隧穿介电质第一位置后的空穴隧穿势垒。此结构在三层的隧穿介电层中建立反向U形的价带能阶，并使得高速的电场辅助的空穴隧穿成为可能，同时有效率地避免复合的隧穿介电质在没有电场或为了其他目的操作引发产生的较小电场而发生的漏电荷问题，上述其他操作例如从存储单元读取数据或编程邻近的存储单元。

在代表的装置中，存储器材料层1115包括能隙工程的复合隧穿介电层，其包括厚度小于2nm的二氧化硅层、厚度小于3nm的氮化硅层、及厚度小于4nm的二氧化硅层。一实施例中，复合的隧穿介电层构自超薄氧化硅层O1(例如＜＝15埃)、超薄氮化硅层N1(例如＜＝30埃)、及超薄氧化硅层O2(例如＜＝35埃)，其在与半导体主体的界面补偿15埃或更薄处造成提升价带能阶约2.6eV。O2层在第二补偿(例如从界面约30埃至45埃)处，通过较低价带能阶(较高的空穴隧穿势垒)与较高传导带能阶区域，将N1层分开自电荷捕捉层。足以引发空穴隧穿的电场抬起第二位置后的价带能阶至一阶层，其有效率地消灭空穴隧穿势垒，这是因为第二位置位在较远离界面的位置。因此，O2层并未明显干扰电场辅助的空穴隧穿，而同时改善低电场过程中工程化隧穿介电质阻止漏电的能力。

此实施例中存储器材料层1115A中的电荷捕捉层包括厚度大于50埃的氮化硅，厚度例如约70埃，形成方法例如LPCVD。也可使用其他电荷捕捉材料与结构，例如包括氮氧化硅(Si_xO_yN_z)、富硅的氮化物、富硅的氧化物、包括埋纳米颗粒的捕捉层等。

此实施例中，存储器材料层1115中的阻挡介电层包括二氧化硅层，厚度大于50埃，例如为约90埃，可通过湿式炉管氧化工艺形成氮化物的湿式转化形成。其他实施例可使用高温氧化物(HTO)或LPCVDSiO₂。其他阻挡介电质可包括high-κ材料例如氧化铝。

一代表实施例中，空穴隧穿层可为厚度13埃的二氧化硅；能带补偿层可为厚度20埃的氮化硅；隔离层可为厚度25埃的二氧化硅；电荷捕捉层可为厚度70埃的氮化硅；阻挡介电层可为厚度90埃的氧化硅。栅材料可为p+多晶硅(功函数约5.1eV)，用于字线1116、1117中。

图12上视图另外显示额外的半导体材料条纹叠层。

横向栅材料条纹叠层220的延伸方向平行字线。在顶阵列中，栅材料条纹叠层214延伸方向垂直横向栅材料条纹叠层220，通过位线接触，但未与字线短接(short)。形成半导体材料条纹叠层212的长度P#204。长度P#204的宽度窄于剩余的半导体材料条纹叠层212。在接着进行的步骤中，介电填充物例如氧化物填充在半导体材料条纹叠层212与栅材料条纹叠层214之间的间隙中。

在底阵列中，栅材料条纹叠层215延伸方向垂直横向栅材料条纹叠层220，通过位线接触，而未与字线形成短接。形成半导体材料条纹叠层的长度P#205。长度P#205的宽度窄于剩余的半导体材料条纹叠层213。在接着进行的步骤中，介电填充物例如氧化物形成在半导体材料条纹叠层213与栅材料条纹叠层215之间的间隙中。

高深宽比的沟道可以利用碳硬掩模与反应性离子刻蚀的黄光光刻工艺形成在叠层中，支撑许多材料。

形成开口1230至顶阵列与底阵列侧，与横向栅材料条纹叠层220的中间部分。如参照图3所述的内容，晶体管P1至P8其中单一个的晶体管栅极是形成自所有栅材料条纹叠层214、所有栅材料条纹叠层215、与横向栅材料条纹叠层220的相同面中的栅材料。通过形成开口1230，可以减少任何特定层中栅材料的体积。而减少栅材料的体积能使晶体管P1至P8降低RC延迟并提高开关的速率。

图13为上视图，其更显示出三维存储器阵列的工艺。形成梯状结构225，其传送串行选择讯号，串行选择讯号从控制电路选择半导体材料条纹叠层212的特定面至栅材料条纹叠层214、栅材料条纹叠层215、与横向栅材料条纹叠层220的不同面。

形成侧壁228在开口1230中。侧壁硅化形成物可为硅化钴(cobaltsilicide；CoSix)、硅化钛(titaniumsilicide；TiSix)、或其他硅化物化合物，方法例如在字线组的侧壁上进行的自对准硅化工艺(self-alignedsilicide；SAlicide)。硅化物的形成可在侧壁上沉积薄的硅化物前驱物，例如过渡金属层。然后退火结构，造成硅化物前驱物与导电材料反应而形成低电阻的侧壁硅化形成物。移除掉剩余或过多的过渡金属。

图14为上视图，更显示三维存储器阵列的工艺。形成接触于插塞上，其包括位线202、位线203、字线206、字线207、接地选择线208、接地选择线209、共享源极线接触210、与共享的源极线接触211。

图15至图23绘示根据一实施例中图4的三维存储器结构的制造流程。图15至图23大致上对应图6至图14的配置、操作与变化。

图15绘示半导体材料层的叠层的上视图，且大致上类似图6。导电插塞与其他介层连接体形成穿过半导体材料层的叠层。导电插塞接着变成位线接触402、位线接触403、共享源极线接触410、与共享的源极线接触411的部分。

图15包括具有箭头示线D-D的虚线矩形，其标示出图16三维立体图在图15中所在的区域。

图16为图15中一部分的三维立体图，且大致上相似于图7。箭头示线D-D对应至图15中的箭头示线D-D。

图17为半导体材料条纹叠层的上视图，且大致上类似于图8。半导体材料条纹叠层412与半导体材料条纹叠层413具有相反的方位。半导体材料条纹叠层412与半导体材料条纹叠层413延伸穿过个别的共享源极线插塞。另一实施例中，半导体材料条纹叠层412与半导体材料条纹叠层413未与共享源极线插塞形成短接。

图17包括虚线矩形与箭头示线E-E，其标示出图18三维立体图在图17中所在位置的平面部分。

图18为图17中一部分的三维立体图，其显示出利用黄光光刻图案化步骤定义出多个导电条纹的隆起状叠层的结果，且大致上相似于图9。箭头示线E-E对应至图17中的箭头示线E-E。

图19为半导体材料条纹上具有字线的上视图，且大致上相似于图10。字线406覆盖较上阵列中半导体材料条纹叠层的中间长度。GSL/SSL408覆盖字线406与共享的源极线接触之间的半导体材料条纹叠层部分中。字线407覆盖较下阵列中半导体材料条纹叠层的中间长度。GSL/SSL409覆盖字线407与共享的源极线接触之间的半导体材料条纹叠层。

图19包括虚线矩形与箭头示线F-F，其标示出图20三维立体图在图19中所在位置的平面部分。

图20为图19部分的三维立体图，其显示存储器材料与半导体材料条纹叠层，及其上方的字线，且大致上相似于图11。

图21为上视图，其更显示出其他的半导体材料条纹叠层，且大致上相似于图12。

横向栅材料条纹叠层420的延伸方向平行于字线。在上半顶阵列中，栅材料条纹叠层414的延伸方向垂直于横向栅材料条纹叠层420，穿过位线接触，但未与字线(及GSL/SSL线)之间形成短接。形成半导体材料条纹叠层412的长度P#404。长度P#404的宽度相同于剩余的半导体材料条纹叠层412，而在另一实施例中其亦可宽于或窄于剩余的半导体材料条纹叠层412。在接着进行的步骤中，介电填充物例如氧化物是形成在半导体材料条纹叠层412与栅极材料条纹叠层414之间的间隙中。

在下半底阵列中，栅材料条纹叠层415延伸方向垂直于横向栅材料条纹叠层420，穿过位线接触，而未与字线(及GSL/SSL线)形成短接。形成半导体材料条纹叠层413的长度P#405。长度P#405的宽度相同于剩余的半导体材料条纹叠层413，然另一实施例中，其亦可宽于或窄于剩余的半导体材料条纹叠层413。在接着进行的步骤中，介电填充物例如氧化物形成在半导体材料条纹叠层413与栅极材料条纹叠层415之间的间隙中。

可使用基于碳硬掩模与反应性离子刻蚀的黄光光刻在叠层中形成沟道，支撑许多材料层。

形成开口2130至上半顶阵列与下半底阵列侧，与横向栅材料条纹叠层420的中间部分中。如参照图5所述的内容，晶体管P1至P8其中单一个的晶体管栅极是形成自所有栅材料条纹叠层414、所有栅材料条纹叠层415、与横向栅材料条纹叠层420相同面中的栅材料。

图22为上视图，其显示形成三维存储器阵列的另一步骤，且大致上相似于图13。形成梯状结构425。形成侧壁428于开口1230中。

图23为上视图，其显示形成三维存储器阵列的另一步骤，且大致上相似于图14。形成接触在插塞上，其包括位线402、位线403、字线406、字线407、接地选择线408、接地选择线409、共享的源极线接触410、与共享的源极线接触411。

图24显示图4的三维存储器结构于一实施例中的尺寸组。基于半导体材料条纹的窄度为56nm至20nm，X轴方向上的临界尺寸是20nm。基于半导体材料条纹的宽于20nm，与半导体材料条纹至氧化物之间的距离18nm，Y轴方向上的临界尺寸是38nm。阵列效率是从69.2％提升至74.2％。

面积效率等于：(阵列单元面积)/(阵列单元面积+上部分面积)，其中所述的上部分包括串行选择线面积、接地选择线面积、接触着落面积、与其他未被阵列单元占据的面积。

图24中，以氧化物填充空白区域，包括在Y方向上具有长度130nm的接触上的蜿蜒空白区域，Y方向上具有长度100nm的接触下的空白区域与。空白区域是在不同的步骤中被刻蚀掉。

图25为根据一实施例的简化的电路方块图。集成电路线975包括三维NAND闪存阵列960，如以下所述的，位在具有交错的控制结构的半导体基底上。一短组(shortset)的栅材料叠层提供场效应以开启并关闭一部分长组的半导体材料叠层。列译码器961耦接至多个字线962，且沿着存储器阵列960中的多个列配置。行译码器耦接至多个位线964，沿着对应存储器阵列960中的叠层的多个行配置，用以读取与编程来自阵列960中存储单元的数据。面译码器958透过串行选择线959耦接至存储器阵列960中多个面。地址在总线965供应至行译码器963、列译码器961、与面译码器958。此例中，方块966中的感测放大器与数据输入结构透过数据总线967耦接至行译码器963。数据透过数据输入线971，从集成电路975上的输入/输出端、或集成电路975内部或外部的其他数据源，至方块966中的数据输入结构。在此说明的实施例中，其他电路974被包括在集成电路上，例如一般目的的处理器，或其他特别目的的应用电路，或NAND快闪存储单元阵列支持的芯片上系统功能的程序单元组合。数据透过数据输出线972从方块966中的感测放大器，提供至集成电路975上的输入/输出端，或至集成电路975内部或外部的其他数据目的地。

此例中使用偏压安排状态机器的控制器969控制通过方块968中的电压供应产生或提供的偏压安排提供电压应用，例如读取、擦除、编程、擦除验证、与编程验证电压。控制器传送讯号至面译码器958，其传送一组设定电压至串行选择线959，而至短组栅材料叠层，例如提供场效应以开启或关闭长组半导体材料叠层的部分，以作用为长组半导体材料叠层部分的栅极。

对于任单一个半导体材料条纹叠层中的任单一个半导体材料条纹，栅材料条纹叠层中的一对栅材料条纹是与单一个半导体材料条纹的两侧共平面，并沿着单一个半导体材料条纹的两侧延伸。该对栅材料条纹被配置为半导体材料条纹部分的栅极，且控制器提供偏压安排至该对栅材料条纹，以使其作用为半导体材料条纹部分的栅极。控制器可使用已知的特别目的的逻辑电路。其他实施例中，控制器包括一般目的的处理器，其可实施在相同的集成电路上，其执行计算机程序以控制装置的操作。又另一实施例中，控制器可合并特别目的的逻辑电路与一般目的的处理器。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种存储器装置，包括：

一三维垂直栅NAND阵列，包括多个阶层，这些阶层各包括多个NAND串行，这些NAND串行于一个末端上具有一第一开关，并于一相反末端上具有一第二开关，该第一开关连接该串行至一共享的源极结构，该第二开关连接该串行至一对应的位线；

多个阶层选择栅线，于该NAND阵列的多个分别阶层中，其中这些阶层选择栅线中的这些阶层选择栅线连接至该NAND阵列的这些分别阶层中这些NAND串行的这些第二开关；以及

一区块选择栅线，连接至这些阶层中这些NAND串行的这些第一开关。

2.根据权利要求1所述的存储器装置，

其中该三维垂直栅NAND阵列包括多个半导体材料条纹的第一叠层，这些阶层选择栅线包括多个栅材料条纹的第二叠层，这些第一叠层是交错且共平面这些第二叠层。

3.根据权利要求1所述的存储器装置，其中该三维垂直栅NAND阵列具有多个存储单元，位于多个叠层中的半导体条纹与多个字线的多个交叉点中。

4.一种存储器装置，包括：

一NAND串行，于一半导体材料条纹中；

多个第一字线，配置在该NAND串行上，这些第一字线沿一第一方向延伸；及

一对栅材料条纹，与该NAND串行共平面，并沿一第二方向在该NAND串行的两侧延伸，该第二方向垂直于该第一方向，该对栅材料条纹配置为用以该半导体材料条纹部分的一栅极。

5.根据权利要求4所述的存储器装置，更包括控制电路，其提供一偏压安排至该对栅材料条纹以作用为用以该半导体材料条纹的该部分的该栅极。

6.一种存储器装置，包括：

多个半导体材料条纹的第一叠层；

多个第一字线，正交在这些第一叠层上，且具有共形于这些第一叠层的多个表面，使得一存储器元件的三维阵列建立在这些第一叠层的多个表面与这些第一字线之间的多个交叉点；以及

多个栅材料条纹的第二叠层，交错并共平面于这些第一叠层，这些第二叠层配置为用以这些第一叠层的多个栅极。

7.根据权利要求6所述的存储器装置，更包括：

控制电路，提供多个偏压安排，以控制这些第二叠层用作这些第一叠层的多个栅极。

8.根据权利要求6所述的存储器装置，

其中这些半导体材料条纹的第一叠层包括：

一第一长度，其中这些字线是沿着该第一长度正交于其上；以及

一第二长度，邻近该第一长度，该第二长度上没有配置正交该第二长度的字线；且

其中这些第二叠层沿着至少部分该第二长度，而未沿着该第一长度，交错于这些第一叠层。

9.根据权利要求6所述的存储器装置，更包括：

多个栅材料条纹的一横向叠层，该横向叠层垂直于这些第二叠层，这些第二叠层延伸自这些栅材料条纹的该横向叠层。

10.根据权利要求9所述的存储器装置，

其中通过绝缘材料互相分开的多个栅材料条纹的面(plane)被包括在其中：(i)这些栅材料条纹的第二叠层，以及(ii)该栅材料条纹的横向叠层中，并且

位于不同个这些第二叠层中，且位于这些面中一相同面的多个栅材料条纹是通过该相同面处的该横向叠层的一栅材料条纹彼此电性连接。

11.根据权利要求9所述的存储器装置，

其中该栅材料条纹的横向叠层具有一较外部分与一较内部分，该较外部分邻近这些第二叠层，该较内部分通过该较外部分分开自这些第二叠层，该较外部分包括由绝缘材料分开的多个栅材料条纹的面，该较内部分被该绝缘材料所填充。

12.根据权利要求9所述的存储器装置，更包括：

多个半导体材料条纹的第三叠层；

多个第二字线，正交在这些第三叠层上，并具有共形于这些第三叠层的多个表面，藉此使另一存储器元件的三维阵列建立于这些第三叠层的多个表面与这些第二字线的交叉点处；

多个栅材料条纹的第四叠层，其与这些第三叠层交错，这些第四叠层通过至少一介电质配置为这些第四叠层的多个栅极，

其中该横向叠层具有相对的一第一侧与一第二侧，

其中该横向叠层的该第一侧面向这些第一叠层、这些第二叠层、这些第一字线，

其中这些第二叠层延伸自该栅材料条纹的横向叠层的该第一侧，

其中该横向叠层的该第二侧面向这些第三叠层、这些第四叠层、这些第二字线，

其中这些第四叠层延伸自该栅材料条纹的横向叠层的该第二侧。

13.根据权利要求12所述的存储器装置，其中

这些第二叠层位在沿着该横向叠层的一长度的多个第一位置处，且

这些第四叠层位在沿着该横向叠层的该长度的这些第一位置处。

14.根据权利要求12所述的存储器装置，其中

这些第二叠层位在沿着该横向叠层的一长度的多个第一位置处，

这些第四叠层位在沿着该横向叠层的该长度的多个第二位置处，且

这些第一位置与这些第二位置交错。

15.根据权利要求6所述的存储器装置，

其中通过绝缘材料互相分开的多个栅材料条纹的面被包括在：(i)这些栅材料条纹的第二叠层，以及(ii)该栅材料条纹的横向叠层中，并更包括：

控制电路，其提供这些偏压安排中的一第一个至这些第二叠层中的一特定面，与这些偏压安排中的一第二个至这些第二叠层中的另一面，以在这些第一叠层中这些面中选择该特定面的多个存储单元。

16.根据权利要求6所述的存储器装置，

其中这些第二叠层交错这些第一叠层，使得这些第二叠层其中一个是位于这些第一叠层中邻近的两个之间。

17.根据权利要求6所述的存储器装置，

其中这些第一叠层中的邻近叠层具有相反的叠层方位，包括一位线接触至源极线接触(bitlinecontact-to-sourcelinecontact)的第一叠层方位，及一源极线接触至位线接触(sourcelinecontact-to-bitlinecontact)的第二叠层方位。

18.根据权利要求17所述的存储器装置，

其中这些第二叠层交错这些第一叠层，使得这些第二叠层其中一个位于这些第一叠层中具有相同叠层方位的邻近两个之间，并位于该第一叠层方位与该第二叠层方位之外。

19.根据权利要求6所述的存储器装置，

其中这些第一叠层中邻近的叠层具有一相同的叠层方位，包括一位线接触至源极线接触的第一叠层方位，与一源极线接触至位线接触的第二叠层方位其中一个。

20.根据权利要求6所述的存储器装置，

其中这些半导体材料条纹的第一叠层具有耦接至一源极线电压的多个第一末端，以及耦接至一位线电压的多个第二末端。