CN105304573A - 三维存储器元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维存储器元件及其制造方法，该制造方法包括：形成第一半导体材料的多个层，以及形成通过此些层的多个孔洞；透过此些孔洞，对此些层执行刻蚀工艺，以在相邻且围绕此些孔洞的此些层之中形成多个拉回区域；沉积第二半导体材料的一薄膜于此些孔洞之上与此些拉回区域之内；将部分的此薄膜从此些孔洞除去，同时留下与第一半导体材料接触的此些拉回区域当中的第二半导体材料的多个元素；以绝缘材料填充此些孔洞。此些层中的多层各自具有一第一掺杂浓度分布，此些拉回区域当中的第二半导体材料的此些元素具有一第二掺杂浓度分布。此第二掺杂浓度分布在第二半导体材料的此些元素中建立一较高的导电性。

Description

三维存储器元件及其制造方法
技术领域
本发明是有关于一种三维存储器元件，且特别是有关于一种制造此存储器元件的方法，尤其是用于垂直型栅极三维反及存储器的结形成方法及使用其所制成的半导体元件。
背景技术
三维(3D)半导体装置具有多层的特征，形成有源层与绝缘层交替的一叠层。在一存储器元件中，每一层可包括存储器单元的一平面阵列。对于特定的三维叠层存储器元件，有源层可包括例如以间隔开的脊状(ridge-like)结构叠层的存储器单元中的位线或字线所构成的材料的有源条带。有源层可由导体、未掺杂型半导体或掺杂型(p型或n型)半导体所制成。在此三维存储器中，存储器单元可配置于叠层的位线或字线以及交错的字线或位线的交叉点处，形成一三维存储器阵列。位线衬垫的一叠层连接多个条带的叠层中各别的条带，以选择存储器单元的平面。
一种用以制造三维存储器元件的方法包括形成有源层与绝缘层交替的一叠层；刻蚀此些层，以定义出有源条带的叠层，有源条带的叠层连接至使层间接触至此些层的衬垫的一叠层；形成一存储器层于此些叠层之上；形成存储器单元栅极或通道于存储器层之上；以及形成隔离材料于此些叠层之间。在此方法中，可使用逐层注入(layer-by-layerimplantation)在不同的有源层区域中形成不同的掺杂浓度分布，有源层区域包括在沉积半导体材料的各层之后的条带与衬垫。然而，此方法中所使用的高热工艺可能会影响例如是在衬垫中高浓度的结(例如大于1018cm-3)，导致元件的性能降低。此外，由于半导体材料的各层在形成独自的结需要各自的注入步骤，因此使用此方法的制造成本会随着叠层中层的数量增加而增加。
希望能提供一种用于改善例如是在位线衬垫、垂直型栅极三维反及(NAND，以下以NAND称之)闪存中高浓度结的制造方法。
发明内容
提供一种用于制造一存储器元件的方法。形成一第一半导体材料的多个层，以及形成通过此些层的多个孔洞。透过此些孔洞，对此些层执行一刻蚀工艺，以在相邻且围绕此些孔洞的此些层之中形成多个拉回区域。沉积一第二半导体材料的一薄膜于此些孔洞之上与此些拉回区域之内。将部分第二半导体材料的此薄膜从此些孔洞除去，同时留下与此些层中的第一半导体材料接触的此些拉回区域当中的第二半导体材料的多个元素。以绝缘材料填充此些孔洞。
第一半导体材料的此些层中的多层可各自具有一第一掺杂浓度分布，且此些拉回区域当中的第二半导体材料的此些元素可具有一第二掺杂浓度分布。此第二掺杂浓度分布可在第二半导体材料的此些元素中建立一较高的导电性。第一半导体材料及该第二半导体材料可具有不同掺杂浓度分布的硅。
此些孔洞可包括排列在一线上的至少一组孔洞，且在与此组孔洞中的多个孔洞相邻的此些拉回区域当中的第二半导体材料的此些元素可连接于此线上的相邻孔洞之间，以在各层中形成一导电线。可为此些层上方的多个阶梯状着陆区形成多个开口，以及可透过此些层中的此些开口执行离子注入。
可图案化第一半导体材料的此些层，第一半导体材料的此些层包括多个衬垫区域以及各自耦接至此些衬垫区域的第一半导体材料的多个条带。此些孔洞可通过此些衬垫区域而形成。此些孔洞可包括排列在一线上的至少一组孔洞，且在与此组孔洞中的多个孔洞相邻的此些拉回区域当中的第二半导体材料的此些元素可连接于此线上的相邻孔洞之间，以在各层中形成第二半导体材料的一导电线。可为此些层上方的此些衬垫区域之中的多个阶梯状着陆区形成多个开口，以及可在与此些开口相邻的此些衬垫区域之中的此些阶梯状着陆区中执行离子注入。
在此些层中的一层当中，第一半导体材料的各衬垫区域可具有一第一掺杂浓度分布，在各衬垫区域中的第二半导体材料的各导电线可具有一第二掺杂浓度分布，各阶梯状着陆区可具有一第三掺杂浓度分布。
亦提供实质上以本文所描述的方法所制造的一存储器元件。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1是一三维(3D)NAND闪存元件的透视图。
图2A、图2B、图2C至图7A、图7B、图7C绘示用于制造如图1的存储器元件的基本工艺流程中的多个阶段。
图8是包括多个阶梯状着陆区的衬垫区域的上视图。
图9A、图9B、图9C绘示在不同层上方的衬垫区域的透视图。
图10是在一存储器元件中的衬垫区域的等角视图。
图11绘示用于制造一存储器元件的方法的一实施例的简易流程图。
图12是根据一实施例的一集成电路存储器元件的简易方块图。
【符号说明】
1-3：金属层
102-105、112-115：导电条带
102B-105B、112A-115A：链接元件
109、119：串行选择线栅极结构
125-1～125-N：字线
126、127：接地选择线
128：源极线
172-175：层间连接器
211、212、281、282、291、292：(第一半导体材料)条带
220：衬垫区域
231、232：导电线
240：半导体基板
250、710：绝缘材料
261-266、463c、994、998：第一半导体材料
271、272：绝缘层
361-368：第一组孔洞
371、372、373、377、378：第二组孔洞
461-468、463a、463b、473a、473b：拉回区域
510-516：第二半导体材料的薄膜
521、522：没有完全填充的孔洞
661-666、663a、663b、673a、673b：第二半导体材料的元素
761-767、773：绝缘材料支柱
801-808：层间连接器
811-818：阶梯状着陆区
821-828：半导体衬垫之间的区域
830：开口
841、851、844、854、848、858：导电线
931、934：层
1110-1160：步骤
1200：集成电路
1205：数据输入线
1210：控制器
1220、1280：方块
1230、1255：总线
1240：列译码器
1245：多条字线
1250：记忆库译码器
1260：三维存储器阵列
1265：多条位线
1270：行译码器
1275：数据总线
1285：数据输出线
1290：输出电路
AA’、BB’、CC’、DD’、EE’：线
具体实施方式
请参照图式，提供本发明的实施例的详细内容。应了解的是，本发明并非被限制于特定揭露的结构实施例与方法，本发明可使用其他特征、元件、方法与实施例来实现。较佳的实施例是描述用以说明本发明，但不可用来限定本发明的范围，本发明的范围是由权利要求范围所定义。所属领域具有通常知识者将可理解其后说明内容中的各种均等变形。不同实施例中相似的元件通常以相似的元件符号表示。
图1是一三维(3D)NAND闪存元件的透视图(先前技术)。图1中绘示的元件包括以绝缘材料分隔的导电条带的叠层。图中省略了绝缘材料，以暴露出另外的结构。举例来说，在叠层中是省略于导电条带之间的绝缘材料，并省略于导电条带的叠层之间的绝缘材料。在某些细节里，本文所描述的结构可作为在一半导体基板上所制造的一三维(3D)存储器阵列与基板(未示出)上的周边电路的组合的一范例。其他多层电路结构也可使用本文描述的技术来形成。
在图1所示的范例中，一多层阵列是形成在一绝缘层的上方，并包括与多个叠层共形的多个字线125-1至125-N。多个叠层包括在多个平面中的导电条带112、113、114、115。相同平面中的导电条带是通过链接元件(例如102B)电性耦接在一起。
链接元件112A、113A、114A、115A终止于导电条带，例如在多个叠层中的导电条带112、113、114、115。如图所绘示，此些链接元件112A、113A、114A、115A被电性连接至不同的位线，用以连接至译码电路，以选择阵列之中的平面。此些链接元件112A、113A、114A、115A可在多个叠层被定义的同时被图案化。
链接元件102B、103B、104B、105B终止于导电条带，例如导电条带102、103、104、105。如图所绘示，层间连接器172、173、174、175电性连接链接元件102B、103B、104B、105B至金属层中(例如一金属层3)的不同位线，用以连接至译码电路，以选择阵列之中的平面。此些链接元件102B、103B、104B、105B可在多个叠层被定义的同时被图案化。
任何既定的导电条带的叠层不是耦接至链接元件112A、113A、114A、115A，就是耦接至链接元件102B、103B、104B、105B，而非同时耦接至两者。半导体位线的一叠层具有位线终端至源极线终端的方向，或源极线终端至位线终端的方向的两种相对方向中的一者。举例来说，导电条带112、113、114、115的叠层具有位线终端至源极线终端的方向；而导电条带102、103、104、105的叠层具有源极线终端至位线终端的方向。
一终端终止于链接元件112A、113A、114A、115A的导电条带112、113、114、115的叠层通过串行选择线(StringSelectLine，SSL)栅极结构119、接地选择线(GroundSelectLine，GSL)126、字线(WordLines，WL)125-1至125-N、接地选择线(GSL)127，另一终端终止于源极线128。导电条带112、113、114、115的叠层并未延伸到链接元件102B、103B、104B、105B。
一终端终止于链接元件102B、103B、104B、105B的导电条带102、103、104、105的叠层通过SSL栅极结构109、接地选择线(GSL)127、字线(WL)125-N至125-1、接地选择线(GSL)126，另一终端终止于一源极线(图式中被其他元件所遮蔽而未绘示出)。导电条带102、103、104、105的叠层并未延伸到链接元件112A、113A、114A、115A。
存储器材料的层是配置于导电条带112-115、102-105以及多个字线125-1至125-N的表面之间的交叉点处的界面区域中。接地选择线(GSL)126与127是与类似于字线的多个叠层共形(conformal)。
导电条带的每一叠层的一终端是终止于链接元件，另一终端是终止于一源极线。举例来说，导电条带112、113、114、115的叠层的一终端是终止于链接元件112A、113A、114A、115A，另一终端是终止于一源极线128。在图式的邻近端处，每个其他导电条带的叠层的一终端是终止于链接元件102B、103B、104B、105B，每个其他导电条带的叠层的另一终端是终止于一分离的源极线。在图式的远程处，每个其他导电条带的叠层的一终端是终止于链接元件112A、113A、114A、115A，每个其他导电条带的叠层的另一终端是终止于一分离的源极线。
位线与串行选择线是形成在金属层1、金属层2与金属层3。位线被耦接至一平面译码器(未绘示)。串行选择线被耦接至一串行选择线译码器(未绘示)。
接地选择线126及127可在字线125-1至125-N被定义的相同步骤期间被图案化。接地选择元件是形成在多个叠层与接地选择线126及127的表面之间的交叉点处。SSL栅极结构119及109可在字线125-1至125-N被定义的相同步骤期间被图案化。串行选择元件是形成在多个叠层与SSL栅极结构119及109的表面之间的交叉点处。此些元件被耦接至译码电路，以选择阵列中特定叠层之内的串行。
在图1所示的范例中，存储器元件是形成在导电条带112-115、102-105以及多个字线125-1至125-N的表面之间的交叉点处的界面区域中。操作时，当电压透过其中之一字线施加至存储器元件的一栅极结构时，将导通存储器单元中对应至栅极结构下方的存储器元件的一通道区域。
三维(3D)存储器元件包括垂直型栅极三维阵列及垂直型通道三维阵列。图1的范例描述垂直型栅极三维阵列。垂直型通道三维阵列的一范例是描述于2014年5月21日申请的US非临时专利申请号第14/284,306号中，其是透过引用的方式并入，如同本文所完全阐述。
图2A、图2B、图2C至图7A、图7B、图7C绘示用于制造如图1的存储器元件的基本工艺流程中的多个阶段。此基本工艺流程形成一第一半导体材料与绝缘材料交替的多个层。图2A是一存储器元件在基本工艺流程中一阶段的上视图。如图2A的范例所示，此些第一半导体材料层可被图案化，以形成第一半导体材料条带的多个叠层，以及在此些层中的每一层形成衬垫区域(例如220)，各自的条带被耦接至此些层上的衬垫区域。第一半导体材料条带的多个叠层可包括与衬垫区域220的一边缘接触的第一半导体材料条带(例如211、212)的多个第一叠层，以及与衬垫区域220的一相对边缘接触的第一半导体材料条带(例如291、292)的多个第二叠层。多个导电线(例如231、232)可与条带的多个叠层正交排列。导电线可作为用于形成存储器单元于条带叠层上方的字线，并作为用于操作存储器单元的接地选择线与串行选择线。
在一实施方式中，在此基板工艺流程的阶段里，大部分的高热工艺步骤已被执行，包括：形成第一半导体材料条带的多个叠层；形成一存储器层于条带的多个叠层中的条带的表面上方；形成多个导电线于存储器层之上，导电线可作为字线、接地选择线及/或串行选择线；以及形成例如是浅沟道隔离(ShallowTrenchInsulation，STI)氧化物的绝缘材料于条带的叠层之间。
存储器层可使用毯覆性沉积(blanketdeposition)一存储器材料形成，存储器材料可包括电荷储存结构。存储器元件中的电荷储存结构可包括闪存技术已知的多层介电电荷捕捉结构，例如是氧氮氧(oxide-nitride-oxide，ONO)、氧氮氧氮氧(oxide-nitride-oxide-nitride-oxide，ONONO)、硅氧氮氧硅(silicon-oxide-nitride-oxide-silicon，SONOS)、能带工程硅氧氮氧硅(bandgapengineeredsilicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化钽氧化铝氮氧硅(tantalumnitride，aluminumoxide，siliconnitride，siliconoxide，silicon，TANOS)以及金属高介电系数能带工程硅氧氮氧硅(metal-high-kbandgap-engineeredsilicon-oxide-nitride-oxide-silicon，MABE-SONOS)。
多个导电线可包括高功函数金属或具有n型或p型掺杂的多晶硅，且可作为字线、接地选择线及串行选择线的导电线使用。一金属的功函数代表将一电子由金属除去所需的最小热力功(亦即能量)。功函数是金属的表面性质。举例来说，高功函数金属可包括化学元素氮化钛(TiN)、氮化钽(TaN)、铂(Pt)、钨(W)等。
图2B是沿着图2A中X方向上的一线AA’所截取的存储器元件的剖面图。如图2B的范例所示，第一半导体材料(例如261-266)与绝缘材料(例如250)在Z方向上交替的多个层是形成在一半导体基板(例如240)上方。
在一实施方式中，此些第一半导体材料层可使用具有适合在毯覆性沉积中作为NAND单元通道区域(例如未掺杂或微掺杂)的一第一掺杂浓度分布的多晶硅形成在存储器元件的一阵列区中。绝缘材料可例如使用二氧化硅、其他氧化硅或氮化硅来实现。此些层可以多种方式形成，包括在本领域中现有的低压化学气相沉积(LowPressureChemicalVaporDeposition，LPCVD)工艺。
图2C是沿着图2A中Y方向上的一线BB’所截取的存储器元件的剖面图。图2C绘示于多个导电线(例如231、232)之间，第一半导体材料(例如264-266)与绝缘材料250在Z方向上交替的多个层，且其是形成在一半导体基板(例如240)上方。导电线(例如231、232)是与衬垫区域(例如220)中的第一半导体材料的多个层绝缘(例如通过绝缘层271、272)。导电线可作为字线(例如图1的125-1至125-N)、接地选择线(图1的126、127)及/或串行选择线(图1的109、119)使用。
图3A、图3B、图3C图绘示在存储器元件中形成通过第一半导体材料的多个层的多个孔洞的结果。图3A是存储器元件的上视图，多个孔洞包括排列在一线上的一第一组孔洞(例如361-367)，其是在与多个导电线(例如232)在之上排列的条带(例如211、212)的多个叠层接触的衬垫区域220的一边缘上方。多个孔洞也包括排列在一线上的一第二组孔洞(例如371-377)，其是在与多个第二导电线(例如231)在之上排列的条带(例如291、292)的多个第二叠层接触的衬垫区域220的一相对边缘上方。虽然所示出的孔洞具有矩形的形状，然孔洞可具有其他形状，例如方形、圆形、多边形等。
图3B是沿着图3A中X方向上的一线AA’所截取的存储器元件的剖面图。如图3B的范例所示，第一组孔洞中的孔洞(例如361-367)是通过在Z方向上的第一半导体材料(例如261-266)的多个层而形成。此些孔洞为后续的刻蚀工艺暴露出相邻且围绕第一半导体材料的多层中的孔洞的第一半导体材料，以形成拉回(pull-back)区域。
图3C是沿着图3A中Y方向上的一线BB’所截取的存储器元件的剖面图。图3C绘示在第一组孔洞中的一孔洞(例如363)以及在第二组孔洞中的一孔洞(例如373)是通过在Z方向上的第一半导体材料(例如图2的261-266)的多个层而形成。此些孔洞暴露出相邻且围绕第一半导体材料的多层中的孔洞的第一半导体材料。
图4A、图4B、图4C绘示执行一刻蚀工艺至通过多个孔洞的多个层的结果，以在相邻且围绕孔洞的层当中形成拉回区域。刻蚀工艺可为等向性刻蚀的湿刻蚀或干刻蚀，并具有所需的高硅/氧刻蚀选择性，以减少对绝缘材料(例如250)的氧化损坏。图4A是如图3A的存储器元件的上视图，拉回区域的细节绘示于图4B、图4C。
图4B是沿着图4A中X方向上的一线AA’所截取的存储器元件的剖面图。如图4B的范例所示，拉回区域(例如461-468)是形成在相邻且围绕第一组孔洞(例如图3B的361-367)的层当中。举例来说，拉回区域461及462是形成在相邻且围绕孔洞361的层当中，拉回区域462及463是形成在相邻且围绕孔洞362的层当中，拉回区域463及464是形成在相邻且围绕孔洞363的层当中，...以及拉回区域467及468是形成在相邻且围绕孔洞367的层当中。在X方向上沿着线AA’，是除去于二相邻的孔洞(例如图3B的362、363)之间的第一半导体材料，以形成一拉回区域(例如463)。
图4C是沿着图4A中Y方向上的一线BB’所截取的存储器元件的剖面图。图4C绘示拉回区域是形成在相邻且围绕孔洞的层当中。举例来说，拉回区域463a及463b是形成在相邻且围绕孔洞363(图3C)的层当中，拉回区域473a及473b是形成在相邻且围绕孔洞373(图3C)的层当中。在Y方向上沿着线BB’，于相邻孔洞(例如图3C的363及373)之间的第一半导体材料可不完全除去，如此，可保留第一半导体材料(例如463c)的元素于相邻孔洞(例如图3C的363及373)间的相邻拉回区域(例如463b及473a)之间。
图5A、图5B、图5C绘示沉积第二半导体材料的一薄膜于多个孔洞之上与拉回区域之内。第二半导体材料可为N掺杂或P掺杂半导体材料，其是取决于存储器元件与阵列结构的设计。第二半导体材料的薄膜可使用一化学气相沉积(ChemicalVaporDeposition，CVD)工艺或一原子层沉积(AtomicLayerDeposition，ALD)工艺来沉积。图5A是存储器元件的上视图，为保持图式简洁，并未示出所沉积的薄膜，沉积的薄膜的细节是绘示于图5B、图5C、图5D中。
图5B是沿着图5A中X方向上的一线AA’所截取的存储器元件的剖面图。如图5B的范例所示，第二半导体材料的薄膜(例如510)是沉积在第一组孔洞(例如图3B的361-367)之上与拉回区域(例如图4B的461-468)之内。在一实施方式中，例如是第一组孔洞(例如图3B的361-367)中的孔洞并没有完全填充(例如521)，以简化后续除去第二半导体材料的薄膜中多余材料的工艺。
图5C是沿着图5A中Y方向上的一线BB’所截取的存储器元件的剖面图。图5C绘示第二半导体材料的薄膜(例如510)是沉积在多个孔洞(例如图3C的363、373)之上与拉回区域(例如图4C的463a、463b、473a、473b)之内。在一实施方式中，孔洞(例如图3C的363、373)并没有完全填充(例如522)，以简化后续除去第二半导体材料的薄膜中多余材料的工艺。
图5D是沿着图5A中X方向上的一线CC’所截取的存储器元件的剖面图。图5D绘示第二半导体材料的薄膜(例如510)是沉积在相邻且围绕孔洞的拉回区域之内(例如511-516)，如此，使物理连接足以维持拉回区域中具有一第二掺杂浓度分布的第二半导体材料的薄膜(例如510)与具有第一掺杂浓度分布的第一半导体材料条带(例如211、212)的多个叠层中的条带之间的电流。
第一半导体材料可为未掺杂或微掺杂n型或p型。第二半导体材料可为微掺杂或重掺杂n型或p型。第一及第二半导体材料具有不同的掺杂浓度分布，且可具有相同种类或不同种类的掺杂。在一实施方式中，是取决于第一及第二半导体材料所选择的材料，PN结可形成在具有第二掺杂浓度分布的拉回区域中的第二半导体材料与具有第一掺杂浓度分布的条带中的第一半导体材料之间的边界或界面处。
图6A、图6B、图6C、图6D绘示从多个孔洞除去部分第二半导体材料的薄膜，同时留下层中与第一半导体材料接触的拉回区域中的第二半导体材料的元素的结果。除去工艺可通过等向性或非等向性刻蚀来执行。从多个孔洞(包括孔洞的侧表面上)除去部分第二半导体材料的薄膜，避免层间短路。图6A是如图5A的存储器元件的上视图，沉积薄膜的细节是绘示于图6B、图6C、图6D。
图6B是沿着图6A中X方向上的一线AA’所截取的存储器元件的剖面图。如图6B的范例所示，第二半导体材料的元素(例如661-666)保留在拉回区域当中，使得第一半导体材料(例如图3B的261-266)的层由第一组孔洞(例如361-367)之间的第二半导体材料的层所取代。
图6C是沿着图6A中Y方向上的一线BB’所截取的存储器元件的剖面图。如图6C的范例所示，第二半导体材料的元素(例如663a、663b、673a、673b)保留在拉回区域(例如图4C的463a、463b、473a、473b)当中。
图6D是沿着图6A中X方向上的一线CC’所截取的存储器元件的剖面图。图6D绘示第二半导体材料的薄膜(例如510)沉积于相邻且围绕孔洞的拉回区域之内(例如511-516)。图6B、图6C、图6D亦绘示通过除去工艺，除去沉积于包括沿着线AA’、BB’及CC’的衬垫区域(例如220)之上的部分第二半导体材料的层(例如第二半导体材料的薄膜510)。
包括图6B、图6C、图6D中所示的拉回区域中的第二半导体的元素是与层中的第一半导体材料接触。在与第一组孔洞中的孔洞相邻的拉回区域当中的第二半导体的元素是连接在相邻孔洞之间，以形成一导电线。导电线可作为与第一半导体材料的层中的第一半导体材料接触的一低电阻路径。
多层中的层具有各自的第一掺杂浓度分布，且拉回区域中的第二半导体材料的元素具有第二掺杂浓度分布。第二掺杂浓度分布在第二半导体材料的元素中建立较高的导电性。第一及第二半导体材料可为具有不同掺杂浓度分布的硅。
图7A、图7B、图7C绘示以绝缘层填充多个孔洞的结果，以密封住孔洞。绝缘材料可为一氧化材料。图7A是存储器元件的上视图，为了图式的简洁，并未示出绝缘材料。图7B是沿着图7A中X方向上的一线AA’所截取的存储器元件的剖面图，绘示第一组孔洞(例如图6B的361-367)是由绝缘材料(例如710)所填充，形成绝缘材料支柱(例如761-767)。图7C是沿着图7A中Y方向上的一线BB’所截取的存储器元件的剖面图，绘示第一组孔洞中的一孔洞(例如363)及第二组孔洞中的一孔洞(例如373)是由绝缘材料(例如710)所填充，形成绝缘材料支柱(例如763、773)。
图8是包括多个阶梯状着陆区的衬垫区域(例如图7A的220)的上视图。图8中所示的衬垫区域的方向是自图7A中所示的衬垫区域220旋转90度。特别地，图8绘示为在半导体衬垫叠层中的半导体衬垫上的多个阶梯状着陆区(例如811-818)形成开口，并在与各别开口相邻的阶梯状着陆区当中执行离子注入的结果。离子注入的结果，使在半导体衬垫中的阶梯状着陆区(例如811-818)里的离子注入区域形成在与各别开口相邻之处，且离子注入区域可具有一第三掺杂浓度分布。
多个孔洞包括排列在线DD’上的一第一组孔洞(例如361、362、368)，在与条带(例如211、212)的多个叠层接触的衬垫区域220的一边缘上。多个孔洞也包括排列在线EE’上的一第二组孔洞(例如371、372、378)，在与条带(例如291、292)的多个第二叠层接触的衬垫区域220的一相对边缘上。
开口(例如830)中的多个层里在各自的半导体衬垫上的阶梯状着陆区(例如811-818)是沉积在相邻且围绕第一组孔洞(例如361、362)与第二组孔洞(例如371、372)的导电线(例如841、851)之间。形成多个层间连接器(例如801-808)，其自一连接器表面延伸至多层上各自的半导体衬垫上方的阶梯状着陆区(例如811-818)。在例如是金属层1(图1)的一金属层中的图案化导电线可形成在连接器表面的顶部上方，并可连接至各自的层间连接器。图案化导电线可包括耦接至感应电路的多个总体位线。
第一半导体材料条带的多个叠层中的条带(例如211、212、291、292)可具有各自于存储器单元中的通道使用所沉积的第一掺杂浓度分布。相邻且围绕第一组孔洞与第二组孔洞的第二半导体材料的导电线(例如841、851)具有第二掺杂浓度分布。在分别的半导体衬垫上的阶梯状着陆区(例如811-818)可具有通过离子注入产生的第三掺杂浓度分布。半导体衬垫之间的区域(例如821-828)可具有以第一掺杂浓度分布所沉积的第一半导体材料。
图9A、图9B、图9C绘示在不同层上方的衬垫区域的透视图。图9A绘示于顶层上方的衬垫区域。相邻且围绕第一组孔洞及第二组孔洞的第二半导体材料的导电线(例如841、851)具有第二掺杂浓度分布。一阶梯状着陆区811具有一第三掺杂浓度分布，其是通过离子注入所产生。一层间连接器(例如801)是形成在阶梯状着陆区811的上方。在顶层下方的层上的阶梯状着陆区(例如812-818)是形成在此层(例如931)上方的导电线841、851之间的一开口当中以及与顶层上的阶梯状着陆区811相邻之处。
图9B绘示于顶层与底层之间的一层中的衬垫区域。所沉积的第一半导体材料(例如994)保留在导电线(例如844、854)之间，且由于离子注入因此层上方的层的遮蔽而被阻断或遮蔽在材料上方，而可具有与第一半导体材料条带的存储器单元区中相同的掺杂浓度分布。一阶梯状着陆区(例如814)是形成在导电线(例如844、854)之间的层上方，并具有通过离子注入所产生的一第三掺杂浓度分布。一层间连接器(例如804)是形成在此阶梯状着陆区上方。在此层之下的多个层上方的阶梯状着陆区(例如815-818)是形成在此层(例如934)上方的导电线844、854之间的一开口当中以及与此层上方的阶梯状着陆区(例如814)相邻之处。
图9C绘示在底层上方的衬垫区域。所沉积的第一半导体材料(例如998)保留在导电线(例如848、858)之间，且由于离子注入因底层上方的层的遮蔽而被阻断或遮蔽在材料上方，而可具有与第一半导体材料条带的存储器单元区中相同的掺杂浓度分布。一阶梯状着陆区(例如818)是形成在导电线(例如848、858)之间的底层上方。一层间连接器(例如808)是形成在此阶梯状着陆区上方。
图10是在一存储器元件中的衬垫区域的等角视图，为保持图式简洁，并未示出孔洞中所填充的绝缘材料。如图10所示的范例中，元件包括多个层，多个层之中的层包括一第一半导体材料的各自的半导体衬垫。沉积此些层，使多个层中的半导体衬垫形成半导体衬垫的一叠层。此元件包括与半导体衬垫的叠层中的第一半导体材料接触的第二半导体材料的层(例如导电线841、851)的一叠层。多个绝缘材料支柱(例如孔洞361、362、368、377、378内所填充的绝缘材料)是通过第二半导体材料的层的叠层来沉积，其中第二半导体材料是在相邻且围绕层中的绝缘材料支柱的区域当中。
在半导体衬垫叠层当中的阶梯状着陆区(例如811、812、818)具有第三掺杂浓度分布，例如是经由离子注入的方式所产生。在层的叠层当中的第二半导体材料的元素(例如导电线841、851)具有第二掺杂浓度分布，第二掺杂浓度分布在第二半导体材料的元素中建立一较高的导电性。多个绝缘材料支柱包括至少一组支柱(例如孔洞361、362、368内所填充的绝缘材料)，其是排列成一线。在相邻且围绕此组支柱中的支柱的区域当中的第二半导体材料的元素(例如导电线841)是连接于线上的相邻支柱之间，以形成一导电线。
多个层上方的层包括各自耦接至半导体衬垫(例如导电线848)的多个条带(例如281、282)。多个条带可具有一第一掺杂浓度分布。一存储器层可沉积在多个条带当中的条带的表面上方。层间连接器(例如801、802、808)是沉积在半导体衬垫的叠层当中各自的阶梯状着陆区(例如811、812、818)上方。
在例如与图10描述有关的一垂直型栅极三维阵列的一实施方式中，第一半导体材料的半导体衬垫的一叠层被耦接至条带的多个叠层当中的条带，其中此些条带是作为位线，此些半导体衬垫是作为位线衬垫。在例如与US非临时专利申请号第14/284,306号中所描述的一垂直型通道三维阵列的一实施方式中，所述的第一半导体材料的半导体衬垫的一叠层实质上可耦接至条带的多个叠层当中的条带，其中此些条带是作为字线，此些半导体衬垫是作为字线衬垫。在其他实施方式中，如本文所述的第一半导体材料的半导体衬垫的一叠层实质上可应用于其他的多层电路结构当中。
图11绘示用于制造一存储器元件的方法的一实施例的简易流程图。在步骤1110，一第一半导体材料与绝缘材料交替的多个层是形成在一半导体基板上方。在步骤1120，多个孔洞是通过多个层而形成。多个孔洞可包括排列在一线上的至少一组孔洞。在步骤1130，是通过多个孔洞执行一刻蚀工艺至多个层，以在相邻且围绕此些孔洞的此些层当中形成拉回区域。在步骤1140，第二半导体材料的一薄膜是沉积在多个孔洞之上以及拉回区域之内。在步骤1150，是从多个孔洞除去部分第二半导体材料的薄膜，同时留下层中与第一半导体材料接触的拉回区域中的第二半导体材料的元素。第一半导体材料的多个层中的层具有各自的第一掺杂浓度分布，且拉回区域中的第二半导体材料的元素具有第二掺杂浓度分布，其中第二掺杂浓度分布在第二半导体材料的元素中建立较高的导电性。在与此组孔洞中的孔洞相邻的拉回区域中的第二半导体的元素可连接在线上的相邻孔洞之间，以形成一导电线。在步骤1160，是以绝缘材料填充多个孔洞，如此，多个绝缘材料支柱是通过第二半导体材料的层的叠层来形成，其中第二半导体材料是在相邻且围绕层中的支柱的区域当中。
在形成一第一半导体的多个层之后，以及在形成通过多个层的多个孔洞之前，第一半导体材料条带的多个叠层可在第一半导体材料的多个层当中被刻蚀，一存储器层可形成在多个叠层当中的条带表面上方，且多个导电线可形成在存储器层之上。导电线可作为用于形成存储器单元于条带叠层上方的字线，并作为用于操作存储器单元的接地选择线与串行选择线。
图12是根据一实施例的一集成电路存储器元件的简易方块图。集成电路1200包括在一集成电路基板上方的一三维存储器阵列1260。
三维存储器阵列1260包括多个层，多个层之中的层包括一第一半导体材料的各自的半导体衬垫，并沉积此些层，使多个层中的半导体衬垫形成半导体衬垫的一叠层。三维存储器阵列1260包括与半导体衬垫的叠层中的第一半导体材料接触的第二半导体材料的层的一叠层。多个绝缘材料支柱是通过第二半导体材料的层的叠层来沉积，其中第二半导体材料是在相邻且围绕层中的绝缘材料支柱的区域当中。在第一半导体材料的半导体衬垫的叠层当中的衬垫具有各自的第一掺杂浓度分布，且在层的叠层当中的第二半导体材料的元素具有第二掺杂浓度分布，其中第二掺杂浓度分布在第二半导体材料的元素中建立一较高的导电性。
多个支柱可包括至少一组支柱，其是排列成一线，且在相邻且围绕此组支柱中的相邻支柱的区域当中的第二半导体材料的元素可连接于线上的相邻支柱之间，以形成一导电线。第一及第二半导体材料可为具有不同掺杂浓度分布的硅。
多个层上方的层包括各自耦接至半导体衬垫的多个条带。一存储器层可沉积在多个条带当中的条带表面上方。多个支柱可包括至少一组支柱，其是排列成一线，且在相邻且围绕此组支柱中的相邻支柱的区域当中的第二半导体材料的元素可连接于线上的相邻支柱之间，以形成第二半导体材料的一导电线。存储器元件可包括开口，其是用于半导体衬垫的叠层当中的半导体衬垫上方的多个阶梯状着陆区，以及邻近于开口的半导体衬垫中的阶梯状着陆区之中的离子注入区域。
在半导体衬垫的叠层当中的衬垫的一层中，第一半导体材料的衬垫可具有一第一掺杂浓度分布，第二半导体材料的导电线可具有一第二掺杂浓度分布，且阶梯状着陆区可具有一第三掺杂浓度分布。
一列译码器1240被耦接至多条字线1245，且字线是沿着三维存储器阵列1260中的列排列。一行译码器1270被耦接至沿着三维存储器阵列1260中的行排列的多条位线1265，用以从三维存储器阵列1260中的存储器单元读取及写入数据。一记忆库译码器(bankdecoder)1250被耦接至总线1255上的三维存储器阵列1260中的多个记忆库。地址是在总线1230上供应至行译码器1270、列译码器1240及记忆库译码器1250。方块1280中的感测放大器及数据输入结构例如是经由数据总线1275耦接至行译码器1270。从感测放大器的感测数据是经由数据输出线1285供应至输出电路1290。输出电路1290将感测数据驱送至集成电路1200外部的目的地。输入的数据是经由数据输入线1205从集成电路1200上的输入/输出端、或从其他在集成电路1200内部或外部的数据源，例如是一通用用途处理机(generalpurposeprocessor)或特殊用途应用电路(specialpurposeapplicationcircuitry)、或经由三维存储器阵列1260提供系统单芯片(system-on-a-chip)功能性的模块的组合，来供应至方块1280中的数据输入结构。
在图12中所示的范例中，一控制器1210使用一偏压配置状态机来控制所产生或透过方块1220中的电压供应所提供的偏压配置供应电压(biasarrangementsupplyvoltage)的运用，例如读取或写入电压。控制器1210可包括用于多层单元(Multi-LevelCell，MLC)写入及读取的操作模式。控制器1210可使用本领域已知的特殊用途逻辑电路(special-purposelogiccircuitry)来实现。在替代的实施例中，控制器包括一通用用途处理机，其可在相同的集成电路上实现，并执行一计算器程序来控制元件的操作。在又一其它的实施例中，可利用特殊用途逻辑电路与通用用途处理机的组合来作为控制器。
本文所描述的技术可应用于三维、多层存储器元件，包括浮栅存储器、电荷捕捉存储器及其它不变性存储器。此技术也可应用于其它半导体元件，对于改善多层结构中在高热工艺后形成的高浓度结是有益的。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种制造一存储器元件的方法，包括：
形成一第一半导体材料的多个层；
形成通过这些层的多个孔洞；
透过这些孔洞，对这些层执行一刻蚀工艺，以在相邻且围绕这些孔洞的这些层之中形成多个拉回(pull-back)区域；
沉积一第二半导体材料的一薄膜于这些孔洞之上与这些拉回区域之内；
将部分该第二半导体材料的该薄膜从这些孔洞除去，同时留下与这些层中的该第一半导体材料接触的这些拉回区域当中的该第二半导体材料的多个元素；以及
以绝缘材料填充这些孔洞。
2.根据权利要求1所述的方法，其中该第一半导体材料的这些层中的多层各自具有一第一掺杂浓度分布，且这些拉回区域当中的该第二半导体材料的这些元素具有一第二掺杂浓度分布，该第二掺杂浓度分布在该第二半导体材料的这些元素中相较于该第一掺杂浓度分布建立一较高的导电性。
3.根据权利要求2所述的方法，其中这些孔洞包括排列在一线上的至少一组孔洞，且在与该组孔洞中的多个孔洞相邻的这些拉回区域当中的该第二半导体材料的这些元素是连接于该线上的相邻孔洞之间，以在各该层中形成一导电线。
4.根据权利要求1所述的方法，更包括在这些层上方的多个阶梯状着陆区形成多个开口，以及透过这些层中的这些开口执行离子注入(ionimplantation)。
5.根据权利要求1所述的方法，其中该第一半导体材料及该第二半导体材料是具有不同掺杂浓度分布的硅。
6.根据权利要求1所述的方法，更包括图案化该第一半导体材料的这些层，该第一半导体材料的这些层包括多个衬垫区域以及各自耦接至这些衬垫区域的多个条带，其中，这些孔洞是通过这些衬垫区域而形成。
7.根据权利要求6所述的方法，其中这些孔洞包括排列在一线上的至少一组孔洞，且在与该组孔洞中的多个孔洞相邻的这些拉回区域当中的该第二半导体材料的这些元素是连接于该线上的相邻孔洞之间，以在各该层中形成该第二半导体材料的一导电线。
8.根据权利要求7所述的方法，更包括在这些层上方的这些衬垫区域之中的多个阶梯状着陆区形成多个开口，以及在与这些开口相邻的这些衬垫区域之中的这些阶梯状着陆区中执行离子注入(ionimplantation)。
9.根据权利要求8所述的方法，其中在这些层中的一层当中，该第一半导体材料的各该衬垫区域具有一第一掺杂浓度分布，该第二半导体材料的各该导电线具有一第二掺杂浓度分布，各该阶梯状着陆区具有一第三掺杂浓度分布。
10.根据权利要求1所述的方法，包括：
在所述形成该第一半导体材料的这些层的步骤之后以及在所述形成通过这些层的这些孔洞的步骤之前，
在该第一半导体材料的这些层中，刻蚀第一半导体材料条带的多个叠层；
形成一存储器层于这些叠层中的第一半导体材料条带的表面上方；以及
形成多个导电线于该存储器层之上。
11.一种半导体元件，包括：
多个层，这些层各自包括一第一半导体材料的多个半导体衬垫中的一半导体衬垫，使这些层中的这些半导体衬垫形成半导体衬垫的一叠层；
一第二半导体材料的一叠层，与半导体衬垫的该叠层中的该第一半导体材料接触；以及
多个绝缘材料支柱，通过该第二半导体材料的该叠层，其中该第二半导体材料是在相邻且围绕这些层中的这些绝缘材料支柱的区域中。
12.根据权利要求11所述的半导体元件，其中在该第一半导体材料的半导体衬垫的该叠层中的多个衬垫各自具有一第一掺杂浓度分布，在该叠层中的该第二半导体材料的多个元素具有一第二掺杂浓度分布，该第二掺杂浓度分布在该第二半导体材料的这些元素中相较于该第一掺杂浓度分布建立一较高的导电性。
13.根据权利要求12所述的半导体元件，其中这些绝缘材料支柱包括排列在一线上的至少一组支柱，且在相邻且围绕该组支柱中的相邻支柱的区域当中的该第二半导体材料的这些元素是连接于该线上的相邻支柱之间，以在各该层中形成一导电线。
14.根据权利要求11所述的半导体元件，更包括这些层上方的多个阶梯状着陆区的多个开口，以及透过这些层中的这些开口的离子注入(ionimplantation)。
15.根据权利要求11所述的半导体元件，其中该第一半导体材料及该第二半导体材料是具有不同掺杂浓度分布的硅。
16.根据权利要求11所述的半导体元件，其中这些层包括各自耦接至这些半导体衬垫的多个条带。
17.根据权利要求16所述的半导体元件，更包括一存储器层，该存储器层是在这些条带的表面上方。
18.根据权利要求16所述的半导体元件，其中这些绝缘材料支柱包括排列在一线上的至少一组支柱，相邻且围绕该组支柱中的相邻支柱的区域当中具有一第二掺杂浓度分布的该第二半导体材料的多个元素是连接于该线上的相邻支柱之间，以在各该层中形成该第二半导体材料的一导电线。
19.根据权利要求18所述的半导体元件，更包括在半导体衬垫的该叠层中的这些半导体衬垫上方的多个阶梯状着陆区的多个开口，以及在与这些开口相邻的这些半导体衬垫中的这些阶梯状着陆区中的多个离子注入(ionimplantation)区域。
20.根据权利要求19所述的半导体元件，其中在半导体衬垫的该叠层中的一衬垫层当中，该第一半导体材料的各该半导体衬垫具有一第一掺杂浓度分布，该第二半导体材料的各该导电线具有该第二掺杂浓度分布，各该阶梯状着陆区具有一第三掺杂浓度分布。
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