TWI559508B - 三維堆疊半導體結構及其製造方法 - Google Patents

Description

三維堆疊半導體結構及其製造方法

本發明是有關於一種三維堆疊半導體結構及其製造方法，且特別是有關於一種三維堆疊半導體結構其於堆疊記憶胞和金屬繞線(metal routes)之間形成一金屬氧化物半導體(MOS)層(source contacts)以做為層選擇之用，及其結構之製造方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。然而，傳統的三維堆疊記憶體結構仍有一些問題需要被解決。

第1圖係為一種3D堆疊半導體結構之立體圖。第1 圖中係繪示一種3D NAND記憶體陣列結構為例做說明。3D堆疊半導體結構包括陣列區域11和扇出區域(fan-out region)13。多層陣列係形成於一絕緣層上，並包括複數條字元線125-1 WL、...、125-N WL，其與複數個堆疊等向性地形成。複數個堆疊包括半導體條112、113、114、115。相同平面中的半導體條係藉由階梯結構(亦稱為位元線結構)而電性耦接在一起。階梯結構102B、103B、104B、105B(又稱接墊結構/位元線接墊)終結半導體條(例如半導體條102、103、104、105)。如圖中顯示的，這些階梯結構102B、103B、104B、105B係電連接至不同的位元線，以供連接至解碼電路，用於選擇此陣列之內的平面。堆疊之半導體條102、103、104、105具有源極線端至位元線端方向。堆疊之半導體條102、103、104、105於一端由階梯結構(接墊結構/位元線接墊)102B、103B、104B、105B所終結，通過串列選擇線(SSL，string selection lines)閘極結構109、接地選擇線GSL 127、字元線125-N WL至125-1 WL、接地選擇線GSL 126，而於另一端由一源極線所終結(被圖之其他部分遮住)。堆疊之半導體條112、113、114、115於一端由階梯結構112A、113A、114A、115A所終結，通過SSL閘極結構119、接地選擇線GSL 126、字元線125-1 WL至125-N WL、接地選擇線GSL 127，而於另一端由源極線128所終結。源極線128包括交錯堆疊的絕緣層(如氧化層)和導電層(如多晶矽作為閘極材料)，並有垂直於堆疊結構的接觸孔與孔內填充的導電材料以使各層的導電層外接。

然而，如第1圖所示之串列選擇線(SSL)在製程上不易製作。當3D堆疊半導體結構的尺寸縮小且需要建構更多的層數和更緊密的元件間距時，製程窗口(process window)則十分狹窄，製作更為不易。

另外，業者亦提出有PNVG結構，為另一種型態的3D堆疊垂直閘極半導體結構，而PN二極體的反向偏壓漏電流，(reverse bias leakage)對PNVG結構至關重要，以避免增加通道潛在漏電流(boosted channel potential leakage)。解碼期間，PNVG結構需要複雜精細的操作波形以避免PN接面漏電流，亦有一種三相編程方法(three-phase programming method)已經被提出用來進行PNVG結構之解碼。然而，此編程方法十分複雜，且也不容易形成P+/N。

本發明係有關於一種三維堆疊半導體結構及相關之製造方法。根據實施例，一金屬氧化物半導體(metal-oxide-semiconductor，MOS)層係形成於金屬繞線(metal routes)和三維堆疊記憶胞之間。

根據一實施例，係提出一種三維堆疊半導體結構，包括：複數個堆疊(stacks)垂直形成於一基板上且相互平行，一介電層形成於該些堆疊上；複數個導電塞(conductive plugs)獨立形成於介電層處；和一金屬氧化物半導體(MOS)層形成於介電層 上。該些堆疊其中之一包括複數個多層柱體(multi-layered pillar)，各多層柱體包括複數層絕緣層和複數層導電層交替堆疊而成。MOS層包括複數個MOS結構分別與導電塞電性連接。

根據實施例，係提出一種三維堆疊半導體結構之製造方法，包括：形成複數個堆疊於一基板上且相互平行，其中該些堆疊之一係包括一多層柱體具有複數層絕緣層和複數層導電層交替堆疊而成；形成一介電層於堆疊上；形成複數個導電塞獨立地位於介電層處；和形成一金屬氧化物半導體(MOS)層於介電層上，且MOS層包括複數個MOS結構分別與導電塞電性連接。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11‧‧‧陣列區域

13‧‧‧扇出區域

102、103、104、105、112、113、114、115、25-1、25-2、25-3、25-4‧‧‧半導體條

102B、103B、104B、105B、112A、113A、114A、115A‧‧‧階梯結構

125-1 WL、...、125-N WL、WL、WL₀、WL₃₁‧‧‧字元線

BL、BL_N、BL_N+1、BL-1、BL-2、BL-3、BL-4‧‧‧位元線

109、119、SSL‧‧‧串列選擇線

126、127、GSL‧‧‧接地選擇線

128、SL‧‧‧源極線

20‧‧‧基板

21、22、23、24‧‧‧堆疊

21-1、22-1、23-1、24-1、24-2‧‧‧多層柱體

211、221、231、241‧‧‧絕緣層

213、223、233、243‧‧‧導電層

215、225、235、245‧‧‧電荷捕捉層

21G、22G、23G、24G‧‧‧閘極

26、36‧‧‧介電層

27-1、27-2、27-3、27-4‧‧‧導電塞

28-1、28-2、28-3、28-4‧‧‧圖案化多晶矽層

281a、282a、283a、284a‧‧‧未摻雜多晶矽

281b、282b、283b、284b‧‧‧重摻雜多晶矽

29-1、29-2、29-3、29-4‧‧‧圖案化氧化層

29S-1‧‧‧閘極氧化物

29G-1、29G-2、29G-3、29G-4‧‧‧島狀閘極

31、32、33、34‧‧‧MOS結構

35‧‧‧位元線接墊選擇器

411、412、413、414‧‧‧閘極線接觸

431、432、433、434‧‧‧源極線接觸

451、452、453、454‧‧‧位元線接觸

471、472、473、474‧‧‧位元線接墊選擇器接觸

51、52、53、54‧‧‧層選擇線

MOS‧‧‧金屬氧化物半導體層

Layer-1、Layer-2、Layer-3、Layer-4‧‧‧層平面

BP1、BP2、BP3、BP4‧‧‧位元線接墊

A1‧‧‧第一區域

A2‧‧‧第二區域

ML1‧‧‧第一金屬層

ML2‧‧‧第二金屬層

ML3‧‧‧第三金屬層

第1圖係為一種3D堆疊半導體結構之立體圖。

第2圖係為本揭露一實施例之一三維堆疊半導體結構之示意圖。

第3圖-第6圖繪示本揭露一實施例之三維堆疊半導體結構的一MOS層之製造方法。

第7圖-第9圖繪示根據實施例於第6圖之MOS層上方形成金屬繞線之製造方法。

第10圖和第11圖分別繪示本揭露另一實施例之三維堆疊半導體結構的MOS層和金屬繞線之示意圖。

此揭露內容之實施例係提出三維堆疊半導體結構及相關之製造方法。實施例中，一金屬氧化物半導體(metal-oxide-semiconductor，MOS)層係形成於金屬繞線(metal routes)和三維堆疊記憶胞之間。實施例之單層MOS層包括多個MOS結構以做為層選擇器(layer-selectors)，以選擇和解碼待操作之層平面(to-be-operated plane/layer)。再者，實施例之三維堆疊半導體結構可經由簡單可靠的方法進行解碼。

本揭露之實施例可以應用在多種型態之三維堆疊半導體結構。例如，實施例可應用，但非限制性地於，一三維PNVG型態之三維堆疊半導體結構，或是傳統指狀垂直式(finger VG type)三維堆疊半導體結構。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體結構及其相關之製造方法。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。

再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用製程之需要。因此，未於本揭露提出的其他實施態 樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

下述實施例，係以類似PNVG型態之一三維堆疊半導體結構為例作說明，但本揭露並不僅限於此。第2圖係為本揭露一實施例之一三維堆疊半導體結構之示意圖。根據實施例，一三維堆疊半導體結構包括複數個堆疊(stacks)21，22，23，24垂直形成於一基板20上且相互平行，且該些堆疊21，22，23，24其中之一係包括複數個多層柱體(multi-layered pillar)例如第2圖中例示之21-1,22-1,23-1,24-1,24-2。各多層柱體係包括複數層絕緣層211、221、231、241(例如氧化層)和複數層導電層213、223、233、243(例如多晶矽層)交替堆疊而成。一對的絕緣層和導電層(例如絕緣層211和導電層213)係為一OP層。

再者，該些堆疊21，22，23，24其中之一亦包括複數個電荷捕捉層(charging trapping layers)215，225，235，245分別形成於多層柱體(例如21-1,22-1,23-1,24-1,24-2)之側壁，和複數個複數個閘極21G，22G，23G，24G(字元線WL、串列選擇線SSL和接地選擇線GSL)形成於電荷捕捉層215，225，235，245上，並填滿位於多層柱體(例如21-1，22-1，23-1，24-1，24-2)側壁上的相鄰電荷捕捉層215，225，235，245之間隙。堆疊21，22，23，24和閘極21G，22G，23G，24G係沿第一方向(i.e.y-方向)延伸。

再者，實施例之三維堆疊半導體結構亦包括複數個半導體條(semiconductor strips)25-1，25-2，25-3，25-4，半導體條25-1，25-2，25-3，25-4各沿著第二方向(i.e.x-方向)延伸。其中第二方向垂直於第一方向。如第2圖所示，各半導體條(例如25-1，25-2，25-3，25-4)係連接位於相同平面層之不同堆疊(例如21，22，23，24)之多層柱體(例如21-1，22-1，23-1，24-1，24-2)的導電層。例如，半導體條25-1(沿x-方向延伸)係連接不同堆疊21，22，23，24之多層柱體21-1，22-1，23-1，24-1之位於相同平面層標示為layer-1的導電層213，223，233，243。類似的，半導體條25-2係連接不同堆疊21，22，23，24之多層柱體21-1，22-1，23-1，24-1之位於相同平面層標示為layer-2的導電層213，223，233，243。半導體條25-3係連接不同堆疊21，22，23，24之多層柱體21-1，22-1，23-1，24-1之位於相同平面層標示為layer-3的導電層213，223，233，243；半導體條25-4係連接不同堆疊21，22，23，24之多層柱體21-1，22-1，23-1，24-1之位於相同平面層標示為layer-4的導電層213，223，233，243。因第2圖繪製角度關係，其他多層柱體和連接相同平面層的其他半導體條雖存在但沒有出現於圖中。

再者，實施例之三維堆疊半導體結構亦包括複數個接墊結構，例如位元線接墊(bit line pads)BP1，BP2，BP3，BP4，電性連接至半導體條25-1，25-2，25-3，25-4，其中位於相同平面層的半導體條25-1，25-2，25-3，25-4係以接墊結構BP1，BP2， BP3，BP4其中之一電性連接。例如，位、於同一平面標示為Layer-1的半導體條25-1係一起耦接至位元線接墊BP1；位於同一平面標示為Layer-2的半導體條25-2係一起耦接至位元線接墊BP2；位於同一平面標示為Layer-3的半導體條25-3係一起耦接至位元線接墊BP3；位於同一平面標示為Layer-4的半導體條25-4係一起耦接至位元線接墊BP4。

在此例示之類似PNVG型態之三維堆疊半導體結構，一串列選擇線(string selection line，SSL)(i.e.堆疊21)和接地選擇線(ground selection line，GSL)(i.e.堆疊24)係連續成形(configured continuously)，如同字元線連續不斷開的結構一般。再者，接墊結構例如位元線接墊BP1，BP2，BP3，BP4各包括一第一區域A1和一第二區域A2連接第一區域A1。注意的是，此揭露並不限制於此類似PNVG之實施態樣，也可以應用於其他型態之垂直閘極(VG)三維堆疊半導體結構。第一區域A1/第二區域A2例如是N+區域/N區域或P+區域/N區域。一實施例中，係形成N+區域/N區域以做為第一區域A1/第二區域A2。

三維堆疊半導體結構更包括不同層的金屬繞線(metal routes，例如第一金屬層ML1、第二金屬層ML2、第三金屬層ML3)於堆疊如21，22，23，24上方。根據本揭露之實施例，一TFT金屬氧化物半導體(MOS)層係形成於金屬繞線和堆疊21，22，23，24(具三維堆疊記憶胞)之間。實施例中，形成於一介電層上方之MOS層係包括多個MOS結構，以做為層選擇器 (layer-selectors)以選擇和解碼待操作之層平面(to-be-operated plane/layer)。其細節描述如後。

實施例中，位元線接墊BP1，BP2，BP3，BP4各包之第一區域A1和第二區域A2的摻雜型態和摻雜濃度係依堆疊21，22，23，24上方的MOS結構的型態而定。例如，如果MOS結構是NMOS，則位元線接墊BP1，BP2，BP3，BP4的第一區域A1和第二區域A2分別為N+區域和N區域(i.e.第二區域A2的摻雜濃度係低於第一區域A1的摻雜濃度)。另一實施例中，如果MOS結構是PMOS，則位元線接墊BP1，BP2，BP3，BP4的第一區域A1和第二區域A2分別為P+區域和N區域(i.e.第一區域A1和第二區域A2係摻雜不同型態的摻雜物)。

第3~6圖繪示本揭露一實施例之三維堆疊半導體結構的一MOS層之製造方法。實施例之MOS層係位於堆疊21，22，23，24上方做為層選擇器(layer-selectors)以選擇和解碼待操作之層平面，而金屬繞線則形成於MOS層上方。第7~9圖繪示根據一實施例於第6圖之MOS層上方形成金屬繞線之製造方法。請同時參照第2圖，以參考實施例三維堆疊半導體結構中的相關元件。

首先，提供一基板20(具氧化埋層)，形成複數個堆疊如21，22，23，24垂直於基板20上，各堆疊21，22，23，24係包括複數個多層柱體例如21-1，22-1，23-1，24-1，24-2。各多層柱體係包括複數層絕緣層211、221、231、241(例如氧化層) 和複數層導電層213、223、233、243(例如多晶矽層)交替堆疊而成(第2圖)。一對的絕緣層和導電層(例如絕緣層211和導電層213)係為一OP層。各堆疊複數個堆疊記憶胞(stacking cells)，其中數個層平面(如Layer-1，Layer-2，Layer-3，Layer-4)係垂直堆疊，堆疊的該些記憶胞係以排列成三維陣列。再者，電荷捕捉層(charging trapping layers)(如215，225，235，245)分別形成於多層柱體(例如21-1,22-1,23-1,24-1,24-2)之側壁，和複數個複數個閘極21G，22G，23G，24G(字元線WL、串列選擇線SSL和接地選擇線GSL)，半導體條(例如25-1，25-2，25-3，25-4)和接墊結構(例如位元線接墊BP1，BP2，BP3，BP4)係如第2圖所示方式形成。

一MOS層係形成於堆疊(如21，22，23，24)上方。如第3圖所示，一介電層26例如氧化層係形成於堆疊(如21，22，23，24)，以做為一介電平坦層(提供一平坦化表面)上。之後，沿著第三方向(i.e.z-方向)形成複數個導電塞(conductive plugs)27-1，27-2，27-3，27-4獨立地位於介電層26處，並對應於位元線接墊(如BP1，BP2，BP3，BP4)以到達不同的層平面(如Layer-1，Layer-2，Layer-3，Layer-4)。這些導電塞如27-1，27-2，27-3，27-4亦可稱為MiLC多晶矽插塞(MiLC polysilicon plugs)。一實施例中，導電塞的製作可以是先形成塞孔(plug holes)和填入N+或P+多晶矽於塞孔中，接著以CMP(停在介電層26上)或其他適合製程進行平坦化。根據實施例，MOS層包括多個MOS結構 分別與導電塞如27-1，27-2，27-3，27-4電性連接以做為層選擇器。

導電塞可以是N+多晶矽插塞或P+多晶矽插塞。一實施例中，如果MOS結構是NMOS，則導電塞如27-1，27-2，27-3，27-4係為N+多晶矽，其中接墊結構(如位元線接墊BP1，BP2，BP3，BP4)的第一區域A1和第二區域A2分別為N+區域和N區域(i.e.第二區域A2的摻雜濃度係低於第一區域A1的摻雜濃度)。一實施例中，如果MOS結構是PMOS，則導電塞如27-1，27-2，27-3，27-4係為P+多晶矽，其中位元線接墊BP1，BP2，BP3，BP4的第一區域A1和第二區域A2分別為P+區域和N區域。

之後，進行MOS結構之製作。首先，數個圖案化多晶矽層28-1，28-2，28-3，28-4形成於介電層26上，和數個圖案化氧化層29-1，29-2，29-3，29-4形成於圖案化多晶矽層28-1，28-2，28-3，28-4上，如第4A圖和第4B圖所示。第4B圖為沿第4A圖之剖面線4B-4B繪製之圖案化氧化層和圖案化多晶矽層之剖面圖。第4A圖和第4B圖中，係以四組多晶矽條(各包括一圖案化氧化層和一圖案化多晶矽層)分別連接(如覆蓋於其上)導電塞27-1，27-2，27-3，27-4為例作說明。製作時可以先沈積一未摻雜多晶矽，再覆蓋一氧化層沈積(供雙閘極和硬質遮罩之用)，之後進行圖案化而得。

之後，形成數個島狀閘極(island gates)29G-1， 29G-2，29G-3，29G-4，如第5A圖所示。請同時參照第5B圖，其為沿第5A圖之剖面線5B-5B繪製之島狀閘極29G-1之剖面圖。製作島狀閘極時可先形成一閘極氧化物(GOX)(如29S-1)覆蓋圖案化多晶矽層(如28-1，28-2，28-3，28-4)之側壁，之後再形成圖案化氧化層(如29-1，29-2，29-3，29-4)和沈積一多晶矽層於其上，再進行島狀閘極圖案化製程。其中，島狀閘極29G-1，29G-2，29G-3，29G-4係覆蓋圖案化氧化層和閘極氧化物。再者，島狀閘極29G-1、29G-2、29G-3、29G-4係彼此絕緣，例如島狀閘極29G-1絕緣於島狀閘極29G-2、29G-3和29G-4。

接著，進行自對準源極/汲極佈植(self-aligned S/D implantation)以摻雜圖案化多晶矽層，使被島狀閘極(如29G-1，29G-2，29G-3，29G-4)遮蔽之圖案化多晶矽層(如28-1，28-2，28-3，28-4)的部分(如281a，282a，283a，284a)為未摻雜多晶矽，而未被島狀閘極遮蔽之圖案化多晶矽層其餘部分(如281b，282b，283b，284b)則為重摻雜多晶矽，如第6圖所示。因此完成MOS結構31，32，33，34之製作，且MOS結構31，32，33，34分別經由圖案化多晶矽層之重摻雜多晶矽的部份281b，282b，283b，284b電性連接至相對應的導電塞27-1，27-2，27-3，27-4。

在形成實施例之MOS層後，數層金屬繞線則形成於MOS層上方。請參照第7~9圖，其繪示根據實施例於第6圖之MOS層上方形成金屬繞線之製造方法。如第7圖所示，沈積一介電層36於MOS層上，並進行化學機械研磨(CMP)。之後， 係形成島狀閘極接觸、源極線接觸和位元線接觸。如第8圖所示，數個閘極線接觸(gate line contacts)411，412，413，414分別形成於MOS結構31，32，33，34之島狀閘極29G-1，29G-2，29G-3，29G-4上；數個複數個源極線接觸(source line contacts)431，432，433，434分別形成於重摻雜多晶矽的部份(如281b，282b，283b，284b部份)處以連接源極線；以及複數個位元線接觸(bit line contacts)451，452，453，454形成於介電層36。

接著，於MOS結構上方進行多層金屬繞線之製作。如第9圖所示，數條層選擇線(layer-selector lines，如第一金屬線)51，52，53，54分別形成於閘極線接觸411，412，413，414上，和一源極線SL形成於源極線接觸431，432，433，434上以作電性連接。其中，該些層選擇線51，52，53，54相互平行並沿著第一方向(i.e.y-方向)延伸，而源極線SL則平行於層選擇線51，52，53，54。之後，數條位元線(如第二金屬線)BL-1，BL-2，BL-3，BL-4絕緣地形成於層選擇線51，52，53，54之上方，如第9圖所示。位元線BL-1，BL-2，BL-3，BL-4係沿著第二方向(i.e.x-方向)延伸並垂直於層選擇線51，52，53，54和源極線SL。

根據實施例，不論OP層的層數有幾層，僅需以一單層製程來製作MOS層的MOS結構(如31，32，33，34)，因此可簡化製程並擴大製程窗口。本揭露很適合用於製作縮小尺寸的三維堆疊半導體結構。再者，實施例之三維堆疊半導體結構的解碼方法是透過選擇字元線(WL)、位元線(BL)和上方的電晶體 (TFT，即MOS層中之MOS結構以選擇OP層)而進行，以解碼三維垂直閘極之記憶胞。因此解碼方法簡單，不需要考量是否需要使用特別之操作波形。

另外，實施例之三維堆疊半導體結構亦可選擇性地加入可降低MiLC接墊電容的相關製程。一般，MiLC接墊電容很高，且傳統解碼方式需要對選擇位元線的每一個MiLC接墊都進行荷電，因此總位元線電容(total BL capacitance)將會因眾多的荷電MiLC接墊數目而變得非常高。但，根據實施例，各MiLC接墊可經由一個MiLC接墊選擇器作控制，因此總位元線電容將可大幅度的下降。當解碼時開啟一MiLC接墊選擇器，僅一個MiLC接墊被荷電。第10圖和第11圖分別繪示本揭露另一實施例之三維堆疊半導體結構的MOS層和金屬繞線之示意圖。

如第10圖所示，複數個位元線接墊選擇器35(bit line pad selectors)(i.e.MiLC接墊選擇器，用以選擇待荷電之位元線接墊)可與MOS結構(如31，32，33，34)同時形成。請同時參照第5A圖和上述MOS結構之相關敘述。一實施例中，位元線接墊選擇器35的結構和MOS結構(如31，32，33，34)相同，其細部在此不再贅述。用以選擇待荷電之位元線接墊的位元線接墊選擇器35係垂直於多晶矽條。再者，如第10圖所示之各位元線接墊選擇器35可耦接至對應的多晶矽條，並形成於對應之導電塞(如27-1，27-2，27-3，27-4)和MOS結構(如31，32，33，34)之間。

之後，形成相關的接觸(contacts)和數層的金屬繞線。請同時參照第8圖和第9圖。如第11圖所示，在形成閘極線接觸411，412，413，414和源極線接觸431，432，433，434和位元線接觸451，452，453，454時，亦形成數個位元線接墊選擇器接觸(bit line pad selector contacts)471，472，473，474。再者，在形成層選擇線51，52，53，54和源極線SL時，亦形成位元線接墊選擇線(如55)於位元線接墊選擇器接觸(如471，472，473，474)上。解碼時，當位元線接墊選擇器35開啟，僅選擇一個相應的位元線接墊(i.e.MiLC接墊)被荷電。根據此實施例之解碼方式，係經由MOS結構(如31，32，33，34)之一選擇對應之OP層，而藉由位元線接墊選擇器35之一選擇欲荷電之一個位元線接墊。因此，實施例之三維堆疊半導體結構的位元線電容可大幅降低。

根據上述實施例，三維堆疊半導體結構中係形成一MOS層於金屬繞線和三維堆疊記憶胞之間。MOS層係包括多個MOS結構以做為層選擇器(layer-selectors)，以選擇和解碼待操作之層平面。根據實施例，不論OP層的層數有幾層，僅需以一單層製程來製作MOS層的MOS結構，因而可簡化製程並擴大製程窗口。因此，實施例之三維堆疊半導體結構不但具有可靠度良好的電子特性，更適合用於製作小尺寸的三維堆疊半導體結構。再者，實施例之三維堆疊半導體結構的解碼方法是透過選擇字元線(WL)、位元線(BL)和上方的電晶體(TFT，即MOS層中之MOS結 構以選擇OP層)來解碼三維垂直閘極之記憶胞，因此解碼操作十分簡單和可靠。另外，可降低MiLC接墊電容的相關製程亦可選擇性地加入，以大幅降低實施例之三維堆疊半導體結構之總位元線電容。再者，實施例之三維堆疊半導體結構採用非耗時亦非昂貴之製程，在製作上適合量產。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧基板

21、22、23、24‧‧‧堆疊

21-1、22-1、23-1、24-1、24-2‧‧‧多層柱體

211、221、231、241‧‧‧絕緣層

213、223、233、243‧‧‧導電層

215、225、235、245‧‧‧電荷捕捉層

25-1、25-2、25-3、25-4‧‧‧半導體條

21G、22G、23G、24G‧‧‧閘極

MOS‧‧‧金屬氧化物半導體層

Layer-1、Layer-2、Layer-3、Layer-4‧‧‧層平面

BP1、BP2、BP3、BP4‧‧‧位元線接墊

A1‧‧‧第一區域

A2‧‧‧第二區域

WL₀、WL₃₁‧‧‧字元線

BL_N、BL_N+1‧‧‧位元線

SSL‧‧‧串列選擇線

GSL‧‧‧接地選擇線

Claims (10)

1. 一種三維堆疊半導體結構，包括：複數個堆疊(stacks)垂直形成於一基板上且相互平行，該些堆疊其中之一包括複數個多層柱體(multi-layered pillar)，各該些多層柱體包括複數層絕緣層和複數層導電層交替堆疊而成；一介電層形成於該些堆疊上；複數個導電塞(conductive plugs)獨立形成於該介電層處；和一金屬氧化物半導體(metal-oxide-semiconductor，MOS)層形成於該介電層上，且該MOS層包括複數個MOS結構分別與該些導電塞電性連接。
2. 如申請專利範圍第1項所述之三維堆疊半導體結構，其中該些堆疊係沿一第一方向延伸，該三維堆疊半導體結構更包括：複數個半導體條(semiconductor strips)，各該些半導體條係沿一第二方向延伸並連接位於相同平面層之不同該些堆疊之該些多層柱體的該些導電層，其中該第二方向垂直於該第一方向；和複數個接墊結構電性連接至該些半導體條，其中位於相同平面層的該些半導體條係以該些接墊結構之一電性連接，其中該些導電塞係分別連接至不同的該些接墊結構，而該些MOS結構分別電性連接至該些導電塞以做為層選擇器(layer-selectors)。
3. 如申請專利範圍第2項所述之三維堆疊半導體結構，其 中一串列選擇線(a string selection line，SSL)係連續成形(configured continuously)，且各該些接墊結構包括一第一區域和一第二區域連接該第一區域，其中該第一區域為N+區域和該第二區域為N區域，該些MOS結構係為NMOS結構，該些導電塞係為N+導電塞；或者，其中該第一區域為P+區域和該第二區域為N區域，該些MOS結構係為PMOS結構，該些導電塞係為P+導電塞。
4. 如申請專利範圍第1項所述之三維堆疊半導體結構，其中各該些MOS結構包括：一圖案化多晶矽層形成於該介電層上；一圖案化氧化層形成於該圖案化多晶矽層上；一閘極氧化物(gate oxide，GOX)覆蓋該圖案化多晶矽層之側壁；和一島狀閘極形成於該圖案化氧化層上以覆蓋該圖案化氧化層和該閘極氧化物，其中被該島狀閘極遮蔽之該圖案化多晶矽層係為未摻雜多晶矽，該些MOS結構係經由該些圖案化多晶矽層之重摻雜多晶矽部(heavily doped polysilicon portions)分別電性連接至該些導電塞；該三維堆疊半導體結構更包括：複數個閘極線接觸(gate line contacts)分別形成於該些MOS結構之該些島狀閘極上； 複數個源極線接觸(source line contacts)分別形成於該些重摻雜多晶矽部處；複數個位元線接觸(bit line contacts)形成於該介電層；複數個層選擇線(layer-selector lines)分別形成於該些閘極線接觸上，且該些層選擇線相互平行並沿著一第一方向延伸；一源極線形成於該些源極線接觸上，且該源極線平行於該些層選擇線；和複數條位元線，絕緣地位於該些層選擇線之上方，且該些位元線垂直於該些層選擇線並沿著一第二方向延伸。
5. 如申請專利範圍第1項所述之三維堆疊半導體結構，其中該些MOS結構係透過形成於該介電層上之多晶矽條而分別電性連接至該些導電塞，該MOS層更包括：複數個位元線接墊選擇器(bit line pad selectors)形成與該些多晶矽條垂直，且各該些位元線接墊選擇器係耦接至對應的該些多晶矽條，並形成於對應之該些導電塞和該些MOS結構之間。
6. 如申請專利範圍第5項所述之三維堆疊半導體結構，其中該些MOS結構之一包括：一圖案化多晶矽層形成於該介電層上；一圖案化氧化層形成於該圖案化多晶矽層上；和一島狀閘極覆蓋於該圖案化氧化層上，而被該島狀閘極遮蔽之該圖案化多晶矽層係為未摻雜多晶矽，其中該些MOS結構係經由該些圖案化多晶矽層分別電性連接至該些導電塞， 而該三維堆疊半導體結構更包括：複數個位元線接墊選擇器接觸(bit line pad selector contacts)形成於該位元線接墊選擇器上；複數個閘極線接觸(gate line contacts)分別形成於該些MOS結構之該些島狀閘極上；複數個源極線接觸(source line contacts)分別形成於該些圖案化多晶矽層之重摻雜多晶矽部處並連接源極線；複數條位元線接墊選擇線(bit line pad selector lines)形成於該些位元線接墊選擇器接觸上以選擇位元線接墊，且該些位元線接墊選擇線係沿著一第一方向延伸；複數個層選擇線(layer-selector lines)分別形成於該些閘極線接觸上，且該些層選擇線相互平行並沿著該第一方向延伸；一源極線形成於該些源極線接觸上，且該源極線平行於該些層選擇線；複數個位元線接觸(bit line contacts)形成於該介電層；和複數條位元線，絕緣地位於該些位元線接墊選擇線和該些層選擇線之上方，其中該些位元線垂直於該些位元線接墊選擇線和該些層選擇線並沿著一第二方向延伸。
7. 一種三維堆疊半導體結構之製造方法，包括：形成複數個堆疊(stacks)垂直於一基板上且相互平行，該些堆疊其中之一包括複數個多層柱體(multi-layered pillar)，各該些多層柱體包括複數層絕緣層和複數層導電層交替堆疊而成； 形成一介電層於該些堆疊上；形成複數個導電塞獨立地位於該介電層處；和形成一金屬氧化物半導體(MOS)層於該介電層上，且該MOS層包括複數個MOS結構分別與該些導電塞電性連接。
8. 如申請專利範圍第7項所述之製造方法，其中該些堆疊係沿一第一方向延伸，該製造方法更包括：形成複數個半導體條(semiconductor strips)，各該些半導體條係沿一第二方向延伸並連接位於相同平面層之不同該些堆疊之該些多層柱體的該些導電層，其中該第二方向垂直於該第一方向；和形成複數個接墊結構電性連接至該些半導體條，其中位於相同平面層的該些半導體係電性連接至該些接墊結構之一，其中該些導電塞係分別連接至不同的該些接墊結構，而該些MOS結構分別電性連接至該些導電塞以做為層選擇器(layer-selectors)。
9. 如申請專利範圍第7項所述之製造方法，其中形成各該些MOS結構係包括：形成一圖案化多晶矽層於該介電層上；形成一圖案化氧化層於該圖案化多晶矽層上；形成一閘極氧化物覆蓋該圖案化多晶矽層之側壁；形成一島狀閘極於該圖案化氧化層上，和自對準源極/汲極佈植該圖案化多晶矽層，使被該島狀閘極 遮蔽之該圖案化多晶矽層的部分為未摻雜多晶矽，未被該島狀閘極遮蔽之該圖案化多晶矽層其餘部分則為重摻雜多晶矽，其中該些MOS結構係經由該些圖案化多晶矽層之重摻雜多晶矽之所述部份分別電性連接至該些導電塞。
10. 如申請專利範圍第7項所述之製造方法，其中該些MOS結構係透過形成於該介電層上之多晶矽條而分別電性連接至該些導電塞，該MOS層之形成更包括：形成複數個位元線接墊選擇器(bit line pad selectors)與該些多晶矽條垂直，且各該些位元線接墊選擇器係耦接至對應的該些多晶矽條以選擇一位元線接墊(bit line pad)，其中所述位元線接墊選擇器係位於對應之該些導電塞和該些MOS結構之間。