KR101073074B1 - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 기술은 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조의 비휘발성 메모리 소자에 있어서, 교대로 적층된 복수의 채널막 및 층간절연막을 포함하는 복수의 채널구조물; 상기 채널구조물의 양측에서 상기 복수의 채널막과 각각 연결된 복수의 채널 콘택; 및 상기 복수의 채널 콘택과 수직으로 연결된 복수의 선택 라인을 포함한다. 본 기술에 따르면, 채널 콘택을 통해 채널막과 선택 라인을 연결시킴으로써 선택 라인의 면적을 상당히 감소시킬 수 있다. 따라서, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D-NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a 및 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다.
도 1a에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장된 복수의 채널구조물(C), 채널구조물(C)의 측벽을 따라 적층된 복수의 메모리 셀(MC) 및 제2방향(II-II')으로 배열된 메모리 셀(MC)들의 게이트 전극에 연결된 워드라인(WL)을 구비한다.
채널구조물(C)은 기판(10)상에 교대로 적층된 복수의 층간절연막(11) 및 복수의 채널막(12)을 포함하며, 채널구조물(C)의 측벽을 따라 복수의 메모리 셀(MC)들이 적층된다. 메모리 셀(MC)은 채널막(12)상에 차례로 적층된 터널절연막(13A), 전하트랩막(13B) 및 전하차단막(13C)을 포함하며, 게이트 전극(14)을 포함한다.
도 1b에 도시된 바와 같이, 3차원 구조의 비휘발성 메모리 소자는 복수의 드레인 선택 라인(DSL_0~DSL_X), 드레인 콘택 플러그(DCT_0~DCT_X) 및 비트라인(BL)을 구비한다.
드레인 선택 라인(DSL_0~DSL_X), 드레인 콘택 플러그(DCT_0~DCT_X) 및 비트라인(BL) 형성 방법을 살펴보면 다음과 같다.
먼저, 채널구조물(C)의 드레인 선택 트랜지스터 영역을 계단형으로 식각하여 복수의 채널막(22)을 각각 노출시킨 후, 노출된 채널막(12)상에 게이트 절연막(15)을 형성한다. 이어서, 게이트 절연막(15) 상에 게이트 전극용 도전막을 각각 형성하여 드레인 선택 트랜지스터를 형성한 후, 제2방향으로 배열되는 드레인 선택 트랜지스터를 연결시키면서, 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인(DSL_0~DSL_X)을 형성한다(본 도면에서는 설명의 편의상, 드레인 선택 라인만을 도시하였다.).
이로써, 복수의 채널막(22) 상에 평판형의 복수의 드레인 선택 트랜지스터가 각각 형성되며, 동일한 층의 채널막(52) 상에 형성되어 제2방향으로 배열되는 드레인 선택 트랜지스터들이 드레인 선택 라인(DSL_0~DSL_X)에 의해 연결된다.
이어서, 결과물의 전체 구조상에 절연막(미도시됨)을 형성한 후, 복수의 채널막(22) 표면을 각각 노출시키는 드레인 콘택홀을 형성한 후, 드레인 콘택홀 내에 도전막으 매립하여 복수의 채널막(22)에 각각 연결된 드레인 콘택 플러그(DCT_0~DCT_X)를 형성한다. 이어서, 제1방향으로 배열되는 드레인 콘택 플러그(DCT_0~DCT_X)들과 연결되면서, 제1방향으로 평행하게 확장되는 복수의 비트라인(BL)을 형성한다.
그러나, 전술한 바와 같은 종래기술에 따르면 채널구조물(C)을 계단형으로 패터닝하여 복수의 채널막(12)을 노출시킨 후 노출된 채널막(12)마다 평판형의 드레인 선택 트랜지스터를 형성하기 때문에, 평판형의 드레인 선택 트랜지스터를 형성하기 위해 상당한 면적이 요구된다. 따라서, 채널막의 적층 수를 증가시키더라도 그에 따라 드레인 선택 트랜지스터를 위한 요구 면적이 증가하기 때문에, 메모리 소자의 집적도를 향상시키는데 한계가 있다. 뿐만 아니라, 평판형의 드레인 선택 트랜지스터를 형성하는 경우, 누설 전류가 발생할 확률이 높기 때문에 메모리 소자의 특성이 저하된다.
또한, 종래기술에 따르면, 복수의 층으로 드레인 선택 라인(DSL_0~DSL_X)을 배열시키게 된다. 따라서, 제조 공정시 다수의 마스크가 사용되어야하기 때문에 제조 비용이 향상될 뿐만 아니라, 각 층의 드레인 선택 라인(DSL_0~DSL_N)을 패터닝하기 위한 공정의 난이도가 높다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 복수의 채널막에 각각 연결된 복수의 채널 콘택 및 복수의 채널 콘택에 연결된 복수의 선택 라인을 포함하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상술한 바와 같은 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 교대로 적층된 복수의 채널막 및 층간절연막을 포함하는 복수의 채널구조물; 상기 채널구조물의 양측에서 상기 복수의 채널막과 각각 연결된 복수의 채널 콘택; 및 상기 복수의 채널 콘택과 수직으로 연결된 복수의 선택 라인을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 교대로 적층된 복수의 채널막 및 복수의 층간절연막을 포함하는 채널구조물을 형성하는 단계; 상기 채널구조물의 양측에서 상기 복수의 채널막과 각각 연결되는 복수의 채널 콘택을 형성하는 단계; 및 상기 복수의 채널 콘택과 수직으로 연결되는 복수의 선택 라인을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 채널구조물에 포함된 복수의 채널막에 각각 복수의 채널 콘택을 연결하고, 복수의 채널 콘택에 선택 라인을 연결시킨다. 즉, 채널 콘택을 통해 채널막과 선택 라인을 연결시킴으로써 선택 라인의 면적을 상당히 감소시킬 수 있다. 따라서, 메모리 소자의 집적도를 더욱 향상시킬 수 있다. 또한, 선택 라인을 동일한 층에 형성함으로써 공정의 난이도를 감소시킬 수 있다.
도 1a 및 도 1b는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 사시도
도 2a는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 레이아웃도
도 2b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 셀 어레이 일부를 나타내는 회로도
도 2c는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 사시도
도 2d는 본 발명의 다른 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 사시도
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도
도 5는 본 발명의 제3 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도
도 6은 본 발명의 제4 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도
도 7은 본 발명의 제5 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도
도 8은 본 발명의 제6 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 기판상에는 제1방향(I-I')으로 평행하게 확장되는 복수의 비트라인(BL)이 구비되고, 상기 제1방향과 교차하는 제2방향(II-II')으로 평행하게 확장되는 다수의 워드라인(WL)이 구비된다.
비트라인(BL)은 데이터를 입출력하기 위한 것이다. 본 도면에는 나타나지 않았으나, 하나의 비트라인(BL)에 대해 복수의 스트링(ST_0~ST_X)이 적층되어 연결된다. 또한, 복수의 비트라인(BL)에 연결된 복수의 스트링(ST)들은 소스 라인(SL)에 병렬 연결되어 메모리 블록(MB)을 구성한다.
워드라인(WL)은 메모리 셀을 선택하여 활성화하기 위한 것이다. 본 도면에는 나타나지 않았으나, 하나의 워드라인(WL)에 대해 복수의 페이지(PAGE_0~PAGE_X)가 적층되어 연결된다. 또한, 채널 콘택을 통해 복수의 채널막과 각각 연결된 드레인 선택 라인(DSL_0~DSL_N)에 의해 원하는 페이지(PAGE)가 선택된다.
여기서, 복수의 비트라인(BL)들은 페이지 버퍼(PB)에 연결되며, 페이지 버퍼(PB)는 입력된 어드레스를 디코딩하여 해당 비트라인(BL)을 제어한다. 또한, 복수의 워드라인(WL)들은 X-디코더(X-decoder)로 연결되며, X-디코더는 입력된 어드레스를 디코딩하여 해당 워드라인(WL)을 제어한다.
또한, 기판상에는 제2방향으로 평행하게 확장되는 복수의 소스 선택 라인(SSL)이 구비되며, 소스 선택 라인(SSL) 사이의 접합 영역에는 소스라인(SL)이 구비된다.
또한, 기판상에는 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인(DSL_0~DSL_N)이 구비된다. 본 발명에 따르면, 복수층의 채널막과 각각 연결되는 복수의 채널 콘택이 구비되고, 채널 콘택에 의해 복수층의 채널막과 드레인 선택 라인(DSL_0~DSL_N)이 연결된다.
본 도면에서는 각각의 채널막마다 각각 복수의 드레인 선택 라인(DSL_0~DSL_N)이 구비되는 경우에 대해 도시되어 있는데, 이는 일 실시예에 불과하며 본 발명이 이에 한정되는 것은 아니다. 이 밖에도, 하나의 드레인 선택 라인(DSL)이 복수의 채널 콘택과 연결되는 것 또한 가능하다. 즉, 하나의 드레인 선택 라인(DSL)이 복수의 채널 콘택을 통해 복수층의 채널막과 연결되는 것 또한 가능하다.
여기서, 복수의 드레인 선택 라인(DSL_0~DSL_N)들은 Z-디코더(Z-DECODER)로 연결되며, Z-디코더는 입력된 어드레스를 디코딩하여 해당 드레인 선택 라인(DSL)을 제어한다.
도 2b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 셀 어레이 일부를 나타내는 회로도이다. 단, 설명의 편의를 위하여, 하나의 비트라인(BL)에 연결된 복수의 스트링(ST)을 중심으로 도시하였다.
도시된 바와 같이, 하나의 비트라인(BL)에 대하여 복수의 스트링(ST_0~ST_X)이 연결된다. 또한, 복수의 스트링(ST_0~ST_X)들은 각각 복수의 채널 콘택에 의해 복수의 드레인 선택 라인(DSL_0~DSL_N)과 연결된다.
따라서, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인 선택 라인(DSL)은 활성화하고, 그 외의 드레인 선택 라인(DSL)은 비활성화함으로써, 원하는 페이지(PAGE)를 선택할 수 있다.
메모리 셀(MC)은 채널 구조물(C)을 중심으로 양 측벽에 게이트 전극을 구비하는 더블 게이트 구조를 갖는다.
도 2c는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 사시도를 나타낸다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장되는 복수의 채널구조물(C) 및 채널구조물(C)의 측벽을 따라 적층된 복수의 메모리 셀(MC)을 구비하며, 제1방향(I-I')으로 평행하게 확장되는 복수의 비트라인(BL)을 구비한다.
여기서, 채널구조물(C)은 기판(20)상에 교대로 적층된 복수의 채널막(22) 및 층간절연막(21)으로 이루어지며, 적층된 채널막(22)의 갯수에 따라 비트라인(BL)을 공유하는 스트링(ST)의 갯수가 결정된다.
채널구조물(C)의 일측 끝단은 복수의 채널막(22)과 각각 연결되는 복수의 채널 콘택을 형성하기 위해 복수의 채널막(22)이 각각 노출되도록 패터닝 될 수 있다. 본 도면에서는 일 예로서, 채널구조물(C)의 일측 끝단이 계단형으로 패터닝된 경우에 대해 도시하고 있다.
복수의 메모리 셀(MC)들은 워드라인(WL_0~WL_N)과 채널막(22) 사이에 재개된 터널절연막, 전하트랩막 및 전하차단막(23)을 포함하며, 채널구조물(C)의 측벽을 따라 적층되어 제1방향 및 제2방향으로 배열된다. 여기서, 제1방향으로 배열되어 채널막을 공유하는 동일한 층의 복수의 메모리 셀(MC)들은 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되어 스트링(ST) 구조를 형성하게 된다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인(WL_0~WL_N), 소스 선택 라인(SSL) 및 소스 라인(SL)을 구비한다.
워드라인(WL)을 공유하는 복수의 메모리 셀(MC)들 중에서도 동일한 층에 형성된 메모리 셀(MC)들은 하나의 페이지(PAGE)를 구성하게 된다. 즉, 하나의 워드라인(WL)은 복수의 페이지(PAGE_0~PAGE_X)에 연결되며, 읽기/쓰기 동작시, 드레인 선택 라인(DSL_0~DSL_N)의 온/오프에 의해 원하는 페이지(PAGE)를 선택하게 된다.
물론, 동일한 층에 형성된 메모리 셀(MC)일지라도, 연결된 비트라인에 따라 페이지(PAGE)가 구분될 수 있으며, 이븐 비트라인(even BL)에 연결된 페이지(PAGE)는 이븐 페이지(even PAGE)로 동작하고, 오드 비트라인(odd BL)에 연결된 페이지(PAGE)는 오드 페이지(odd PAGE)로 동작할 수 있다. 단, 본 명세서에서는 설명의 편의를 위하여 이븐 페이지(even PAGE)와 오드 페이지(odd PAGE)를 구분하여 도시하지는 않았다.
소스 선택 라인(SSL)은 메모리 셀(MC) 및 워드라인(WL_0~WL_N) 형성시 함께 형성될 수 있다. 물론, 소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 채널막(22) 사이에 게이트 절연막(24)이 개재된다.
소스 라인(SL)은 소스 선택 라인(SSL)들 사이의 소스 라인 예정 영역을 식각하여 트렌치를 형성한 후, 트렌치 내에 도전막을 매립하여 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제2방향(II-II')으로 평행하게 확장되는 복수의 드레인 선택 라인(DSL_0~DSL_N)을 구비한다.
복수의 드레인 선택 라인(DSL_0~DSL_N)은 채널 콘택을 통해 복수의 채널막으로 연결된다. 특히, 제2방향(II-II')으로 배열된 드레인 선택 라인(DSL_0~DSL_N)내에 게이트 올 어라운드(Gate All Around;GAA) 구조의 드레인 선택 트랜지스터가 매립되어 채널 콘택과 연결된다. 이와 같이, 게이트 올 어라운드 구조의 드레인 선택 트랜지스터를 형성함으로써, 종래의 평판형 구조의 드레인 선택 트랜지스터를 형성하는 경우에 비해 메모리 소자의 집적도를 향상시킬 수 있다.
본 도면에서는 복수의 드레인 선택 라인(DSL_0~DSL_N)이 단일층으로 형성되어 복수의 채널막으로 각각 연결되는 경우에 대해 도시되고 있으나, 이밖에도 복수의 드레인 선택 라인(DSL_0~DSL_N)이 복수층으로 형성되거나, 하나의 드레인 선택 라인(DSL)이 복수의 채널막과 연결되는 것 또한 가능하다.
도 2d는 본 발명의 다른 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 사시도를 나타낸다. 본 도면에서는 채널구조물(C)을 중심으로 설명하며, 앞서 도 2c에서 설명한 내용과 중복되는 내용은 생략하도록 한다.
도시된 바와 같이, 채널구조물(C)은 기판(20)상에 교대로 적층된 복수의 채널막(22) 및 층간절연막(21)을 포함하되, 채널 구조물(C)의 일측 상단면을 통해 복수의 채널막(22)이 각각 노출되도록 형성될 수 있다.
본 도면에서는 일 예로서, 트렌치의 식각면을 따라 복수의 채널막 및 층간절연막이 교대로 적층되어 일측 상단면을 통해 복수의 채널막(22)을 각각 노출시키는 채널구조물(C)을 도시하고 있다. 여기서, 트렌치는 기판(20)을 식각하여 형성되거나, 기판(20)상에 메모리 블록 분리용 절연막을 형성한 후 이를 식각하여 형성될 수 있다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도로서, 앞서 설명한 도 2c의 제1방향 단면도를 나타낸다. 단, 본 도면은 드레인 선택 라인이 형성될 영역을 중심으로 도시되었으며, 메모리 셀 등은 생략하여 도시하였다.
도 3a에 도시된 바와 같이, 기판(30)상에 교대로 적층된 복수의 층간절연막(31) 및 채널막(32)을 형성한다.
여기서, 복수의 층간절연막(31) 및 채널막(32)은 패터닝되어 복수의 채널구조물(C)을 형성하게 되는데, 인접한 채널구조물(C)들은 각각 분리된 채널막(32)들을 포함한다. 특히, 최하부층에 형성된 채널막(32)들은 절연막에 의해 상호 분리되며, 후속 공정에 의해 각 채널막(32)마다 채널 콘택이 각각 연결된다.
이어서, 복수의 채널막(32)이 각각 노출되도록 복수의 층간절연막(31) 및 채널막(32)을 계단형으로 패터닝한다. 이어서, 결과물의 전체 구조상에 제1층간절연막(33)을 형성한다.
본 도면에서 'WL_0~WL_N'은 워드라인을 나타내며, 'SSL'은 소스 선택 라인을 나타내고, 'SL'은 소스 라인을 나타낸다.
도 3b에 도시된 바와 같이, 제1층간절연막(33)을 식각하여 복수의 채널막(32)을 각각 노출시키는 복수의 콘택홀을 형성한다.
이어서, 복수의 콘택홀 내에 도전막을 매립하여 복수의 채널막(32)과 각각 연결되는 복수의 채널 콘택(34)을 형성한다. 여기서, 채널 콘택(34)은 채널구조물(C)의 양측에서 복수의 채널막(32)과 각각 연결되도록 형성되는 것이 바람직하다.
본 도면에서는 콘택홀 형성 과정에서 식각된 제1층간절연막을 도면 부호 "33A"로 도시하였다.
도 3c에 도시된 바와 같이, 복수의 채널 콘택(34)이 형성된 결과물 상에 제2층간절연막(35)을 형성한다.
이어서, 제2층간절연막(35)상에 드레인 선택 라인용 도전막(36)을 형성한다. 여기서, 드레인 선택 라인용 도전막(36)은 제2방향으로 평행하게 확장되는 복수의 라인 패턴으로 형성되며, 각각의 라인 패턴은 복수의 채널 콘택(34)을 각각 덮도록 형성된다.
이어서, 드레인 선택 라인용 도전막(36)이 형성된 결과물의 전체 구조상에 제3층간절연막(37)을 형성한다.
도 3d에 도시된 바와 같이, 제3층간절연막(37), 드레인 선택 라인용 도전막(36) 및 제2층간절연막(35)을 식각하여 복수의 채널 콘택(34)을 각각 노출시키는 트렌치를 형성한다.
본 도면에서는 트렌치 형성 과정에서 식각된 제2층간절연막을 도면 부호 '35A'로 도시하였으며, 식각된 드레인 선택라인용 도전막을 도면 부호 '36A'로 도시하였으며, 식각된 제3층간절연막을 도면 부호 '37A'로 도시하였다.
이어서, 트렌치의 내벽에 게이트 절연막(38)을 형성한 후, 게이트 절연막(38)이 형성된 트렌치 내에 채널용 막을 매립한다. 이로써, 단일층의 복수의 드레인 선택 라인이 형성된다. 복수의 드레인 선택 라인은 채널구조물(C)과 교차되는 방향으로 확장되며, 채널 콘택(34)과 수직으로 연결되어 복수의 채널막(32)과 각각 연결되는 복수의 드레인 선택 라인이 형성된다.
특히, 드레인 선택 라인 내에 매립된 게이트 올 어라운드 구조의 드레인 선택 트랜지스터가 형성되는데, 이와 같이, 필라 형태의 채널(39) 및 채널(39)의 외주 표면을 둘러싸는 게이트 절연막(38) 및 게이트 절연막(38)이 형성된 채널(39)의 외주 표면을 둘러싸는 게이트 전극을 포함하는 게이트 올 어라운드 구조의 드레인 선택 트랜지스터를 형성함으로써, 종래의 평판형의 드레인 선택 트랜지스터에 비해 누설 전류의 발생을 감소시킬 수 있으며, 드레인 선택 라인의 오프 특성을 개선할 수 있다. 또한, 복수의 드레인 선택 라인이 동일한 층에 형성되므로, 드레인 선택 라인 형성 공정의 공정 난이도가 감소하게 된다.
이어서, 복수의 드레인 선택 라인이 형성된 제3층간절연막(37A)상에 복수의 비트라인(BL)을 형성한다. 여기서, 복수의 비트라인(BL)은 드레인 선택 라인의 상부에 형성되어 드레인 선택 트랜지스터와 연결되며, 채널구조물(C)과 동일한 방향 즉, 제1방향으로 평행하게 확장된다.
전술한 바와 같은 본 발명에 따르면, 채널 콘택(34)을 통해 복수의 채널막(32)과 드레인 선택 라인을 각각 연결시킴으로써 드레인 선택 라인 영역을 감소시킬 수 있다. 따라서, 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 필라 타입의 채널의 전면을 게이트 전극으로 감싸는 게이트 올어라운드 구조로 드레인 선택 트랜지스터를 형성하므로, 종래의 평판형 드레인 선택 트랜지스터에 비해 드레인 선택 트랜지스터의 온/오프 특성을 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도로서, 앞서 설명한 도 2c의 제1방향 단면도를 나타낸다. 단, 본 도면은 드레인 선택 라인이 형성될 영역을 중심으로 도시되었으며, 메모리 셀 등은 생략하여 도시하였다.
도 4a에 도시된 바와 같이, 기판(40) 상에 복수의 층간절연막(41) 및 채널막(42)을 형성한 후, 복수의 층간절연막(41) 및 채널막(42)을 계단형으로 패터닝하여 복수의 채널막(42)을 각각 노출시킨다.
이어서, 결과물의 전체 구조상에 제1층간절연막(43)을 형성한 후, 제1층간절연막(43)을 식각하여 복수의 채널막(42)을 각각 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내에 도전막을 매립하여 복수의 채널막(42)과 각각 연결되는 복수의 채널 콘택(44)을 형성한다.
이어서, 제1층간절연막(43)을 소정 깊이 리세스하여 채널 콘택(44)의 상부를 노출시킨다.
도 4b에 도시된 바와 같이, 노출될 채널 콘택(44)의 상부를 둘러싸는 게이트 절연막(45)을 형성한다. 예를 들어, 게이트 절연막(45)은 노출된 채널 콘택(44) 및 제1층간절연막(43)의 상부에 형성될 수 있다. 또한, 게이트 절연막(45)은 산화 공정 또는 증착 공정에 의해 형성된 산화막일 수 있다. 본 도면에서는 산화 공정에 의해 게이트 절연막(45)을 형성한 경우에 대해 도시하였으며, 산화 공정에 의해 상부 표면이 산화된 채널 콘택은 도면 부호 "44A"로 도시하였다.
이와 같이, 채널 콘택(44A)의 상부를 둘러싸도록 게이트 절연막(45)을 형성하는 경우, 게이트 절연막(45)에 의해 둘러싸여진 채널 콘택(44A)의 상부는 후속 공정에 의해 형성되는 드레인 선택 트랜지스터의 채널로서 역할을 하게 된다.
이어서, 게이트 절연막(45)상에 드레인 선택 라인용 도전막(46)을 형성한다. 여기서, 드레인 선택 라인용 도전막(46)은 드레인 선택 라인 예정 영역을 덮도록 형성되는 것이 바람직하다.
도 4c에 도시된 바와 같이, 드레인 선택 라인용 도전막(46)을 패터닝하여 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인을 형성한다. 이때, 식각 조건을 조절하여 드레인 선택 라인의 높이가 게이트 절연막의 높이보다 낮도록 식각하는 것이 바람직하다.
이어서, 드레인 선택 라인이 형성된 결과물의 전체 구조상에 제2층간절연막(47)을 형성한다. 이어서, 제2층간절연막(47) 및 게이트 절연막(45)을 식각하여 드레인 선택 트랜지스터의 채널 표면을 노출시키는 복수의 콘택홀을 형성한다.
이어서, 복수의 콘택홀 내에 도전막을 매립하여 드레인 선택 트랜지스터의 채널과 각각 연결되는 복수의 콘택(48)을 형성한다.
이어서, 제2층간절연막(47) 상에 콘택(48)을 통해 드레인 선택 트랜지스터와 연결되면서 채널구조물(C)과 동일한 방향 즉, 제1방향으로 평행하게 확장되는 복수의 비트 라인(BL)을 형성한다.
도 5는 본 발명의 제3 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도로서, 앞서 설명한 도 2c의 제1방향 단면도를 나타낸다. 단, 본 도면은 드레인 선택 라인이 형성될 영역을 중심으로 도시되었으며, 메모리 셀 등은 생략하여 도시하였다.
도시된 바와 같이, 기판(50)상에 복수의 층간절연막(51) 및 채널막(52)을 교대로 형성한 후, 복수의 층간절연막(51) 및 채널막(52)을 계단형으로 패터닝하여 복수의 채널막(52)을 각각 노출시킨다.
이어서, 결과물 상에 제1층간절연막(53)을 형성한 후, 제1층간절연막(53)을 식각하여 복수의 채널막(52)을 각각 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내에 도전막을 매립하여 복수의 채널막(52)에 각각 연결된 복수의 채널 콘택(54)을 형성한다.
이어서, 제1층간절연막(53)을 소정 깊이 리세스 하여 채널 콘택(54)의 상부를 노출시킨 후, 노출된 채널 콘택(54)의 상부를 둘러싸는 게이트 절연막(55)을 형성한다.
이어서, 게이트 절연막(55) 상에 드레인 선택 라인용 도전막을 형성한 후, 이를 패터닝하여 제2방향으로 평행하게 확장되면서 복수의 채널 콘택(54)을 각각 덮는 복수의 드레인 선택 라인을 형성한다.
이어서, 복수의 드레인 선택 라인이 형성된 결과물 상에 제2층간절연막(57)을 형성한 후, 결과물에 대해 복수의 드레인 선택 라인의 채널이 노출될 때까지 평탄화 공정을 수행한다.
이어서, 제1방향으로 배열된 선택 트랜지스터의 채널들과 연결되면서 채널구조물(C)과 동일한 방향 즉, 제1방향으로 평행하게 확장되는 복수의 비트 라인(BL)을 형성한다.
도 6은 본 발명의 제4 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도로서, 앞서 설명한 도 2c의 제1방향 단면도를 나타낸다. 단, 본 도면은 드레인 선택 라인이 형성될 영역을 중심으로 도시되었으며, 메모리 셀 등은 생략하여 도시하였다.
도시된 바와 같이, 기판(60)상에 복수의 층간절연막(61) 및 채널막(62)을 교대로 형성한 후, 복수의 층간절연막(61) 및 채널막(62)을 계단형으로 패터닝하여 복수의 채널막(62)을 각각 노출시킨다.
이어서, 결과물 상에 제1층간절연막(63)을 형성한 후, 제1층간절연막(63)을 식각하여 복수의 채널막(62)을 각각 노출시키는 복수의 콘택홀을 형성한다. 이어서, 복수의 콘택홀 내에 도전막을 매립하여 복수의 채널막(62)과 각각 연결되는 복수의 채널 콘택(64)을 형성한다.
이어서, 채널 콘택(64)이 형성된 결과물 상에 제2층간절연막(65)을 형성한 후, 제2층간절연막(65)상에 1차 드레인 선택 라인용 도전막(66)을 형성한다. 여기서, 1차 드레인 선택 라인용 도전막(66)은 제2방향으로 평행하게 확장되는 복수의 라인 패턴을 갖되 복수의 채널 콘택(64) 중 일부 채널 콘택(64)을 각각 덮도록 형성되며, 예를 들어, 복수의 채널 콘택(64)을 교대로 덮도록 형성될 수 있다.
이어서, 1차 드레인 선택 라인용 도전막(66)이 형성된 결과물 상에 제3층간절연막(67)을 형성한 후, 제3층간절연막(67)상에 2차 드레인 선택 라인용 도전막(68)을 형성한다. 여기서, 2차 드레인 선택 라인용 도전막(68)은 제2방향으로 평행하게 확장되는 복수의 라인 패턴을 갖되 복수의 채널 콘택(64) 중 나머지 채널 콘택(64)을 각각 덮도록 형성되며, 예를 들어, 1차 드레인 선택 라인용 도전막(68)과 엇갈리도록 배열될 수 있다.
이어서, 2차 드레인 선택 라인용 도전막(68)이 형성된 결과물의 전체 구조상에 제4층간절연막(69)을 형성한다.
이어서, 제4층간절연막(69), 2차 드레인 선택 라인용 도전막(68), 제3층간절연막(67) 및 제2층간절연막(65)을 식각하거나, 제4층간절연막(69), 제3층간절연막(67), 1차 드레인 선택 라인용 도전막(66) 및 제2층간절연막(65)을 식각하여 복수의 채널 콘택(64)의 표면을 각각 노출시키는 복수의 트렌치를 형성한다.
여기서, 복수의 트렌치들은 1차 드레인 선택 라인용 도전막(66) 또는 2차 드레인 선택 라인용 도전막(68)을 관통하여 형성된다.
이어서, 트렌치의 내벽에 게이트 절연막(70)을 형성한 후, 게이트 절연막(70)이 형성된 트렌치 내에 채널용 막을 매립한다. 이로써, 복수층의 드레인 선택 라인이 형성된다. 즉, 1차 드레인 선택 라인, 1차 드레인 선택 라인 내에 매립된 1차 드레인 선택 트랜지스터, 2차 드레인 선택 라인 및 2차 드레인 선택 라인 내에 매립된 2차 드레이 선택 트랜지스터가 형성된다.
전술한 바와 같은 본 실시예에 따르면, 복수층의 드레인 선택 라인이 형성된다. 본 도면에서는 일 예로서, 두 층으로 드레인 선택 라인이 형성되는 경우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐이며, 드레인 선택 라인의 영역 및 메모리 소자의 집적도를 고려하여 드레인 선택 라인의 층수를 결정할 수 있다. 이와 같이, 드레인 선택 라인을 복수층으로 배열함으로써 드레인 선택 라인 영역의 면적을 더욱 감소시킬 수 있다.
이어서, 제4층간절연막(69) 상에 드레인 선택 트랜지스터와 연결되면서 채널 구조물(C)과 동일한 방향 즉, 제1방향으로 평행하게 확장되는 복수의 비트라인(BL)을 형성한다.
도 7은 본 발명의 제5 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도로서, 앞서 설명한 도 2c의 제1방향 단면도를 나타낸다. 단, 본 도면은 드레인 선택 라인이 형성될 영역을 중심으로 도시되었으며, 메모리 셀 등은 생략하여 도시하였다.
도시된 바와 같이, 기판(80)상에 복수의 층간절연막(81) 및 채널막(82)을 교대로 형성한 후, 복수의 층간절연막(81) 및 채널막(82)을 계단형으로 패터닝하여 복수의 채널막(82)을 노출시킨다.
이어서, 결과물의 전체 구조상에 제1층간절연막(83)을 형성한 후, 제1층간절연막(83)을 식각하여 복수의 채널막(82)을 각각 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내에 도전막을 매립하여 복수의 채널막(82)과 각각 연결되는 복수의 채널 콘택(84)을 형성한다.
이어서, 채널 콘택(84)이 형성된 결과물 상에 제2층간절연막(85)을 형성한 후, 제2층간절연막(85)상에 1차 드레인 선택 라인용 도전막(86)을 형성한다. 여기서, 1차 드레인 선택 라인용 도전막(86)은 제2방향으로 평행하게 확장되는 복수의 라인 패턴으로 형성되되, 각각의 라인 패턴이 적어도 2 개의 인접한 채널 콘택(84)을 덮도록 형성된다.
이어서, 1차 드레인 선택 라인용 도전막(86)이 형성된 결과물의 전체 구조상에 제3층간절연막(87)을 형성한다.
이어서, 제3층간절연막(87)상에 2차 드레인 선택 라인용 도전막(88)을 형성한다. 여기서, 2차 드레인 선택 라인용 도전막(88)은 제2방향으로 평행하게 확장되는 복수의 라인 패턴을 가지면서 적어도 2 개의 인접한 채널 콘택(84)을 덮도록 형성되며, 특히, 인접한 1차 드레인 선택 라인용 도전막(86)과 오버랩되어 일부 채널 콘택을 공유하도록 형성될 수 있다.
이어서, 2차 드레인 선택 라인용 도전막(88)이 형성된 결과물 상에 제4층간절연막(89)을 형성한다.
이어서, 제4층간절연막(89), 2차 드레인 선택 라인용 도전막(88), 제3층간절연막(87), 1차 드레인 선택 라인용 도전막(86) 및 제2층간절연막(85)을 식각하여 복수의 채널막(82)을 각각 노출시키는 복수의 트렌치를 형성한다.
여기서, 복수의 트렌치들은 2차 드레인 선택 라인용 도전막(88) 및 1차 드레인 선택 라인용 도전막(86)을 관통하도록 형성된다.
이어서, 트렌치의 내벽에 게이트 절연막(90)을 형성한 후, 게이트 절연막(90)이 형성된 트렌치 내에 채널용 막을 매립한다. 이로써, 복수층의 드레인 선택 라인이 형성된다.
특히, 본 도면에서는 하나의 드레인 선택 라인이 두 개의 채널막(82)과 연결된 경우에 대해 도시하고 있다. 즉, 1차 드레인 선택 라인과 2차 드레인 선택 라인이 각각 2개의 채널 콘택(84)과 연결되되, 상호 엇갈리게 배열된다. 예를 들어, 1차 드레인 선택 라인(⑤)이 제1,제2 채널 콘택(①,②)과 연결되고, 1차 드레인 선택 라인(⑥)이 제3,제4 채널 콘택(③,④)과 연결되는 경우, 2차 드레인 선택 라인(⑦)은 제2,제3 채널 콘택(②,③)과 연결되도록 형성된다. 따라서, 1차 드레인 선택 라인(⑤,⑥)과 2차 드레인 선택 라인(⑦) 간의 조합에 의해 원하는 채널막(82)을 선택할 수 있다.
즉, 1차 드레인 선택 라인 및 2차 드레인 선택 라인은 각각 적어도 2개의 채널 콘택(84)과 연결되되, 일부 채널 콘택(84)을 공유하도록 오버랩되어 형성된다.
이어서, 제4층간절연막(89) 상에 드레인 선택 트랜지스터오 ㅏ연결되면서 채널구조물(C)과 동일한 방향 즉, 제1방향으로 평행하게 확장되는 복수의 비트라인(BL)을 형성한다.
도 8은 본 발명의 제6 실시예에 따른 드레인 선택 라인 형성 방법을 설명하기 위한 공정 단면도로서, 앞서 설명한 도 2d의 제1방향 단면도를 나타낸다. 단, 본 도면은 드레인 선택 라인이 형성될 영역을 중심으로 도시되었으며, 메모리 셀 등은 생략하여 도시하였다.
도시된 바와 같이, 기판(90)상에 메모리 블록 분리용 절연막(100)을 형성한다. 이어서, 메모리 블록 분리용 절연막(100)의 스트링 예정 영역을 식각하여 소정 간격으로 복수의 트렌치를 형성한다.
이어서, 트렌치의 식각면을 따라 복수의 층간절연막(91) 및 채널막(92)을 교대로 형성한다. 이때, 트렌치의 내벽을 따라 복수의 층간절연막(91) 및 채널막(92)이 형성된다.
이어서, 메모리 블록 분리용 절연막(100)의 표면이 노출될 때까지 평탄화 공정을 수행하여, 트렌치의 내벽을 따라 차례로 적층된 복수의 채널막(92)이 각각 노출된다. 또한, 인접한 트렌치 내에 매립된 복수의 층간절연막(91) 및 채널막(92)은 메모리 블록 분리 벽(block isolation wall;⑧)에 의해 상호 분리된다. 이와 같은 본 실시예에 따르면, 별도의 패터닝 공정없이 복수의 채널막(92)을 각각 노출시킬 수 있다.
본 실시예에서는 기판(90)상에 메모리 블록 분리용 절연막(100)을 형성한 후에 트렌치를 형성하는 경우에 대해 설명하였으나 본 발명이 이에 한정되는 것은 아니다. 이 밖에도, 기판(90)을 식각하여 트렌치를 형성한 후, 복수의 층간절연막(91) 및 채널막(92)을 교대로 적층하는 것 또한 가능하다. 물론, 이러한 경우에는 층간절연막(91)을 먼저 형성한 후에 채널막(92)을 형성하는 것이 바람직하다.
이어서, 결과물의 전체 구조상에 제1층간절연막(93)을 형성한 후, 제1층간절연막(93)을 식각하여 복수의 채널막(92)을 각각 노출시키는 복수의 콘택홀을 형성한다. 이어서, 콘택홀 내에 도전막을 매립하여 복수의 채널막(92)으로 각각 연결되는 복수의 채널 콘택(94)을 형성한다.
이어서, 채널 콘택(94)이 형성된 결과물 상에 제2층간절연막(95)을 형성한 후, 제2층간절연막(95)상에 드레인 선택 라인용 도전막(96)을 형성한다. 여기서, 드레인 선택 라인용 도전막(96)은 제2방향으로 평행하게 확장되는 복수의 라인 패턴을 가지면서 복수의 채널 콘택(94)을 각각 덮도록 형성된다.
이어서, 드레인 선택 라인용 도전막(96)이 형성된 결과물의 전체 구조상에 제3층간절연막(97)을 형성한다.
이어서, 제3층간절연막(97), 드레인 선택 라인용 도전막(96) 및 제2층간절연막(95)을 식각하여 트렌치를 형성한 후, 트렌치의 내벽에 게이트 절연막(98)을 형성한다. 이어서, 게이트 절연막(98)이 형성된 트렌치 내에 채널용 막을 매립한다. 이로써, 복수의 채널 콘택(94)을 통해 복수의 채널막(92)에 각각 연결되는 복수의 드레인 선택 라인이 형성된다.
이어서, 제1방향으로 평행하게 확장되는 복수의 비트라인(BL)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
30: 기판 31: 층간절연막
32: 채널막 33: 제1층간절연막
34: 채널 콘택 35: 제2층간절연막
36: 드레인 선택 라인용 도전막 37: 제3층간절연막
38: 게이트 절연막 39: 채널

Claims (30)

  1. 교대로 적층된 복수의 채널막 및 층간절연막을 포함하는 복수의 채널구조물;
    상기 채널구조물의 양측에서 상기 복수의 채널막과 각각 연결된 복수의 채널 콘택; 및
    상기 복수의 채널 콘택과 수직으로 연결된 복수의 선택 라인을 포함하고,
    상기 채널 구조물 일측의 상기 복수의 채널 콘택과 상기 채널 구조물 타측의 상기 복수의 채널 콘택은, 서로 대칭인
    3차원 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 복수의 선택 라인 내에 매립되어 상기 채널 콘택과 연결된 게이트 올 어라운드 구조의 선택 트랜지스터
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 선택 트랜지스터는,
    상기 채널 콘택과 연결된 필라형의 채널을 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 선택 라인의 상부에 형성되어 상기 선택 트랜지스터와 연결되며, 상기 채널구조물과 동일한 방향으로 확장되는 비트라인
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 복수의 선택 라인은 단일 층으로 형성되어 상기 복수의 채널 콘택과 각각 연결된 3차원 구조의 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 복수의 선택 라인은 복수 층으로 형성된 3차원 구조의 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 복수의 선택 라인은,
    상기 복수의 채널 콘택 중 일부 채널 콘택과 각각 연결된 1차 선택 라인; 및
    상기 1차 선택 라인과 엇갈리게 배열되어 상기 복수의 채널 콘택 중 나머지 채널 콘택과 각각 연결된 2차 선택 라인
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  8. 제 6 항에 있어서,
    상기 복수의 선택 라인은,
    적어도 2개의 인접한 채널 콘택과 연결된 1차 선택 라인; 및
    상기 1차 선택 라인과 오버랩되어 일부 채널 콘택을 공유하도록 형성된 2차 선택 라인
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  9. 제 1 항에 있어서,
    상기 채널구조물은,
    상기 복수의 채널막이 각각 노출되도록 계단형으로 패터닝된
    3차원 구조의 비휘발성 메모리 소자.
  10. 제 1 항에 있어서,
    상기 채널구조물은,
    기판을 식각하여 형성된 트렌치의 식각면을 따라 교대로 적층된 복수의 채널막 및 복수의 층간절연막을 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  11. 제 1 항에 있어서,
    상기 복수의 채널구조물은,
    인접한 채널구조물들이 각각 분리된 채널막들을 포함하며, 최하부층에 형성된 채널막은 절연막에 의해 상호 분리되는
    3차원 구조의 비휘발성 메모리 소자.
  12. 교대로 적층된 복수의 채널막 및 복수의 층간절연막을 포함하는 복수의 채널구조물을 형성하는 단계;
    상기 채널구조물의 양측에서 상기 복수의 채널막과 각각 연결되는 복수의 채널 콘택을 형성하는 단계; 및
    상기 복수의 채널 콘택과 수직으로 연결되는 복수의 선택 라인을 형성하는 단계
    를 포함하고,
    상기 채널 구조물 일측의 상기 복수의 채널 콘택과 상기 채널 구조물 타측의 상기 복수의 채널 콘택은, 서로 대칭인
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 선택 라인 형성 단계 후에,
    상기 복수의 선택 라인 내에 매립되어 상기 채널 콘택과 연결된 게이트 올 어라운드 구조의 선택 트랜지스터를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 복수의 채널구조물 형성 단계는,
    기판상에 복수의 채널막 및 복수의 층간절연막을 교대로 형성하는 단계;
    상기 복수의 채널막 및 복수의 층간절연막을 식각하여 상기 복수의 채널구조물을 형성하되, 인접한 상기 채널구조물들에 포함된 채널막들이 각각 분리되도록 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 복수의 채널구조물 형성 단계 후에,
    상기 복수의 채널구조물에 포함된 복수의 채널막이 각각 노출되도록 상기 복수의 채널구조물을 계단형으로 패터닝하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제 12 항에 있어서,
    상기 복수의 채널구조물 형성 단계는,
    기판의 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치의 식각면을 따라 상기 복수의 채널막 및 층간절연막을 적층하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제 12 항에 있어서,
    상기 채널구조물 형성 단계는,
    기판 상에 메모리 블록 분리용 절연막을 형성하는 단계;
    상기 메모리 블록 분리용 절연막을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치의 식각면을 따라 상기 복수의 채널막 및 층간절연막을 적층하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제 12 항에 있어서,
    상기 선택 라인 형성 단계는,
    상기 채널 콘택이 형성된 결과물 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 상에 상기 채널구조물과 교차되는 방향으로 확장되는 복수의 선택 라인용 도전막을 형성하는 단계; 및
    상기 복수의 선택 라인용 도전막이 형성된 결과물 상에 제3층간절연막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 제3층간절연막 형성 단계 후에,
    상기 제3층간절연막, 선택 라인용 도전막 및 제2층간절연막을 식각하여 상기 복수의 채널 콘택 표면을 각각 노출시키는 복수의 트렌치를 형성하는 단계
    상기 복수의 트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 복수의 트렌치 내에 채널용 막을 매립하여 게이트 올 어라운드 구조의 선택 트랜지스터를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제 19 항에 있어서,
    상기 선택 트랜지스터 형성 단계 후에,
    상기 제3층간절연막 상에 상기 선택 트랜지스터와 연결되면서 상기 채널구조물과 동일한 방향으로 확장되는 비트라인을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 제 12 항에 있어서,
    상기 채널 콘택 형성 단계는,
    상기 복수의 채널구조물이 형성된 결과물 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 선택적으로 식각하여 상기 복수의 채널막을 각각 노출시키는 복수의 콘택홀을 형성하는 단계; 및
    상기 복수의 콘택홀 내에 도전막을 매립하여 상기 복수의 채널 콘택을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  22. 제 21 항에 있어서,
    상기 선택 라인 형성 단계는,
    상기 복수의 채널 콘택들 사이에 매립된 제1층간절연막을 일부 깊이 식각하여 상기 채널 콘택의 상부를 노출시키는 단계;
    상기 노출된 채널 콘택 및 상기 제1층간절연막 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 결과물 상에 선택 라인용 도전막을 형성하는 단계;
    상기 선택 라인용 도전막을 패터닝하여 상기 채널구조물과 교차되는 방향으로 확장되는 복수의 선택 라인 및 상기 선택 라인 내에 매립된 게이트 올 어라운드 구조의 선택 트랜지스터를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  23. 제 22 항에 있어서,
    상기 선택 라인 및 선택 트랜지스터 형성 단계 후에,
    상기 선택 라인 및 선택 트랜지스터가 형성된 결과물의 전체 구조상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 및 상기 게이트 절연막을 식각하여 상기 선택 트랜지스터의 채널 표면을 노출시키는 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치 내에 도전막을 매립하여 콘택을 형성하는 단계; 및
    상기 제2층간절연막 상에 상기 콘택을 통해 상기 선택 트랜지스터와 연결되면서 상기 채널구조물과 동일한 방향으로 확장되는 비트라인을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  24. 제 22 항에 있어서,
    상기 선택 라인 및 선택 트랜지스터 형성 단계 후에,
    상기 선택 라인 및 선택 트랜지스터가 형성된 결과물의 전체 구조상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막이 형성된 결과물에 대해 상기 선택 트랜지스터의 채널 표면이 노출될 때까지 평탄화 공정을 수행하는 단계;
    상기 선택 트랜지스터와 연결되면서 상기 채널구조물과 동일한 방향으로 확장되는 비트라인을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  25. 제 12 항에 있어서,
    상기 선택 라인 형성 단계는,
    상기 채널 콘택이 형성된 결과물 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 상에 상기 채널구조물과 교차되는 방향으로 확장되는 1차 선택 라인용 도전막을 형성하되, 상기 복수의 채널 콘택 중 일부 채널 콘택 상에 상기 1차 선택 라인용 도전막을 형성하는 단계;
    상기 1차 선택 라인용 도전막이 형성된 결과물 상에 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막이 형성된 결과물 상에 상기 채널구조물과 교차되는 방향으로 확장되는 2차 선택 라인용 도전막을 형성하되, 상기 복수의 채널 콘택 중 나머지 채널 콘택 상에 상기 2차 선택 라인용 도전막을 형성하는 단계; 및
    상기 2차 선택 라인용 도전막이 형성된 결과물 상에 제4층간절연막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  26. 제 25 항에 있어서,
    상기 제4층간절연막 형성 단계 후에,
    상기 제4층간절연막, 제3층간절연막, 1차 선택 라인용 도전막 및 제2층간절연막을 식각하거나, 상기 제4층간절연막, 2차 선택 라인용 도전막, 제3층간절연막 및 제2층간절연막을 식각하여 상기 복수의 채널 콘택 표면을 각각 노출시키는 복수의 트렌치를 형성하는 단계
    상기 복수의 트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 복수의 트렌치 내에 채널용 막을 매립하여 게이트 올 어라운드 구조의 선택 트랜지스터를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  27. 제 26 항에 있어서,
    상기 선택 트랜지스터 형성 단계 후에,
    상기 제4층간절연막 상에 상기 선택 트랜지스터와 연결되면서 상기 채널구조물과 동일한 방향으로 확장되는 비트라인을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  28. 제 12 항에 있어서,
    상기 선택 라인 형성 단계는,
    상기 채널 콘택이 형성된 결과물 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 상에 상기 채널구조물과 교차되는 방향으로 확장되는 1차 선택 라인용 도전막을 형성하되, 적어도 2개의 인접한 상기 채널 콘택을 덮도록 상기 1차 선택 라인용 도전막을 형성하는 단계;
    상기 1차 선택 라인용 도전막이 형성된 결과물 상에 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막이 형성된 결과물 상에 상기 채널구조물과 교차되는 방향으로 확장되는 2차 선택 라인용 도전막을 형성하되, 상기 1차 선택 라인용 도전막과 오버랩되어 일부 채널 콘택을 공유하도록 상기 2차 선택 라인용 도전막을 형성하는 단계; 및
    상기 2차 선택 라인용 도전막이 형성된 결과물 상에 제4층간절연막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  29. 제 28 항에 있어서,
    상기 제4층간절연막 형성 단계 후에,
    상기 제4층간절연막, 2차 선택 라인용 도전막, 제3층간절연막, 1차 선택 라인용 도전막 및 제2층간절연막을 식각하여 상기 복수의 채널 콘택 표면을 각각 노출시키는 복수의 트렌치를 형성하는 단계
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  30. 제 29 항에 있어서,
    상기 선택 트랜지스터 형성 단계 후에,
    상기 제4층간절연막 상에 상기 선택 트랜지스터와 연결되면서 상기 채널구조물과 동일한 방향으로 확장되는 비트라인을 형성하는 단계
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