KR20210148460A - 반도체 소자 - Google Patents

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정은택
이병일
이슬
이준희
정창대
최봉현
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 패턴 구조물; 상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 및 상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함한다. 상기 패턴 구조물은 하부 패턴 층, 상기 하부 패턴 층 상의 중간 패턴 층, 상기 중간 패턴 층 상의 상부 패턴 층을 포함하고, 상기 복수의 수직 구조물들은 상기 상부 패턴 층 및 상기 중간 패턴 층을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 메모리 구조물을 포함하고, 상기 중간 패턴 층은 제1 부분, 상기 제1 부분으로부터 연장되며 두께가 감소하는 제2 부분, 상기 제1 부분으로부터 연장되며 두께가 증가하고 상기 수직 메모리 구조물과 접촉하는 제3 부분을 포함하고, 상기 중간 패턴 층의 상기 제2 부분은 상기 제1 부분의 상부면으로부터 곡면을 형성하면서 낮아지고 상기 상부 패턴 층과 접촉하는 측면을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 집적도를 증가시키기 위하여, 게이트들을 2차원 평면에 배치하는 대신에, 게이트들을 수직 방향으로 배치하는 방안이 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하느는 과제는 신뢰성을 확보할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 패턴 구조물; 상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 및 상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함한다. 상기 패턴 구조물은 하부 패턴 층, 상기 하부 패턴 층 상의 중간 패턴 층, 상기 중간 패턴 층 상의 상부 패턴 층을 포함하고, 상기 복수의 수직 구조물들은 상기 상부 패턴 층 및 상기 중간 패턴 층을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 메모리 구조물을 포함하고, 상기 중간 패턴 층은 제1 부분, 상기 제1 부분으로부터 연장되며 두께가 감소하는 제2 부분, 상기 제1 부분으로부터 연장되며 두께가 증가하고 상기 수직 메모리 구조물과 접촉하는 제3 부분을 포함하고, 상기 중간 패턴 층의 상기 제2 부분은 상기 제1 부분의 상부면으로부터 곡면을 형성하면서 낮아지고 상기 상부 패턴 층과 접촉하는 측면을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 패턴 구조물; 상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 및 상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함한다. 상기 패턴 구조물은, 하부 패턴 층; 상기 하부 패턴 층 상의 상부 패턴 층; 및 상기 하부 패턴 층과 상기 상부 패턴 층 사이에서, 서로 이격되며 서로 다른 물질을 포함하는 중간 구조물 및 중간 패턴 층을 포함하고, 상기 중간 구조물은 제1 중간 층 및 제2 중간 층을 포함하고, 상기 제1 중간 층은, 상기 제2 중간 층의 하부면과 상기 하부 패턴 층 사이의 하부 부분; 상기 제2 중간 층의 상부면과 상기 상부 패턴 층 사이의 상부 부분; 및 상기 제2 중간 층과 상기 상부 패턴 층 사이의 측면 부분(side portion)을 포함하고, 상기 제2 중간 층은 상기 제1 중간 층과 다른 물질을 포함하고, 상기 제1 중간 층의 상기 측면 부분의 수평 방향의 최대 폭은 상기 제1 중간 층의 상기 하부 부분의 상기 수직 방향의 두께 보다 크다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 패턴 구조물; 상기 패턴 구조물의 측면 상의 절연 층; 상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 분리 구조물들; 및 상기 분리 구조물들 사이에서, 상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함하되, 상기 패턴 구조물은, 하부 패턴 층; 상기 하부 패턴 층 상의 상부 패턴 층; 및 상기 하부 패턴 층과 상기 상부 패턴 층 사이에서, 서로 이격되며 서로 다른 물질을 포함하는 중간 구조물 및 중간 패턴 층을 포함하고, 상기 중간 구조물은 상기 상부 패턴 층과 접촉하는 제1 측면 및 상기 절연 층과 접촉하는 제2 측면을 갖고, 상기 중간 구조물에서, 상기 제1 측면 및 상기 제2 측면은 비대칭 구조이다.
실시 예들에 따르면, 수직 방향으로 적층되는 게이트 층들을 포함하는 적층 구조물 및 상기 적층 구조물을 관통하는 수직 구조물들을 제공할 수 있으므로, 반도체 소자의 집적도를 향상시킬 수 있다.
실시 예들에 따르면, 하부 패턴 층, 상부 패턴 층, 및 상기 하부 패턴 층과 상기 상부 패턴 층 사이에서 서로 이격되는 중간 패턴 층 및 중간 구조물을 포함하는 패턴 구조물을 제공할 수 있다. 상기 수직 구조물들 중에서 수직 메모리 셀 구조물은 상기 중간 패턴 층과 접촉할 수 있고, 상기 중간 구조물과 이격될 수 있다. 이와 같은 패턴 구조물 상에 형성되는 상기 적층 구조물의 게이트 층들은 불량 없이 보다 안정되고 신뢰성 있게 형성될 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 2a 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 도면들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 일부를 나타낸 부분 확대 단면도이다.
도 15a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 15b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 15c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 15d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 16a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 평면도이다.
도 16b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 17 내지 도 18b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 도면들이다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 도면들이다.
도 20 내지 도 28은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 도면들이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 비트라인(BL), 공통 소스라인(CSL), 워드라인들(WL), 상부 게이트 라인들(UL1, UL2), 하부 게이트 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
상기 셀 스트링(CSTR)은 상기 공통 소스라인(CSL)에 인접하는 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 하나 또는 복수의 상부 트랜지스터들(UT1, UT2), 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)과 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 상기 복수의 메모리 셀 트랜지스터들(MCT) 및 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 직렬로 연결될 수 있다.
일 예에서, 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다.
일 예에서, 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 복수개일 수 있고, 상기 복수개의 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 접지 선택 트랜지스터(LT2)는 상기 하부 소거 제어 선택 트랜지스터(LT1) 상에 배치될 수 있다.
일 예에서, 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 복수개일 수 있고, 상기 복수개의 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 상부 소거 제어 트랜지스터(UT2)는 상기 스트링 선택 트랜지스터(UT1) 상에 배치될 수 있다.
상기 하부 게이트 라인들(LL1, LL2)은 제1 하부 게이트 라인(LL1) 및 제2 하부 게이트 라인(LL2)를 포함할 수 있고, 상기 상부 게이트 라인들(UL1, UL2)은 제1 상부 게이트 라인(UL1) 및 제2 상부 게이트 라인(UL2)를 포함할 수 있다.
상기 제1 하부 게이트 라인(LL1)은 상기 하부 소거 트랜지스터(LT1)의 게이트 전극일 수 있고, 상기 제2 하부 게이트 라인(LL2)은 상기 접지 선택 트랜지스터(LT1)의 게이트 전극일 수 있고, 상기 워드라인들(WL)은 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 제1 상부 게이트 라인(UL1)은 상기 스트링 선택 트랜지스터(UT1)의 게이트 전극일 수 있고, 상기 제2 상부 게이트 라인(UL2)은 상기 상부 소거 트랜지스터(UT2)의 게이트 전극일 수 있다.
상기 메모리 셀 트랜지스터들(MCT) 내에 저장된 정보(data)를 소거하기 위한 소거 동작은 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 이용할 수 있다. 예를 들어, 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 GIDL(Gate Induced Drain Leakage) 현상에 의해 발생하는 정공(hole)이 상기 메모리 셀 트랜지스터들(MCT)의 채널로 주입되고, 상기 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공에 의해 상기 메모리 셀 트랜지스터들(MCT)의 데이터가 소거될 수 있다. 예를 들어, 상기 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공은 상기 메모리 셀 트랜지스터들(MCT)의 정보 저장 층 내에 트랩된 전자(electron)를 상기 메모리 셀 트랜지스터들(MCT)의 채널로 빠져 나가게 할 수 있다.
다음으로, 도 2a 내지 도 13를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다.
우선, 도 2a, 도 2b 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 평면 구조를 설명하기로 한다. 도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 개념적인 평면도이고, 도 2b는 도 2a의 일부 구성요소를 나타낸 개념적인 평면도이고, 도 3은 도 2a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 2a, 도 2b 및 도 3을 참조하면, 일 실시예에 따른 반도체 소자(1)는 패턴 구조물(30), 적층 구조물(36), 복수의 분리 구조물들(86), 복수의 수직 구조물들(54), 게이트 콘택 플러그들(92g) 및 주변 콘택 플러그들(92t)을 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 메모리 셀 어레이 영역(MC), 계단 영역(SA) 및 상기 메모리 셀 어레이 영역(MC)과 상기 계단 영역(SA) 사이의 버퍼 영역(BA)을 더 포함할 수 있다.
일 예에서, 상기 패턴 구조물(30)은 개구부(30o)를 가질 수 있다. 상기 개구부(30o)는 상기 계단 영역(SA) 내에 배치될 수 있다.
상기 적층 구조물(36)은 상기 메모리 셀 어레이 영역(MC), 상기 버퍼 영역(BA) 및 상기 계단 영역(SA)과 중첩할 수 있다. 상기 패턴 구조물(30)은 상기 적층 구조물(36)과 중첩하며 상기 적층 구조물(36)의 끝 부분으로부터 외측으로 연장될 수 있다.
상기 복수의 분리 구조물들(86)은 주 분리 구조물들(86a) 및 보조 분리 구조물들(86b)을 포함할 수 있다.
각각의 상기 주 분리 구조물들(86a)은 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 주 분리 구조물들(86a)은 상기 메모리 셀 어레이 영역(MC), 상기 버퍼 영역(BA) 및 상기 계단 영역(SA)을 가로지르면서 상기 적층 구조물(36)을 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 분리할 수 있다.
상기 보조 분리 구조물들(86b)은 서로 인접하는 한 쌍의 상기 주 분리 구조물들(86a) 사이에 배치될 수 있다. 이하에서, 서로 인접하는 한 쌍의 상기 주 분리 구조물들(86a) 사이에 상기 보조 분리 구조물들(86b)을 중심으로 설명하기로 한다.
상기 보조 분리 구조물들(86b)은 제1 보조 분리 구조물(86b1), 제2 보조 분리 구조물들(86b2), 제3 보조 분리 구조물들(86b3) 및 제4 보조 분리 구조물들(86b4)을 포함할 수 있다.
상기 제1 보조 분리 구조물(86b1)은 상기 메모리 셀 어레이 영역(MC) 및 상기 버퍼 영역(BA)을 가로지르면서 상기 계단 영역(SA)의 일부 영역 내로 연장될 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제1 보조 분리 구조물(86b1)의 양 옆에서 상기 메모리 셀 어레이 영역(MA) 및 상기 버퍼 영역(BA)을 가로지르는 절연성 패턴들(52)을 더 포함할 수 있다.
상기 제2 보조 분리 구조물들(86b)은 상기 제1 보조 분리 구조물(86b1)의 양 옆에서, 상기 절연성 패턴들(52)의 끝 부분들과 접촉하는 끝 부분들을 가질 수 있다.
상기 제3 보조 분리 구조물들(86b3)은 상기 계단 영역(SA) 내에 배치될 수 있으며, 상기 제1 및 제2 보조 분리 구조물들(86b1, 86b2)과 마주보는 제1 끝 부분들(86e1) 및 상기 개구부(30o)와 마주보는 제2 끝 부분들(86e2)을 가질 수 있다.
상기 제4 보조 분리 구조물들(86b4)은 상기 계단 영역(SA) 내에 배치되는 부분 및 상기 계단 영역(SA)으로부터 연장되는 부분을 포함할 수 있다.
상기 제4 보조 분리 구조물들(86b4)은 상기 개구부(30o)와 마주보며 상기 계단 영역(SA) 내에 있는 제3 끝 부분들(86e3) 및 상기 계단 영역(SA) 외측에 있는 제3 끝 부분들(86e4)을 가질 수 있다.
명세서 전체에 걸쳐서, "제1", "제2", 및 "제3" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있고, 본 발명의 권리 범위를 벗어나지 않는 범위 내에서 다른 용어로 대체될 수 있다. 예를 들어, 상기 제1 보조 분리 구조물(86b1)은 제2 보조 분리 구조물로 지칭하고, 상기 제2 보조 분리 구조물(86b2)은 제1 보조 분리 구조물로 명명될 수도 있다.
상기 패턴 구조물(30)은 제1 상부 패턴 부분(27a)을 포함할 수 있다. 상기 제1 상부 패턴 부분(27a)은 상기 제2 수평 방향(Y)으로 연장되는 제1 라인 부분(27a_1) 및 상기 제1 라인 부분(27a_1)으로부터 상기 제1 수평 방향(X)으로 연장되는 복수의 제2 라인 부분들(27a_2a, 27a_2b)을 포함할 수 있다.
일 예에서, 상기 제1 라인 부분(27a_1)은 상기 버퍼 영역(BA) 내에 배치될 수 있다.
일 예에서, 상기 제1 상부 패턴 부분(27a)은 상기 적층 구조물(36)의 외측에 배치되고 상기 제2 수평 방향(Y)으로 연장되는 제3 라인 부분(27a_3)을 더 포함할 수 있다. 상기 제1 라인 부분(27a_1)과 상기 제3 라인 부분(27a_3)은 서로 평행할 수 있다.
일 예예에서, 상기 복수의 제2 라인 부분들(27a_2a, 27a_2b)은 상기 제1 라인 부분(27a_1)과 상기 제3 라인 부분(27a_3)으로부터 연장될 수 있다.
일 예에서, 상기 복수의 제2 라인 부분들(27a_2 a, 27a_2b)은 서로 평행할 수 있다.
일 예에서, 서로 평행한 상기 복수의 제2 라인 부분들(27a_2a, 27a_2b)은 상기 제1 라인 부분(27a_1)으로부터 상기 제3 라인 부분(27a_3)까지 연속적으로 연장되며 상기 주 분리 구조물들(86a)과 중첩하는 제1 부분들(27a_2a) 및 상기 제1 라인 부분(27a_1)과 상기 제3 라인 부분(27a_3) 사이에서 적어도 한 부분이 끊어지며 상기 보조 분리 구조물들(86b)과 중첩하는 제2 부분들(27a_2b)을 포함할 수 있다.
일 예에서, 상기 제1 상부 패턴 부분(27a)은 상기 개구부(30o)와 이격될 수 있다.
상기 복수의 분리 구조물들(86)은 상기 제1 상부 패턴 부분(27a)을 관통할 수 있다. 예를 들어, 도 2b와 같은 평면으로 보았을 때, 상기 계단 영역(SA) 내에 배치되는 상기 제2 내지 제4 보조 분리 구조물들(86b2, 86b3, 86b4)의 각각은 상기 제1 상부 패턴 부분(27a)의 상기 복수의 제2 라인 부분들(27a_2a, 27a_2b)에 의해 둘러싸이는 모양일 수 있다. 예를 들어, 상기 제2 내지 제4 보조 분리 구조물들(86b2, 86b3, 86b4) 중 어느 하나의 보조 분리 구조물은 상기 복수의 제2 라인 부분들(27a_2a, 27a_2b) 중 어느 하나의 제2 라인 부분에 의해 측면 전체가 둘러싸이는 모양일 수 있다.
상기 주 분리 구조물들(86a) 및 상기 제1 보조 분리 구조물(86b1)은 상기 메모리 셀 어레이 영역(MA) 내에서 상기 제1 수평 방향(X)으로 연장되면서 상기 버퍼 영역(BA) 내의 상기 제1 라인 부분(27a_1)을 가로지르며 상기 제2 라인 부분들(27a_2a, 27a_2b) 내로 연장될 수 있다.
상기 복수의 수직 구조물들(54)은 상기 복수의 분리 구조물들(86)과 이격될 수 있다.
상기 복수의 수직 구조물들(54)은 수직 메모리 셀 구조물들(54m), 수직 더미 구조물들(54d), 제1 수직 버퍼 구조물들(54b1), 제2 수직 버퍼 구조물들(54b2) 및 수직 지지대 구조물들(54s)을 포함할 수 있다.
상기 수직 메모리 셀 구조물들(54m)은 상기 메모리 셀 어레이 영역(MA) 내에 배치되며 상기 절연성 패턴(52)과 이격될 수 있다.
상기 수직 더미 구조물들(54d)은 상기 메모리 셀 어레이 영역(MA) 내에 배치되며 상기 절연성 패턴(52)과 접촉할 수 있다.
상기 제1 수직 버퍼 구조물들(54b1)은 상기 버퍼 영역(BA) 내에서 상기 제1 상부 패턴 부분(27a)과 접촉할 수 있다.
상기 제2 수직 버퍼 구조물들(54b2)은 상기 버퍼 영역(BA) 내에서 상기 제2 상부 패턴 부분(27a)과 이격될 수 있다.
상기 수직 지지대 구조물들(54s)은 상기 계단 영역(SA) 내에 배치될 수 있다.
일 예에서, 상기 메모리 셀 어레이 영역(MA) 및 상기 버퍼 영역(BA) 내에 배치되는 상기 수직 메모리 셀 구조물들(54m), 상기 수직 더미 구조물들(54d), 상기 제1 수직 버퍼 구조물들(54b1) 및 상기 제2 수직 버퍼 구조물들(54b2)은 실질적으로 동일한 폭 또는 직경을 가질 수 있다.
일 예에서, 각각의 상기 수직 지지대 구조물들(54s)은 각각의 상기 수직 메모리 셀 구조물들(54m) 보다 큰 폭 또는 큰 직경을 가질 수 있다.
일 예에서, 상기 메모리 셀 어레이 영역(MA) 및 상기 버퍼 영역(BA) 내에 배치되는 수직 구조물들(54), 예를 들어 상기 수직 메모리 셀 구조물들(54m), 상기 수직 더미 구조물들(54d), 상기 제1 수직 버퍼 구조물들(54b1) 및 상기 제2 수직 버퍼 구조물들(54b2)의 배치밀도는 상기 계단 영역(SA) 내에 배치되는 상기 수직 지지대 구조물들(54s)의 배치밀도 보다 높을 수 있다.
다음으로, 도 4를 참조하여 도 2a의 I-I'선을 따라 취해진 영역의 단면 구조를 설명하기로 한다. 도 4는 도 2a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 2a 및 도 4를 참조하면, 일 실시예에 따른 반도체 소자(1)는 하부 구조물(2)을 더 포함할 수 있다. 상기 하부 구조물(2)은 기판(4), 및 상기 기판(4) 상에 형성되는 주변 회로(9) 및 하부 절연 층(12)을 포함할 수 있다.
상기 기판(4)은 반도체 기판일 수 있다. 상기 주변 회로(9)는 플래시 메모리 또는 가변저항 메모리 등과 같은 메모리 소자의 메모리 셀 어레이의 동작을 위한 회로일 수 있다. 상기 주변 회로(9)는 주변 게이트(9g) 및 주변 소스/드레인(9s)을 포함하는 주변 트랜지스터, 및 주변 배선(9w)을 포함할 수 있다. 상기 주변 게이트(9g)는 상기 기판(4) 내에 형성되는 소자분리 층(6s)에 의해 한정되는 활성 영역(6a) 상에 형성될 수 있다. 상기 주변 소스/드레인(9s)은 상기 주변 게이트(9g) 양 옆의 상기 활성 영역(6a) 내에 형성될 수 있다. 상기 하부 절연 층(12)은 상기 주변 회로(9)를 덮을 수 있다.
도 2a에 도시되고 앞에서 설명한 상기 패턴 구조물(30)은 상기 하부 구조물(2) 상에 배치될 수 있다. 상기 패턴 구조물(30)은 하부 패턴 층(15), 상기 하부 패턴 층(15) 상의 상부 패턴 층(27), 상기 하부 패턴 층(15)과 상기 상부 패턴 층(27) 사이의 중간 패턴 층(17b)을 포함할 수 있다.
일 예에서, 상기 패턴 구조물(30)은 상기 하부 패턴 층(15)과 상기 상부 패턴 층(27) 사이의 중간 구조물(17a)을 더 포함할 수 있다.
상기 중간 패턴 층(17b) 및 상기 중간 구조물(17a)은 서로 다른 물질을 포함하고 서로 이격될 수 있다.
상기 상부 패턴 층(27)은 도 2a, 도 2b 및 도 3에서 설명한 상기 제1 상부 패턴 부분(27a)을 포함할 수 있다. 상기 상부 패턴 층(27)에서, 상기 제1 상부 패턴 부분(27a)은 상기 하부 패턴 층과 접촉하는 부분일 수 있다. 상기 상부 패턴 층(27)에서, 상기 중간 구조물(17a)과 접촉하는 부분은 제2 상부 패턴 부분(27b)으로 지칭하고, 상기 중간 패턴 층(17b)과 접촉하는 제3 상부 패턴 부분(27c)으로 지칭할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 패턴 구조물(30)의 외측면(30s) 상의 중간 절연 층(33i), 및 상기 패턴 구조물(30)의 상부면 중에서 리세스된 부분을 덮는 캐핑 절연 층(33c)을 더 포함할 수 있다.
도 2a 및 도 3에 도시되고 앞에서 설명한 상기 적층 구조물(36)은 상기 패턴 구조물(30) 상에 배치될 수 있다.
상기 적층 구조물(36)은 하부 적층 구조물(39) 및 상기 하부 적층 구조물(39) 상의 상부 적층 구조물(46)을 포함할 수 있다.
상기 하부 적층 구조물(39)은 수직 방향(Z)으로 교대로 반복적으로 적층되는 제1 하부 층간 절연 층들(41a) 및 하부 수평 층들(44g)을 포함할 수 있다. 상기 하부 수평 층들(44g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 하부 패드들(44p)을 포함할 수 있다. 상기 하부 적층 구조물(39)은 상기 제1 하부 층간 절연 층들(41a) 및 상기 하부 수평 층들(44g)을 덮는 제2 하부 층간 절연 층(41b)을 더 포함할 수 있다. 상기 제2 하부 층간 절연 층(41b)은 실질적으로 평탄한 상부면을 가질 수 있다.
상기 상부 적층 구조물(46)은 상기 수직 방향(Z)으로 교대로 반복적으로 적층되는 제1 상부 층간 절연 층들(48a) 및 상부 수평 층들(51g)을 포함할 수 있다. 상기 상부 수평 층들(51g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 상부 패드들(51p)을 포함할 수 있다. 상기 상부 적층 구조물(46)은 상기 제1 상부 층간 절연 층들(48a) 및 상기 상부 수평 층들(51g)을 덮는 제2 상부 층간 절연 층(48b)을 더 포함할 수 있다. 상기 제2 상부 층간 절연 층(48b)은 실질적으로 평탄한 상부면을 가질 수 있다.
상기 계단 영역(SA) 내에서, 상기 하부 및 상부 패드들(44p, 51p)은 상기 수평 층들(44g, 51g) 중에서 다른 수평 층들에 의해 상부면이 덮이지 않는 수평 층의 부분으로 정의될 수 있다. 예를 들어, 상기 하부 및 상부 패드들(44p, 51p) 중에서, 어느 하나의 패드는 어느 하나의 수평 층의 부분으로 정의될 수 있으며, 어느 하나의 수평 층의 패드의 상부면은 다른 수평 층에 의해 덮이지 않을 수 있다.
실시 예들에서, 본 발명의 기술적 사상은 도면에 상기 하부 및 상부 패드들(44p, 51p)이 배열되는 계단 모양에 한정되지 않고, 다양하게 변형될 수 있는 계단 모양을 포함할 수 있다.
실시 예들에서, 상기 적층 구조물(36)은 상기 하부 적층 구조물(39) 및 상기 상부 적층 구조물(46)을 포함하는 것으로 한정되지 않고, 다양하게 변형될 수 있다. 예를 들어, 상기 적층 구조물(36)에서, 상기 하부 적층 구조물(39)이 생략될 수 있다. 다른 예에서, 상기 적층 구조물(36)은 상기 상부 적층 구조물(46) 상에 배치되며 상기 상부 적층 구조물(46)과 실질적으로 유사한 구조의 다른 상부 적층 구조물을 더 포함할 수도 있다.
도 2a 및 도 3에 도시되고 앞에서 설명한 상기 복수의 수직 구조물들(54)은 상기 적층 구조물(36)을 관통하며 상기 패턴 구조물(30)과 접촉할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 적층 구조물(36) 및 상기 복수의 수직 구조물들(54)상에 차례로 적층된 제1 상부 절연 층(66) 및 제2 상부 절연 층(89)을 더 포함할 수 있다.
상기 하부 및 상부 수평 층들(44g, 51g) 중 적어도 몇몇은 도 1에서 설명한 상기 워드라인들(WL), 상기 상부 게이트 라인들(UL1, UL2) 및 상기 하부 게이트 라인들(LL1, LL2)일 수 있다.
도 2a에 도시되고 앞에서 설명한 상기 게이트 콘택 플러그들(92g) 중 적어도 몇몇은 상기 하부 및 상부 수평 층들(44g, 51g) 중 상기 워드라인들(WL), 상기 상부 게이트 라인들(UL1, UL2) 및 상기 하부 게이트 라인들(LL1, LL2)일 수 있는 수평 층들의 패드들 상에 배치될 수 있다. 상기 게이트 콘택 플러그들(92g) 중 일부는 상기 하부 및 상부 수평 층들(44g, 51g) 중에 더미 수평 층의 패드 상에 배치될 수 있다.
다음으로, 도 5a 및 도 5b를 참조하여, 상기 패턴 구조물(30), 상기 적층 구조물(36) 및 상기 복수의 수직 구조물들(54)의 일 예에 대하여 설명하기로 한다. 도 5a는 도 4의 'B1'로 표시된 부분을 확대한 부분 확대 단면도이고, 도 5b는 도 4의 'B2'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 4, 도 5a 및 도 5b를 참조하면, 상기 패턴 구조물(30)에서, 상기 하부 패턴 층(15)의 두께는 각각의 상기 상부 패턴 층(27), 상기 중간 패턴 층(17b) 및 상기 중간 구조물(17a)의 두께 보다 클 수 있다.
상기 중간 패턴 층(17b)은 제1 부분(17_1), 상기 제1 부분(17_1)으로부터 연장되며 두께가 감소하는 제2 부분(17_2), 상기 제1 부분(17_1)으로부터 연장되며 두께가 증가하고 상기 수직 메모리 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2)과 접촉하는 제3 부분(17_3)을 포함할 수 있다. 상기 중간 패턴 층(17b)의 상기 제2 부분(17_2)은 상기 제1 부분(17_1)의 상부면으로부터 곡면을 형성하면서 낮아지고 상기 상부 패턴 층(27)과 접촉하는 측면(17s)을 포함할 수 있다.
일 예에서, 상기 중간 패턴 층(17b)의 상기 제1 부분(17_1)은 실질적으로 균일한 두께를 가질 수 있다.
일 예에서, 상기 중간 패턴 층(17b)의 상기 제2 부분(17_2)의 수평 방향의 최대 폭은 상기 게이트 층들(44g, 51g)과 마주보는 상기 정보 저장 층(57b)의 상기 수평 방향의 두께 보다 클 수 있다.
일 예에서, 상기 중간 패턴 층(17b)의 상기 제2 부분(17_2)의 수평 방향의 최대 폭은 상기 게이트 층들(44g, 51g)과 마주보는 상기 정보 저장 구조물(57)의 상기 수평 방향의 두께 보다 클 수 있다.
일 예에서, 상기 중간 패턴 층(17b)의 상기 제2 부분(17_2)의 수평 방향의 최대 폭은 상기 게이트 층들(44g, 51g)과 마주보는 상기 채널 층(58)의 상기 수평 방향의 두께 보다 클 수 있다.
상기 중간 구조물(17a)은 제1 중간 층(20) 및 제2 중간 층(25)을 포함할 수 있다. 상기 제1 중간 층(20)은 하부 층(21), 상부 층(22) 및 스페이서 층(23)를 포함할 수 있다.
일 예에서, 상기 제2 중간 층(25)은 상기 하부 층(21), 상기 상부 층(22) 및 상기 스페이서 층(23)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 하부 층(21), 상기 상부 층(22) 및 상기 스페이서 층(23)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질로 형성될 수 있고, 상기 제2 중간 층(25)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 제2 중간 층(25)은 실리콘으로 형성될 수 있다.
일 예에서, 상기 하부 및 상부 층들(21, 22)은 상기 스페이서 층(23) 보다 단단한 물질일 수 있다. 예를 들어, 상기 하부 및 상부 층들(21, 22)은 상기 스페이서 층(23) 보다 고온에서 형성된 실리콘 산화물일 수 있다. 상기 상부 층(22)은 상기 하부 층(21) 보다 단단한 물질일 수 있다.
상기 제2 중간 층(25)은 상기 하부 층(21) 상에 배치될 수 있다. 상기 상부 층(22)은 상기 제2 중간 층(25) 상에 배치될 수 있다. 싱기 하부 층(21)은 상기 상부 패턴 층(27)과 마주보거나, 또는 상기 상부 패턴 층(27)과 접촉하는 제1 측면(21s1) 및 상기 상부 패턴 층(27)과 마주보지 않는 제2 측면(21s2)을 가질 수 있다. 상기 제2 중간 층(25)은 상기 상부 패턴 층(27)과 마주보는 제1 측면(25s1) 및 상기 상부 패턴 층(27)과 마주보지 않는 제2 측면(25s2)을 가질 수 있다. 싱기 상부 층(22)은 상기 상부 패턴 층(27)과 마주보는 제1 측면(22s1) 및 상기 상부 패턴 층(27)과 마주보지 않는 제2 측면(22s2)을 가질 수 있다. 상기 스페이서 층(23)은 상기 상부 패턴 층(27)과 접촉하는 제1 측면(23s)을 가질 수 있다. 상기 중간 구조물(17a)은 상기 상부 패턴 층(27)과 접촉하는 상기 스페이서 층(23)의 상기 제1 측면(23s) 및 상기 하부 층(21)의 상기 제1 측면(21s1)을 가질 수 있다.
따라서, 상기 제1 중간 층(20)은 상기 제2 중간 층(25)의 하부면과 상기 하부 패턴 층(21) 사이의 하부 부분, 상기 제2 중간 층(25)의 상부면과 상기 상부 패턴 층(27) 사이의 상부 부분, 및 상기 제2 중간 층(25)의 상기 제1 측면(25s1)과 상기 상부 패턴 층(27) 사이의 측면 부분을 포함할 수 있다. 상기 하부 층(21)은 상기 제1 중간 층(20)의 상기 하부 부분을 포함할 수 있고, 상기 상부 층(22)은 상기 제2 중간 층(25)의 상기 상부 부분을 포함할 수 있고, 상기 스페이서 층(23)은 상기 제2 중간 층(25)의 상기 측면 부분을 포함할 수 있다.
일 예에서, 상기 스페이서 층(23)의 상기 제1 측면(23s) 중 적어도 일부는 상기 중간 구조물(17a)의 두께가 감소하도록 경사질 수 있다.
일 예에서, 상기 하부 층(21)의 상기 제2 측면(21s2), 상기 제2 중간 층(25)의 상기 제2 측면(25s2), 상기 상부 층(22)의 상기 제2 측면(22s2) 및 상기 하부 패턴 층(15)의 상기 외측면(15s1) 및 상기 상부 패턴 층(27)의 상기 제2 상부 패턴 부분(27b)의 외측 끝 부분(27e)은 실질적으로 수직 정렬될 수 있다.
일 예에서, 상기 하부 층(21)의 상기 제2 측면(21s2), 상기 제2 중간 층(25)의 상기 제2 측면(25s2), 상기 상부 층(22)의 상기 제2 측면(22s2) 및 상기 하부 패턴 층(15)의 상기 외측면(15s1)은 상기 패턴 구조물(30)의 외측면(30s)로 정의할 수 있다.
상기 중간 구조물(17a)에서, 상기 상부 패턴 층(27)과 접촉하는 측면(22s1, 23s1)은 제1 측면으로 정의하고, 상기 상부 패턴 층(27)과 접촉하지 않는 측면(21s2, 25s2, 22s2)은 제2 측면으로 정의할 수 있다. 상기 중간 구조물(17a)에서, 상기 제2 측면(21s2, 25s2, 22s2)은 상기 중간 절연 층(33i)과 접촉할 수 있다.
상기 중간 구조물(17a)에서, 상기 제1 측면(22s1, 23s1)은 상기 중간 구조물(17a)의 상부면으로부터 곡면을 형성하면서 낮아지고, 상기 제2 측면(21s2, 25s2, 22s2)은 상기 중간 구조물(17a)의 상부면으로부터 상기 제1 측면(22s1, 23s1) 보다 가파르게 낮아질 수 있다.
일 예에서, 상기 하부 층(21) 및 상기 상부 층(22)은 실질적으로 동일한 두께를 가질 수 있다.
일 예에서, 상기 제2 중간 층(25)의 두께는 상기 하부 층(21) 및 상기 상부 층(22) 각각의 두께 보다 클 수 있다.
다른 예에서, 상기 제2 중간 층(25)의 두께는 상기 하부 층(21) 및 상기 상부 층(22) 각각의 두께와 실질적으로 동일할 수 있다.
일 예에서, 상기 적층 구조물(36)은 각각의 상기 하부 및 상부 수평 층들(44g, 51g)의 바닥면 및 상부면을 덮고 각각의 상기 하부 및 상부 수평 층들(44g, 51g)과 상기 복수의 수직 구조물들(54) 사이에 개재되는 유전체 층(80)을 더 포함할 수 있다.
다른 예에서, 상기 유전체 층(80)은 각각의 상기 복수의 수직 구조물들(54)의 측면 및 하부면을 덮도록 변형되면서, 상기 하부 및 상부 수평 층들(44g, 51g)과 각각의 상기 복수의 수직 구조물들(54) 사이에 개재된 부분들을 포함할 수 있다.
일 예에서, 상기 유전체 층(80)은 고유전체(high-k dielectric)을 포함할 수 있다.
상기 하부 패턴 층(15)은 적어도 일부분이 도핑된 도우프트 실리콘 층을 포함할 수 있다. 예를 들어, 상기 하부 패턴 층(15)은 적어도 일부분이 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
상기 중간 패턴 층(17b) 및 상기 상부 패턴 층(27)은 실리콘 층을 포함할 수 있다. 예를 들어, 상기 중간 패턴 층(17b) 및 상기 상부 패턴 층(27) 중 적어도 하나는 도우프트 실리콘 층을 포함할 수 있다. 예를 들어, 상기 중간 패턴 층(17b) 및 상기 상부 패턴 층(27) 중 적어도 하나는 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다. 예를 들어, 상기 중간 패턴 층(17b) 및 상기 상부 패턴 층(27)은 각각 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
앞에서 설명한 바와 같이, 상기 상부 패턴 층(27)은 상기 하부 패턴 층과 접촉하는 상기 제1 상부 패턴 부분(27a), 상기 중간 구조물(17a)과 접촉하는 상기 제2 상부 패턴 부분(27b) 및 상기 중간 패턴 층(17b)과 접촉하는 상기 제3 상부 패턴 부분(27c)을 포함할 수 있다.
상기 제2 및 제3 상부 패턴 부분들(27b, 27c)의 상부면들 실질적으로 동일한 높이 레벨에 위치할 수 있다. 상기 제1 상부 패턴 부분(27a)의 상부면은 상기 제2 및 제3 상부 패턴 부분들(27b, 27c)의 상부면 보다 낮은 높이 레벨에 위치할 수 있다.
상기 복수의 수직 구조물들(54)의 각각은 코어 영역(60), 상기 코어 영역(60)의 측면 및 바닥면을 덮는 채널 층(58), 상기 채널 층(58)의 외측면 및 바닥면을 덮는 정보 저장 구조물(57)을 포함할 수 있다.
상기 채널 층(58)은 반도체 물질 층으로 형성될 수 있다. 예를 들어, 상기 채널 층(58)은 실리콘 층으로 형성될 수 있다.
상기 코어 영역(60)은 실리콘 산화물 또는 저유전체(low-k dielectric)를 포함할 수 있다. 상기 코어 영역(60)은 보이드가 형성된 실리콘 산화물 또는 보이드가 형성된 저유전체(low-k dielectric)를 포함할 수 있다.
상기 정보 저장 구조물(57)은 제1 유전체 층(57a), 제2 유전체 층(57c), 및 상기 제1 유전체 층(57a)과 상기 제2 유전체 층(57c) 사이의 정보 저장 층(57b)을 포함할 수 있다. 상기 제2 유전체 층(57c)은 상기 채널 층(58)과 접촉할 수 있고, 상기 정보 저장 층(57b)은 상기 채널 층(58)과 이격될 수 있다. 상기 제1 유전체 층(57a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(57b)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 층(57b)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(57b)은 차지(charge)를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 복수의 수직 구조물들(54) 중에서, 상기 수직 메모리 셀 구조물들(54) 각각의 상기 정보 저장 층(57b)은 차지, 예를 들어 전자를 트랩하여 정보를 저장할 수 있고, 다른 수직 구조물들, 예를 들어 상기 수직 더미 구조물들(54d), 상기 제1 및 제2 수직 버퍼 구조물들(54b1, 54b2), 및 상기 수직 지지대 구조물들(54s)의 상기 정보 저장 층들(57b)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장하지 않는 더미들일 수 있다.
상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2)은 실질적으로 동일한 단면 구조 및 실질적으로 동일한 폭을 가질 수 있다.
상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2)은 상기 적층 구조물(36), 상기 상부 패턴 층(27)의 상기 제3 상부 패턴 부분(27c) 및 상기 중간 패턴 층(17b)을 차례로 관통하며 상기 하부 패턴 층(15) 내로 연장될 수 있다. 상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2)은 상기 중간 구조물(17a)과 이격될 수 있다.
상기 중간 패턴 층(17b)은 상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2) 각각의 상기 정보 저장 구조물(57)을 관통하며 상기 채널 층(58)과 접촉할 수 있다. 상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2)에서, 상기 정보 저장 구조물(57)은 상기 중간 패턴 층(17b)에 의해 하부 정보 저장 구조물(57_2)과 상부 정보 저장 구조물(57_1)으로 분리될 수 있다.
일 예에서, 상기 중간 패턴 층(17b)은 상기 코어 영역(60)과 이격될 수 있다.
일 예에서, 상기 중간 패턴 층(17b)은 상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2) 각각의 상기 정보 저장 구조물(57)을 관통하며 상기 채널 층(58)과 접촉하는 부분으로부터, 상기 상부 패턴 층(27)의 두께 보다 작은 길이로, 위와 아래 방향으로 연장될 수 있다.
상기 제1 수직 버퍼 구조물들(54b1)은 상기 적층 구조물(36) 및 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)을 차례로 관통하며 상기 하부 패턴 층(15) 내로 연장될 수 있다. 상기 제1 수직 버퍼 구조물들(54b1)은 상기 중간 구조물(17a) 및 상기 중간 패턴 층(17b)과 이격될 수 있다.
상기 수직 지지대 구조물들(54s)은 상기 적층 구조물(36), 상기 상부 패턴 층(27)의 상기 제2 상부 패턴 부분(27b) 및 상기 중간 구조물(17a)을 차례로 관통하며 상기 하부 패턴 층(15) 내로 연장될 수 있다. 상기 수직 지지대 구조물들(54s)은 상기 중간 패턴 층(17b)과 이격될 수 있다.
각각의 상기 수직 메모리 셀 구조물들(54) 및 상기 제2 수직 버퍼 구조물들(54b2)에서, 상기 정보 저장 구조물(57)은 상기 채널 층(58)과 접촉하는 상기 중간 패턴 층(17b)에 수직 방향(Z)으로 분리될 수 있다.
각각의 상기 제1 수직 버퍼 구조물들(54b1) 및 상기 수직 지지대 구조물들(54s)에서, 상기 정보 저장 구조물(57)은 상기 채널 층(58)의 외측면에서 분리되지 않고 상기 수직 방향(Z)으로 연속적으로 이어지면서 상기 채널 층(58)의 바닥면을 덮을 수 있다.
다음으로, 도 6을 참조하여 도 2a의 II-II'선을 따라 취해진 영역의 단면 구조를 설명하기로 한다. 도 6은 도 2a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다. 여기서, 도 4를 참조하여 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 일 실시예에 따른 반도체 소자(1)는 도 2a에 도시되고 앞에서 설명한 상기 패턴 구조물(30)의 상기 개구부(30o)를 채우는 갭필 절연 층(33g)을 더 포함할 수 있다. 상기 갭필 절연 층(33g)은 상기 중간 절연 층(33i) 및 상기 캐핑 절연 층(33c)과 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(36)은 상기 개구부(30o) 내의 상기 갭필 절연 층(33g)과 중첩하는 영역에서 상기 수평 층들(44g, 51g)과 동일한 높이 레벨에 위치하는 절연 층들(40)을 더 포함할 수 있다.
일 예에서, 상기 패턴 구조물(30)의 상기 개구부(30o)는 상기 적층 구조물(36)의 상기 상부 적층 구조물(46)과 중첩하지 않는 위치에 형성될 수 있다. 이 경우에, 상기 절연 층들(40)은 상기 하부 수평 층들(44g)과 동일한 높이 레벨에 배치될 수 있다.
일 예에서, 상기 패턴 구조물(30)의 상기 개구부(30o)는 상기 상부 적층 구조물(46)과 중첩하는 위치에 형성될 수 있다. 이 경우에, 상기 절연 층들(40)은 상기 하부 및 상부 수평 층들(44g, 51g)과 동일한 높이 레벨에 배치될 수 있다.
일 예에서, 상기 패턴 구조물(30)의 상기 개구부(30o)는 상기 상부 적층 구조물(46)과 중첩하는 위치에 형성되는 개구부 및 상기 적층 구조물(36)의 상기 상부 적층 구조물(46)과 중첩하지 않는 위치에 형성되는 개구부를 포함할 수 있다.
도 2a에 도시되고 앞에서 설명한 상기 주변 콘택 플러그(92t)는 상기 주변 배선(9w)의 주변 패드(9p)와 접촉하면서 상기 수직 방향(Z)으로 연장되어 상기 패턴 구조물(30)의 상기 개구부(30o) 내의 상기 갭필 절연 층(33g), 상기 적층 구조물(36)의 상기 절연 층들(40)을 관통하고 상부로 연장되어 상기 제1 및 제2 상부 절연 층들(66, 89)을 관통할 수 있다.
도 2a, 도 2b 및 도 3에 도시되고 앞에서 설명한 상기 복수의 분리 구조물들(86)은 상기 제1 상부 절연 층(66) 및 상기 적층 구조물(36)을 차례로 관통하며 상기 패턴 구조물(30) 내로 연장될 수 있다. 앞에서 설명한 바와 같이, 상기 복수의 분리 구조물들(86)은 상기 주 분리 구조물들(도 2a 및 도 2b의 86a) 및 상기 보조 분리 구조물들(도 2a 및 도 2b의 86b)을 포함할 수 있다.
상기 주 분리 구조물들(도 2a 및 도 2b의 86a) 및 상기 제1 보조 분리 구조물(도 2a 및 도 2b의 86b1) 각각의 일부는 상기 패턴 구조물(30)의 상기 제1 상부 패턴 부분(27a)을 관통하면서 상기 하부 패턴 층(15) 내로 연장될 수 있고, 상기 중간 구조물(17a)과 이격될 수 있다.
상기 제2, 제3 및 제4 보조 분리 구조물들(도 2a 및 도 2b의 86b2, 86b3, 86b4)은 상기 패턴 구조물(30)의 상기 제1 상부 패턴 부분(27a)을 관통하면서 상기 하부 패턴 층(15) 내로 연장될 수 있고, 상기 중간 패턴 층(17b) 및 상기 중간 구조물(17a)과 이격될 수 있다.
다음으로, 도 7a 내지 도 7c를 참조하여, 상기 적층 구조물(36), 및 상기 복수의 분리 구조물들(86)의 일 예에 대하여 설명하기로 한다. 도 7a는 도 6의 'C1'로 표시된 부분을 확대한 부분 확대 단면도이고, 도 7b는 도 6의 'C2'로 표시된 부분을 확대한 부분 확대 단면도이고, 도 7c는 도 6의 'C3'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 7a, 도 7b 및 도 7c를 참조하면, 일 예에서, 도 5a에 도시되고 설명한 바와 같이, 상기 유전체층(80)은 각각의 상기 하부 및 상부 수평 층들(44g, 51g)의 바닥면 및 상부면을 덮고 각각의 상기 하부 및 상부 수평 층들(44g, 51g)과 상기 복수의 수직 구조물들(54) 사이에 개재될 수 있다.
일 예에서, 상기 유전체 층(80)은 각각의 상기 하부 및 상부 수평 층들(44g, 51g)의 바닥면 및 상부면을 덮는 부분으로부터 연장되는 분리 유전체 층(80')을 더 포함할 수 있다.
일 예에서, 상기 복수의 분리 구조물들(86)의 각각은 분리 패턴(85) 및 상기 분리 유전체 층(80')을 포함할 수 있다. 상기 분리 패턴(85)은 상기 적층 구조물(36)을 관통하며 상기 패턴 구조물(30) 내로 연장될 수 있다.
일 예에서, 상기 복수의 분리 구조물들(86)의 각각은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 분리 유전체 층(80')은 고유전체 물질(high-k dielectric material)로 형성될 수 있고, 상기 분리 패턴(85)은 실리콘 산화물 및/또는 저유전체 물질(low-k dielectric material)을 포함할 수 있다.
다른 예에서, 상기 복수의 분리 구조물들(86)의 각각은 절연성 물질 도전성 물질을 포함할 수 있다. 예를 들어, 각각의 상기 복수의 분리 구조물들(86)에서, 상기 분리 패턴(85)은 상기 분리 유전체 층(80')을 관통하며 상기 하부 패턴 층(15)과 접촉할 수 있는 도전성 물질 층 및 상기 도전성 물질 층의 측면 상의 절연성 물질 층을 포함할 수 있다. 예를 들어, 각각의 상기 복수의 분리 구조물들(86)에서, 상기 분리 패턴(85)의 상기 도전성 물질 층은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 또는 WN), 금속-반도체 화합물(e.g., WSi 또는 TiSi 등) 및 금속(e.g., W 등) 중 적어도 하나를 포함할 수 있으며, 상기 하부 패턴 층(15)과 접촉할 수 있고, 상기 분리 패턴(85)의 상기 절연성 물질 층은 실리콘 산화물을 포함할 수 있다.
일 예에서, 상기 분리 패턴(85)은 상기 하부 및 상부 수평 층들(44g, 51g)과 접촉할 수 있다.
일 에에서, 상기 분리 유전체 층(80')은 상기 하부 및 상부 수평 층들(44g, 51g)과 다른 높이 레벨에 위치하는 상기 분리 패턴(85)의 측면들을 덮고, 상기 분리 패턴(85)의 바닥면을 덮을 수 있다.
다른 예에서, 상기 분리 유전체 층(80')은 생략될 수 있다.
일 예에서, 상기 분리 패턴(85)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 분리 패턴(85)은 실리콘 산화물, 실리콘산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 복수의 분리 구조물들(86)에서, 상기 하부 및 상부 수평 층들(44g, 51g)과 동일한 높이 레벨에 위치하는 상기 복수의 분리 구조물들(86)의 부분들은 상기 하부 및 상부 수평 층들(44g, 51g)을 향하는 방향으로 돌출되면서 폭이 증가할 수 있다.
상기 복수의 분리 구조물들(86) 중에서, 상기 계단 영역(SA) 내에 위치하는 분리 구조물들은 상기 중간 구조물(17a)와 이격될 수 있고, 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)을 관통할 수 있고, 상기 상부 패턴 층(27)의 상기 제2 상부 패턴 부분(27b)과 이격될 수 있다.
상기 복수의 분리 구조물들(86) 중에서, 상기 메모리 셀 어레이 영역(MA)에 가까운 분리 구조물의 바닥면의 깊이는 상기 계단 영역(SA) 외측에 위치하는 분리 구조물의 바닥면의 깊이 보다 얕을 수 있다. 예를 들어, 상기 하부 패턴 층(15)의 상부면을 기준으로 보았을 때, 상기 메모리 셀 어레이 영역(MA)에 가까운 상기 제2 보조 분리 구조물(86b)의 바닥면은 상기 하부 패턴 층(15)의 상부면으로부터 제1 깊이(도 7a의 D1)에 위치하고, 상기 패턴 구조물(30)의 상기 외측면(30s)에 가까운 상기 제4 보조 구조물(86b4)의 바닥면은 상기 하부 패턴 층(15)의 상부면으로부터 제2 깊이(도 7b의 D2)에 위치하고, 상기 계단 영역(SA)의 가운데 부분 또는 상기 패턴 구조물(30)의 상기 개구부(30o)에 가까운 상기 제3 보조 구조물(86b3)의 바닥면은 상기 하부 패턴 층(15)의 상부면으로부터 제3 깊이(도 7c의 D3)에 위치할 수 있다.
일 예에서, 상기 제1 깊이(도 7a의 D1)는 상기 제 2 깊이(도 7b의 D2) 보다 작을 수 있다. 상기 제3 깊이(도 7c의 D3)는 상기 제1 깊이(도 7a의 D1) 보다 크고, 상기 제 2 깊이(도 7b의 D2) 보다 작을 수 있다.
도 7c의 부분 확대 단면도와 같이, 상기 패턴 구조물(30)의 상기 개구부(30o)는 상기 상부 패턴 층(27)의 상기 제2 상부 패턴 부분(27b), 상기 중간 구조물(17a) 및 상기 하부 패턴 층(15)을 차례로 관통하면서 형성될 수 있다. 상기 중간 구조물(17a)에서, 상기 하부 층(21)의 제3 측면(21s3), 상기 제2 중간 층(25)의 제3 측면(25s3) 및 상기 상부 층(22)의 제3 측면(22s3)은 상기 패턴 구조물(30)의 상기 개구부(30o) 내에 배치되는 상기 갭필 절연 층(33i)과 접촉할 수 있다.
일 예에서, 상기 갭필 절연 층(33i)은 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)과 이격될 수 있다.
다음으로, 도 8 및 도 9를 참조하여 도 2a에서 상기 계단 영역(SA) 내의 III-III'선을 따라 취해진 영역의 단면 구조를 설명하기로 한다. 도 8은 도 2a의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 9는 도 8의 'D'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 2a, 도 8 및 도 9를 참조하면, 상기 계단 영역(SA) 내에서, 상기 중간 구조물(17a)은 상기 제2 수평 방향(Y)으로 서로 인접하는 분리 구조물들(86) 사이에 배치될 수 있고, 서로 인접하는 상기 분리 구조물들(86)과 이격될 수 있다.
상기 제2 수평 방향(Y)으로 서로 인접하는 상기 분리 구조물들(86) 사이에 배치되는 상기 수직 지지대 구조물들(54s)은 상기 제2 상부 패턴 부분(27b) 및 상기 중간 구조물(17a)을 관통할 수 있고, 상기 제1 상부 패턴 부분(27a)과 이격될 수 있다. 상기 제2 수평 방향(Y)으로 서로 인접하는 상기 분리 구조물들(86)의 측면들은 상기 제1 상부 패턴 부분(27a)과 접촉할 수 있고, 상기 제2 상부 패턴 부분(27b) 및 상기 중간 구조물(17a)과 이격될 수 있다.
다음으로, 도 10 및 도 11을 참조하여, 도 2a의 IV-IV'선을 따라 취해진 영역의 단면 구조를 설명하기로 한다. 도 10은 도 2a의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 11은 도 10의 'E'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 2a, 도 10 및 도 11을 참조하면, 도 6 및 도 7c에서 설명한 바와 같이, 상기 적층 구조물(36)은 상기 패턴 구조물(30)의 상기 개구부(30o) 내에 배치되는 상기 개필 절연 층(33g)과 중첩하는 상기 절연 층들(40)을 포함할 수 있다.
상기 수직 지지대 구조물들(54c) 중 적어도 하나는 상기 적층 구조물(36)을 관통하며, 상기 갭필 절연 층(33g) 및 상기 갭필 절연 층(33g)과 인접하는 상기 분리 구조물(86) 사이의 상기 패턴 구조물(30)과 접촉할 수 있다.
상기 갭필 절연 층(33g) 및 상기 갭필 절연 층(33g)과 인접하는 상기 분리 구조물(86)과 상기 갭필 절연 층(33g) 사이의 상기 패턴 구조물(30)과 접촉하는 상기 수직 지지대 구조물들(54c) 중 적어도 하나는 상기 제2 상부 패턴 부분(27b) 및 상기 중간 구조물(17a)을 차례로 관통하며 상기 하부 패턴 층(15) 내로 연장될 수 있고, 상기 제1 상부 패턴 부분(27a)과 이격될 수 있다.
다음으로, 도 12 및 도 13을 참조하여, 도 2a의 V-V'선을 따라 취해진 영역의 단면 구조를 설명하기로 한다. 도 12는 도 2a의 V-V'선을 따라 취해진 영역을 나타낸 단면도이고, 도 13은 도 12의 'F'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 2a 및 도 12 및 도 13을 참조하면, 상기 절연성 패턴(52)은 상기 적층 구조물(36)의 상부면으로부터 아래로 연장되어, 상기 상부 수평 층들(51g) 중 복수개를 관통할 수 있다.
상기 복수의 분리 구조물들(86) 중에서, 상기 메모리 셀 어레이 영역(MA) 내에 위치하는 분리 구조물의 바닥면은 상기 하부 패턴 층(15)의 상부면과 실질적으로 동일한 레벨에 배치될 수 있다.
일 예에서, 상기 복수의 분리 구조물들(86) 중에서, 상기 메모리 셀 어레이 영역(MA) 내에 위치하는 분리 구조물의 바닥면은 상기 계단 영역(SA) 내에 위치하는 분리 구조물의 바닥면 보다 높은 레벨에 위치할 수 있다.
상기 복수의 분리 구조물들(86) 중에서, 상기 메모리 셀 어레이 영역(MA) 및 상기 메모리 셀 어레이 영역(MA)에 인접하는 상기 버퍼 영역(BA) 내에 위치하는 분리 구조물은 상기 중간 패턴 층(17b)을 관통하며 상기 중간 패턴 층(17b)과 접촉할 수 있고, 상기 중간 구조물(도 5a의 17a)과 이격될 수 있고, 상기 제1 상부 패턴 부분(도 2a 및 도 5a의 27a)과 이격될 수 있다.
일 예에서, 상기 복수의 분리 구조물들(86) 중에서, 상기 메모리 셀 어레이 영역(MA) 및 상기 메모리 셀 어레이 영역(MA)에 인접하는 상기 버퍼 영역(BA) 내에 위치하는 분리 구조물은 상기 중간 패턴 층(17b)과 동일한 높이 레벨에서 폭이 증가하도록 상기 제2 수평 방향(Y)으로 돌출될 수 있다.
다음으로, 도 14를 참조하여, 도 2a 내지 도 13을 참조하여 설명한 상기 메모리 셀 어레이 영역(MA) 내에 배치되는 상기 적층 구조물(36), 상기 패턴 구조물(30) 및 어느 하나의 상기 수직 메모리 구조물(54m)을 설명하기로 한다. 도 14는 도 12 및 도 13에서의 상기 패턴 구조물(30), 상기 적층 구조물(36) 및 어느 하나의 상기 수직 메모리 구조물(54m)을 위주로 나타낸 개략적인 단면도이다.
도 2a, 도 12 및 도 14를 참조하면, 상기 적층 구조물(36)에서, 상기 제1 및 제2 하부 층간 절연 층들(41a, 41b) 및 상기 제1 및 제2 상부 층간 절연 층들(48a, 48b)은 층간 절연 층들(41a, 41b, 48a, 48b)로 지칭될 수 있고, 상기 하부 수평 층들(44g) 및 상기 상부 수평 층들(44g, 51g)은 수평 층들 또는 게이트 층들로 지칭될 수 있다. 예를 들어, 상기 적층 구조물(36)은 교대로 반복적으로 적층되는 상기 층간 절연 층들 및 상기 수평 층들(또는 게이트 층들)을 포함할 수 있다.
상기 게이트 층들(44g, 51g) 중에서, 하부에 위치하는 적어도 몇몇은 도 1에서 설명한 상기 하부 게이트 라인들(LL1, LL2)일 수 있고, 상부에 위치하는 적어도 몇몇은 도 1에서 설명한 상기 상부 게이트 라인들(UL1, UL2)일 수 있다.
상기 하부 게이트 라인들(LL1, LL2) 중에서, 상기 제1 하부 게이트 라인(LL1)은 하나 또는 복수개일 수 있고, 상기 제2 하부 게이트 라인(LL2)은 하나 또는 복수개일 수 있다. 상기 상부 게이트 라인들(UL1, UL2) 중에서, 상기 제1 상부 게이트 라인(UL1)은 하나 또는 복수개일 수 있고, 상기 제2 상부 게이트 라인(UL2)은 하나 또는 복수개일 수 있다.
상기 게이트 층들(44g, 51g) 중에서, 상기 하부 게이트 라인들(LL1, LL2)과 상기 상부 게이트 라인들(UL1, UL2) 사이에 위치하는 게이트 층들은 "0" 번째 게이트 층(WL0)부터 "n" 번째 게이트 층(WLn)까지 차례로 적층될 수 있다. 이와 같이 차례로 적층된 게이트 층들(WL0, WL1,??, WLn-1, WLn) 에서, 적어도 몇몇은 도 1에서 설명한 상기 워드라인들(WL)일 수 있다. 상기 적층된 게이트 층들(WL0, WL1,??, WLn-1, WLn) 중에서, 하부에 위치하는 하나 또는 복수개는 하부 더미 게이트(WL0)일 수 있고, 상부에 위치하는 하나 또는 복수개는 상부 더미 게이트(WLn)일 수 있다.
상기 수직 메모리 구조물(54m)은 상기 상부 게이트 라인들(UL1, UL2), 상기 적층된 게이트 층들(WL0, WL1,??, WLn-1, WLn) 및 상기 하부 게이트 라인들(LL1, LL2)을 관통하며, 상기 패턴 구조물(30)과 접촉할 수 있다.
상기 수직 메모리 구조물(54m)은 앞에서 상술한 바와 같이, 상기 코어 영역(60), 상기 코어 영역(60)의 측면 및 바닥면을 덮는 상기 채널 층(58), 상기 채널 층(58)의 외측면 및 바닥면을 덮는 상기 정보 저장 구조물(57)을 포함할 수 있다.
상기 수직 메모리 구조물(54m)은 상기 코어 영역(60) 상에서 상기 채널 층(58)과 접촉하는 패드 패턴(62)을 더 포함할 수 있다. 상기 패드 패턴(62)은 N형의 도전형을 갖는 실리콘, 예를 들어 폴리 실리콘을 포함할 수 있다.
상기 수직 메모리 구조물(54m)에서, 상기 채널 층(58)은 상기 상부 게이트 라인들(UL1, UL2), 상기 적층된 게이트 층들(WL0, WL1,??, WLn-1, WLn) 및 상기 하부 게이트 라인들(LL1, LL2)과 마주볼 수 있으며, 상기 패턴 구조물(30)과 접촉할 수 있다.
상기 패턴 구조물(30) 중에서, 상기 수직 메모리 구조물(54m)과 접촉하는 상기 하부 패턴 층(15), 상기 중간 패턴 층(17b) 및 상기 상부 패턴 층(27)은 도 1에서 설명한 공통 소스 라인(CSL)일 수 있다. 상기 중간 패턴 층(17b)은 상기 채널 층(58)과 접촉할 수 있다.
도 1에서 설명한 상기 비트라인(BL)은 상기 수직 메모리 구조물(54m) 상의 상기 비트라인 콘택 플러그(92b)를 통하여, 상기 수직 메모리 구조물(54m)의 상기 패드 패턴(62)과 전기적으로 연결될 수 있다. 예를 들어, 상기 비트라인(BL)은 상기 비트라인 콘택 플러그(92b) 상에서 상기 비트라인 콘택 플러그(92b)와 접촉할 수 있다.
상기 수직 메모리 구조물(54m)에서, 상기 정보 저장 구조물(57)은, 앞에서 상술한 바와 같이, 상기 채널 층(58)과 접촉하는 제1 유전체 층(57a), 상기 게이트 층들(44g, 51g)과 인접하는 상기 제2 유전체 층(57c), 및 상기 제1 유전체 층(57a)과 상기 제2 유전체 층(57c) 사이의 상기 정보 저장 층(57b)을 포함할 수 있다.
상기 적층된 게이트 층들(WL0, WL1,??, WLn-1, WLn) 중 도 1에서 설명한 워드라인들(WL)일 수 있는 게이트 층들과 상기 채널 층(58) 사이에 위치하는 상기 정보 저장 층(57b)의 영역들은 플래쉬 메모리 소자와 같은 반도체 소자에서 정보를 저장할 수 있는"정보 저장 영역들"로 정의될 수 있다.
실시예들에서, 상기 수직 메모리 구조물(54m)은 플래시 메모리 소자의 정보 저장 구조물일 수 있는 상기 정보 저장 구조물(57)을 포함할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 수직 메모리 구조물(54m)은 ReRAM 또는 PRAM 등과 같은 메모리 소자의 정보 저장 구조물을 포함할 수 있다. 예를 들어, 상기 수직 메모리 구조물(54m)은 ReRAM에서 정보를 저장할 수 있는 SiOx, AlOx, MgOx, ZrOx, HfOx, SiNx, WOx 및 TiOx 중 어느 하나의 물질 또는 이들 중 적어도 둘 이상을 포함하는 복합 물질을 포함하는 가변 저항 물질 층을 포함할 수 있다.
다음으로, 도 15a 내지 도 15d를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예들을 설명하기로 한다. 도 15a 내지 도 15d는 도 5a의 부분 확대 단면도에서 변형된 예를 나타낸 부분 확대 단면도들이다. 도 15a 내지 도 15d에서, 도 5a의 부분 확대 단면도에서 변형된 부분을 위주로 설명하기로 한다.
변형 예에서, 도 15a를 참조하면, 도 5a에서 설명한 것과 같은 실질적으로 동일한 두께를 갖는 상기 하부 층(21) 및 상기 상부 층(22)은 도 15a에서와 같이 서로 다른 두께를 갖는 하부 층(21a) 및 상부 층(22a)으로 각각 대체될 수 있다.
일 예에서, 상기 상부 층(22a)의 두께는 상기 하부 층(21a)의 두께 보다 클 수 있다.
일 예에서, 상기 상부 층(22a)의 두께는 상기 하부 층(21a)의 두께 보다 약 1.5 배 이상 클 수 있다.
일 예에서, 상기 하부 층(21a)의 두께는 상기 제2 중간 층(25)의 두께 보다 작을 수 있다.
일 예에서, 상기 제2 중간 층(25)의 두께는 상기 상부 층(22a)의 두께와 실질적으로 동일할 수 있다.
다른 예에서, 상기 제2 중간 층(25)의 두께는 상기 상부 층(22a)의 두께보다 클 수 있다.
변형 예에서, 도 15b를 참조하면, 일 예에서, 도 5a 및 도 15a에서와 같은 상기 스페이서 층(23)은 도 15b에서와 같은 스페이서 층(23a)으로 대체될 수 있다. 따라서, 상기 스페이서 층(23a)은 도 5a에서와 같은 상기 하부 층(21) 및 상기 상부 층(22)과 접촉하거나, 또는 도 15a에서와 같은 상기 하부 층(21a) 및 상기 상부 층(22a)과 접촉할 수 있다. 여기서, 도 15a에서와 같은 상기 하부 층(21a) 및 상기 상부 층(22a)과 접촉하는 상기 스페이서 층(23a)을 중심으로 설명하기로 한다.
일 예에서, 상기 상부 패턴 층(27)과 접촉하는 상기 스페이서 층(23a)의 제1 측면은 상부 측면(23s1), 하부 측면(23s2), 상기 상부 측면(23s1)과 상기 하부 측면(23s2) 사이에서 상기 스페이서 층(23a) 내부 방향으로 함몰된 리세스 부분(23r)을 포함할 수 있다.
일 예에서, 도 5a 또는 도 15a에서의 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)의 바닥면은 상기 중간 구조물(도 15a의 17a)의 바닥면 및/또는 상기 중간 패턴 층(도 15a의 17b)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다. 이와 같은 도 5a 또는 도 15a에서의 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)은 도 15b에서와 같은 제1 상부 패턴 부분(27a')으로 대체될 수 있다. 예를 들어, 상기 제1 상부 패턴 부분(27a')의 바닥면(15u2)은 상기 중간 구조물(17a)의 바닥면(15u1a) 및/또는 상기 중간 패턴 층(17b)의 바닥면(15u1b) 보다 낮은 레벨에 위치할 수 있다.
일 예에서, 도 5a 및 도 15a에서와 같은 상기 중간 패턴 층(17b)은 도 15b에서와 같은 중간 패턴 층(17b')으로 대체될 수 있다. 상기 중간 패턴 층(17b')은 제1 부분(17b1), 제2 부분(17b2) 및 제3 부분(17b3)을 포함할 수 있다.
상기 중간 패턴 층(17b')에서, 상기 제1 부분(17b1)은 실질적으로 균일한 두께를 갖는 부분일 수 있고, 상기 제2 부분(17b2)은 상기 제1 부분(17b1)으로부터 상기 제1 상부 패턴 부분(27a')을 향하는 방향으로 연장되면서 두께가 감소하는 부분일 수 있고, 상기 제3 부분(17b3)은 상기 제1 부분(17b1)으로부터 각각의 상기 수직 메모리 셀 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2)을 향하는 방향으로 연장되면서 두께가 증가되는 부분일 수 있다. 상기 제3 부분(17b3)은 상기 수직 메모리 셀 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2) 각각의 상기 정보 저장 구조물(57) 및 상기 채널 층(58)과 접촉할 수 있다.
상기 상부 패턴 층(27)과 접촉하는 상기 중간 패턴 층(17b')의 상기 제2 부분(17b2)의 제1 측면은 상부 측면(17s1), 하부 측면(17s2), 상기 상부 측면(17s1)과 상기 하부 측면(17s2) 사이에서 상기 중간 패턴 층(17b')의 내부를 향하는 방향으로 함몰된 리세스 부분(17r)을 포함할 수 있다. 상기 상부 측면(17s1)은 상기 제1 부분(17b1)의 상부면으로부터 곡면을 형성하면서 낮아질 수 있다.
일 예에서, 상기 중간 패턴 층(17b')은 상기 제2 부분(17b2)의 하부 영역으로부터 상기 상부 패턴 층(27)과 상기 하부 패턴 층(15) 사이로 연장되는 돌출 부분(17bp)을 더 포함할 수 있다.
상기 중간 패턴 층(17b')의 상기 돌출 부분(17bp)은 상기 하부 측면(17s2)로부터 연장되고, 상기 하부 측면(17s2)의 기울기 보다 완만한 기울기를 갖는 표면(17s3)을 가질 수 있다. 상기 돌출 부분(17bp)의 상기 표면(17s2)은 상기 제2 부분(17b2)의 상기 하부 측면(17s2)으로부터 상기 제2 부분(17b2)의 상기 하부 측면(17s2) 보다 완만한 경사로 연장될 수 있다.
일 예에서, 상기 중간 패턴 층(17b')의 상기 돌출 부분(17bp)은 상기 제1 및 제2 부분들(17b1, 17b2)의 바닥면(15u1b) 보다 낮은 레벨에 배치되는 바닥면(15u3)을 가질 수 있다. 상기 중간 패턴 층(17b')의 상기 제1 및 제2 부분들(17b1, 17b2)의 바닥면(15u1b)은 상기 중간 구조물(17a)의 상기 바닥면(15u1a)과 실질적으로 동일한 레벨에 배치될 수 있다.
변형 예에서, 도 15c를 참조하면, 일 예에서, 도 5a, 도 15a 및 도 15b에서와 같은 상기 코어 영역(60)과 이격되는 상기 중간 패턴 층(도 5a 및 도 15a의 17b, 도 15b의 17b')은 도 15c에서와 같이, 상기 코어 영역(60)과 접촉하는 중간 패턴 층(17b")으로 대체될 수 있다.
일 예에서, 상기 중간 패턴 층(17b")은 제1 부분(17b1'), 제2 부분(17b2') 및 제3 부분(17b3')을 포함할 수 있다. 상기 중간 패턴 층(17b")에서, 상기 제1 부분(17b1')은 실질적으로 균일한 두께를 갖는 부분일 수 있고, 상기 제2 부분(17b2')은 상기 제1 부분(17b1')으로부터 도 15b에서 설명한 것과 같은 상기 제1 상부 패턴 부분(27a')을 향하는 방향으로 연장되면서 두께가 감소하는 부분일 수 있고, 상기 제3 부분(17b3')은 상기 제1 부분(17b1)으로부터 각각의 상기 수직 메모리 셀 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2)을 향하는 방향으로 연장되면서 상기 정보 저장 구조물(57) 및 상기 채널 층(58)을 관통하며 상기 코어 영역(60)과 접촉하는 부분일 수 있다.
일 예에서, 상기 중간 패턴 층(17b")은 상기 제2 부분(17b2)의 하부 영역으로부터 상기 상부 패턴 층(27)과 상기 하부 패턴 층(15) 사이로 연장되는 돌출 부분(17bp')을 더 포함할 수 있다. 상기 돌출 부분(17bp')은 도 15b에서 설명한 상기 돌출 부분(17bp)의 상기 표면(17s3)과 실질적으로 동일한 표면을 가질 수 있다.
일 예에서, 상기 중간 패턴 층(17b")의 상기 제1 부분(17b1')의 두께는 상기 중간 구조물(17a)의 두께 보다 클 수 있다.
변형 예에서, 도 15d를 참조하면, 앞에서 설명한 도 5a, 도 15a, 도 15b 및 도 15c에서와 같은 상기 중간 구조물(17a)의 상기 하부 층(21)의 상기 측면(21s)은 상기 상부 층(22, 22a)의 측면(22s1)과 정렬되지 않을 수 있고, 상기 스페이서(도 5a 및 도 15a의 23, 도 15b 및 도 15b의 23a)는 상기 하부 패턴 층(15)과 이격될 수 있다. 이와 같은, 도 5a, 도 15a, 도 15b 및 도 15c에서의 상기 하부 층(21) 및 상기 스페이서(도 5a 및 도 15a의 23, 도 15b 및 도 15b의 23a)는 각각 도 15d의 하부 층(21a) 및 스페이서(23b)로 대체될 수 있다. 예를 들어, 상기 스페이서(23b)는 상기 하부 층(21a)의 측면(21s1'), 상기 제2 중간 층(25)의 측면(25s1) 및 상기 상부 층(22a)의 측면(22s1)과 접촉하면서 상기 하부 패턴 층(15)과 접촉할 수 있다. 상기 하부 층(21a)의 상기 측면(21s1')은 상기 상부 층(22a)의 상기 측면(22s1)과 실질적으로 정렬될 수 있다.
다음으로, 도 16a 및 도 16b를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예들을 설명하기로 한다. 도 16a 및 도 16b는 도 3a의 부분 확대 평면도에서 변형된 예를 나타낸 부분 확대 평면도들이다.
변형 예에서, 도 16a를 참조하면, 도 3a에서 설명한 바와 같은 상기 제1 상부 패턴 부분(27a)은 상기 제2 수평 방향(Y)으로 연장되는 상기 제1 라인 부분(27a_1) 및 상기 제1 라인 부분(27a_1)으로부터 상기 제1 수평 방향(X)으로 연장되는 상기 복수의 제2 라인 부분들(27a_2 a, 27a_2b)을 포함할 수 있다. 도 3a에서, 상기 복수의 제2 라인 부분들(27a_2a, 27a_2b) 각각의 상기 제2 수평 방향(Y)의 폭은 상기 제1 라인 부분(27a_1)의 상기 제1 수평 방향(X)의 폭과 실질적으로 동일할 수 있다. 도 3a에서와 같은 상기 제1 라인 부분(27a_1)은 도 16a에서와 같이 증가된 폭(W2)을 갖는 제1 라인 부분(27a_1')으로 대체될 수 있다. 상기 제1 라인 부분(27a_1')의 폭(W2)은 상기 복수의 제2 라인 부분들(27a_2 a, 27a_2b) 각각의 폭(W1) 보다 클 수 있다.
변형 예에서, 도 16b를 참조하면, 도 3a에서와 같은 상기 제1 라인 부분(27a_1)은 도 16b에서와 같이 감소된 폭(W3)을 갖는 제1 라인 부분(27a_1")으로 대체될 수 있다. 상기 제1 라인 부분(27a_1")의 폭(W3)은 상기 복수의 제2 라인 부분들(27a_2 a, 27a_2b) 각각의 폭(W1) 보다 클 수 있다.
도 17 내지 도 18b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 17은 도 2a의 평면도에서 변형된 부분을 나타낸 평면도이고, 도 18a는 도 17의 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도이고, 도 18b는 도 18a의 'G'로 표시된 부분을 확대한 부분 확대도이다.
도 17 내지 도 18b를 참조하면, 앞에서 설명한 도 2a, 도 2b, 도 6 및 도 7c에서와 같이, 상기 제1 상부 패턴 부분(27a)의 상기 복수의 제2 라인 부분들(27a_2a, 27a_2b) 중 상기 제2 부분들(27a_2b)은 상기 갭필 절연 층(33g)과 이격될 수 있고, 상기 제1 상부 패턴 부분(27a)과 상기 갭필 절연 층(33g) 사이에 상기 중간 구조물(17a)이 배치될 수 있다. 도 2a, 도 2b, 도 6 및 도 7c에서와 같이, 상기 갭필 절연 층(33g)과 이격될 수 있는 상기 제1 상부 패턴 부분(27a)의 상기 제2 부분들(27a_2b)은 도 17 내지 도 18b에서와 같이, 상기 갭필 절연 층(33g)과 접촉하도록 연장될 수 있는 상기 제2 부분들(27a_2b')로 대체될 수 있다. 여기서, 상기 갭필 절연 층(33g)은 상기 패턴 구조물(30)의 상기 개구부(30o)로 설명될 수도 있다.
다음으로, 도 19a 및 도 19b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 19a은 도 2a의 평면도에서 변형된 부분을 나타낸 평면도이고, 도 19b는 도 19의 일부 구성요소를 나타낸 평면도이다.
도 19a 및 도 19b를 참조하면, 도 2a에서와 같은 상기 개구부(30o)를 포함하는 상기 패턴 구조물(30)은 상기 개구부(30o)를 포함하지 않는 도 19a에서와 같은 패턴 구조물(30')로 대체될 수 있다. 도 2a 및 도 2b에서와 같은 상기 제1 상부 패턴 부분(27a)의 상기 제2 부분들(27a_2b)은 도 19a 및 도 19b에서와 같이 상기 제1 라인 부분(27a_1)으로부터 상기 제3 라인 부분(27a_3)까지 연속적으로 연장되는 라인 모양의 제2 부분들(27a_2)로 대체될 수 있다. 도 2a 및 도 2b에서 설명한 것과 같은 서로 이격되는 상기 제3 및 제4 보조 분리 구조물들(86b3, 86b4)은 연속적으로 이어지는 보조 분리 구조물들(86b3')로 대체될 수 있다.
다음으로, 도 20a 내지 도 28을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 20a 내지 도 28에서, 도 20, 도 21, 도 22a, 도 23a 및 도 24a는 도 2a의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 22b 및 도 24b는 도 2a의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 23b는 도 23a의 "B1a"로 표시된 부분을 확대한 부분 확대 단면도이고, 도 24 d는 도 24c의 'Fa'로 표시된 부분을 확대한 부분 확대도이고, 도 25 내지 도 28은 도 24c의 부분 확대도에 대응하는 부분 확대도들이다.
도 2a 및 도 20을 참조하면, 하부 구조물(2)을 형성할 수 있다. 상기 하부 구조물(2)을 형성하는 것은 기판(4)을 준비하고, 상기 기판(4) 상에 주변 회로(9) 및 하부 절연 층(12)을 형성하는 것을 포함할 수 있다. 상기 주변 회로(9)은 도 4에서 설명한 것과 같은 주변 게이트(9g), 주변 소스/드레인(9s) 및 주변 배선(9w)을 포함할 수 있다. 상기 하부 절연 층(12)은 상기 주변 회로(9)를 덮을 수 있다.
상기 하부 구조물(2) 상에 하부 패턴 층(15)을 형성할 수 있다. 상기 하부 패턴 층(15)은 실리콘 층으로 형성될 수 있다. 예를 들어, 상기 하부 패턴 층(15)은 도우프트 실리콘 층으로 형성될 수 있다. 예를 들어, 상기 하부 패턴 층(15)은 적어도 일부분이 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
상기 하부 패턴 층(15) 상에 차례로 적층된 제1 층(21), 제2 층(25) 및 제3 층(22)을 형성할 수 있다.
일 예에서, 상기 제2 층(25)은 상기 제1 층(21) 및 상기 제3 층(22)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 층(21) 및 상기 제3 층(22)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질로 형성될 수 있고, 상기 제2 층(25)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 제1 층(21) 및 상기 제3 층(22)은 절연성 물질로 형성될 수 있고, 상기 제2 층(25)은 실리콘으로 형성될 수 있다.
일 예에서, 상기 제1 층(21), 상기 제2 층(25) 및 상기 제3 층(22)은 서로 동일한 두께로 형성될 수 있다.
다른 예에서, 상기 제2 층(25)은 각각의 상기 제1 및 제3 층들(21, 22) 보다 두꺼울 수 있다.
다른 예에서, 상기 제3 층(22)은 상기 제1 층(21) 보다 두꺼울 수 있다.
도 2a 및 도 21을 참조하면, 일부 영역에서, 상기 제3 층(22)을 식각하여 상기 제2 층(25)을 노출시킬 수 있다. 상기 제3 층(22)은 상기 제2 층(25)을 노출시키면서 형성되는 제1 측면(21s)을 가질 수 있다.
상기 제2 층(25)을 등방성 식각하여 상기 제1 층(21)을 노출시킬 수 있다.
일 예에서, 상기 제2 층(25)은 식각되어, 상기 제3 층(22)의 제1 측면(21s1)으로부터 리세스될 수 있다. 따라서, 상기 제2 층(25)은 상기 제3 층(22)의 제1 측면(21s1)과 수직 정렬되지 않으면서 상기 제3 층(22)의 하부면 아래에 형성되는 제1 측면(19s1)을 가질 수 있다.
상기 제1 층(21) 상에서, 상기 제3 층(22)의 상기 제1 측면(21s1) 및 상기 제2 층(25)의 상기 제1 측면(19s1과 접촉하는 스페이서 층(23)를 형성할 수 있다.
상기 스페이서 층(23)를 형성한 후에, 상기 제1 층(21)을 식각하여, 상기 하부 패턴 층(15)을 노출시킬 수 있다.
일 예에서, 상기 스페이서 층(23)는 상기 제2 층(25)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 스페이서 층(23)는 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
일 예에서, 상기 제1 및 제3 층들(21, 22)은 상기 스페이서 층(23) 보다 단단한 물질일 수 있다. 예를 들어, 상기 제1 및 제3 층들(21, 22)은 상기 스페이서 층(23) 보다 고온에서 형성된 실리콘 산화물일 수 있다.
일 예에서, 상기 제3 층(22)은 상기 제1 층(21) 보다 단단한 물질일 수 있다.
상기 제1, 제2 및 제3 층들(21, 25, 22), 및 상기 스페이서 층(23)는 예비 중간 패턴(17)으로 지칭될 수 있다. 따라서, 상기 예비 중간 패턴(17)은 상기 하부 패턴 층(15)을 노출시키는 중간 개구부(17o)를 가질 수 있다.
도 2a 및 도 22a 및 도 22b를 참조하면, 상기 예비 중간 패턴(17) 상에 상부 패턴 층(27)을 형성할 수 있다.
상기 상부 패턴 층(27)에서, 상기 중간 개구부(17o) 내에 형성되며 상기 하부 패턴 층(15)과 접촉하는 부분은 제1 상부 패턴 부분(27a)으로 지칭할 수 있다. 상기 상부 패턴 층(27)에서, 상기 제1 상부 패턴 부분(27a)의 상부면은 상기 상부 패턴 층(27)의 나머지 부분의 상부면 보다 낮은 높이 레벨에 형성될 수 있다.
상기 상부 패턴 층(27)은 실리콘으로 형성할 수 있다. 예를 들어, 상기 상부 패턴 층(27)은 도우프트 실리콘 층으로 형성될 수 있다. 예를 들어, 상기 상부 패턴 층(27)은 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
상기 하부 패턴 층(15), 상기 예비 중간 패턴(17) 및 상기 상부 패턴 층(27)을 패터닝하여, 패턴 구조물(30)을 형성할 수 있다.
일 예에서, 상기 패턴 구조물(30)은 상기 패턴 구조물(30)의 일부를 관통하는 개구부(30o)를 가질 수 있다. 상기 개구부(30o)는 차례로 적층된 상기 하부 패턴 층(15), 상기 예비 중간 패턴(17) 및 상기 상부 패턴 층(27)을 관통할 수 있다.
상기 패턴 구조물(30)을 덮는 절연성 물질을 형성하고, 상기 절연성 물질을 평탄화하여, 중간 절연 층(33i), 갭필 절연 층(33g), 및 캐핑 절연 층(33c)을 형성할 수 있다. 상기 중간 절연 층(33i)은 상기 패턴 구조물(30)의 외측면(30s) 상에 형성될 수 있다. 상기 갭필 절연 층(33g)은 상기 개구부(30o) 내에 형성될 수 있다. 상기 캐핑 절연 층(33c)은 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a) 상에 형성될 수 있다.
도 2a 및 도 23a 및 도 23b를 참조하면, 상기 패턴 구조물(30) 상에 예비 적층 구조물(36a)을 형성할 수 있다. 상기 예비 적층 구조물(36a)은 수직 방향(Z)으로 서로 이격되면서 적층되는 예비 수평 층들(43, 50)을 포함할 수 있다.
상기 예비 적층 구조물(36a)을 형성하는 것은 예비 하부 적층 구조물(39a)을 형성하고, 상기 예비 하부 적층 구조물(39a) 상에 예비 상부 적층 구조물(46a)을 형성하는 것을 포함할 수 있다.
상기 예비 하부 적층 구조물(39a)을 형성하는 것은 수직 방향(Z)으로 교대로 반복적으로 적층되는 제1 하부 층간 절연 층들(41a) 및 예비 하부 수평 층들(43)를 형성하고, 상기 제1 하부 층간 절연 층들(41a) 및 상기 예비 하부 수평 층들(43)을 패터닝하여, 계단 구조의 예비 하부 패드들(43p)을 형성하고, 패터닝된 상기 제1 하부 층간 절연 층들(41a) 및 상기 예비 하부 수평 층들(43)을 덮는 제2 하부 층간 절연 층(41b)을 형성하는 것을 포함할 수 있다. 상기 제2 하부 층간 절연 층(41b)은 실질적으로 평탄한 상부면을 가질 수 있다.
상기 예비 상부 적층 구조물(46a)을 형성하는 것은 상기 수직 방향(Z)으로 교대로 반복적으로 적층되는 제1 상부 층간 절연 층들(48a) 및 예비 상부 수평 층들(50)를 형성하고, 상기 제1 상부 층간 절연 층들(48a) 및 상기 예비 상부 수평 층들(50)을 패터닝하여, 계단 구조의 예비 상부 패드들(50p)을 형성하고, 패터닝된 상기 제1 상부 층간 절연 층들(48a) 및 상기 예비 상부 수평 층들(50)을 덮는 제2 상부 층간 절연 층(48b)을 형성하는 것을 포함할 수 있다. 상기 제2 상부 층간 절연 층(48b)은 실질적으로 평탄한 상부면을 가질 수 있다.
일 예에서, 상기 제1 및 제2 하부 층간 절연 층들(41a, 41b), 및 상기 제1 및 제2 상부 층간 절연 층들(48a, 48b)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 예비 하부 수평 층들(43) 및 상기 예비 상부 수평 층들(50)은 서로 동일한 물질로 형성될 수 있다.
일 예에서, 상기 예비 하부 수평 층들(43) 및 상기 예비 상부 수평 층들(50)은 실리콘 질화물로 형성될 수 있다.
다른 예에서, 상기 예비 하부 수평 층들(43) 및 상기 예비 상부 수평 층들(50)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 예비 하부 수평 층들(43) 및 상기 예비 상부 수평 층들(50)은 도우프트 실리콘, 금속, 금속 질화물 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 패턴 구조물(30) 상에서, 계단 구조로 형성되는 상기 예비 하부 및 상부 패드들(43p, 50p)이 형성되는 상기 예비 적층 구조물(36a)의 영역은 계단 영역(SA)으로 정의할 수 있다.
일 예에서, 상기 패턴 구조물(30) 상에서, 상기 계단 영역(SA)과 인접하는 상기 예비 적층 구조물(36a)의 영역은 버퍼 영역(BA) 및 메모리 셀 어레이 영역(MA)으로 정의할 수 있다. 상기 버퍼 영역(BA)은 상기 메모리 셀 어레이 영역(MA)과 상기 계단 영역(SA) 사이서 정의될 수 있다.
상기 예비 적층 구조물(36a)의 일부를 관통하는 절연성 패턴(52)을 형성할 수 있다. 상기 절연성 패턴(52)은 라인 모양으로 형성될 수 있다. 상기 절연성 패턴(52)은 실리콘 산화물로 형성될 수 있다.
상기 예비 적층 구조물(36a)을 관통하며, 상기 패턴 구조물(30)과 접촉하는 복수의 수직 구조물들(54)을 형성할 수 있다.
상기 복수의 수직 구조물들(54)은 상기 메모리 셀 어레이 영역(MA) 내에 형성되는 수직 메모리 셀 구조물들(54m) 및 수직 더미 구조물들(54d), 상기 버퍼 영역(BA) 내에 형성되는 제1 및 제2 수직 버퍼 구조물들(54b1, 54b2), 및 상기 계단 영역(SA) 내에 형성되는 수직 지지대 구조물들(54s)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(MA) 내에 형성되는 상기 수직 구조물들(54) 중에서, 상기 절연성 패턴(52)과 이격되는 수직 구조물들은 상기 수직 메모리 셀 구조물들(54m)로 정의될 수 있고, 상기 절연성 패턴(52)과 접촉하는 수직 구조물들은 상기 수직 더미 구조물들(54d)로 정의될 수 있다.
상기 버퍼 영역(BA) 내에 형성되는 상기 수직 구조물들(54) 중에서, 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)을 관통하며 상기 하부 패턴 층(15) 내로 연장되는 수직 구조물들은 제1 수직 버퍼 구조물들(54b1)로 정의할 수 있고, 상기 상부 패턴 층(27), 상기 예비 중간 패턴(17)을 차례로 관통하며 상기 하부 패턴 층(15) 내로 연장되는 수직 구조물들은 제2 수직 버퍼 구조물들(54b2)로 정의할 수 있다.
상기 계단 영역(SA) 내에 형성되는 상기 수직 구조물들(54)은 상기 수직 지지대 구조물들(54s)로 정의할 수 있다.
일 예에서, 상기 수직 메모리 셀 구조물들(54m), 상기 제1 및 제2 수직 버퍼 구조물들(54b1, 54b2), 상기 수직 더미 구조물들(54d) 및 상기 수직 지지대 구조물들(54s)은 동시에 형성될 수 있다.
상기 수직 메모리 셀 구조물들(54m), 상기 제1 및 제2 수직 버퍼 구조물들(54b1, 54b2), 상기 수직 더미 구조물들(54d) 및 상기 수직 지지대 구조물들(54s)을 형성하는 것은 상기 예비 적층 구조물(36a)을 관통하며 상기 패턴 구조물(30) 내로 연장되는 홀들(54h)을 형성하고, 상기 홀들(54h)의 내벽을 덮는 정보 저장 구조물(57) 및 채널 층(58)을 차례로 형성하고, 상기 채널 층(58) 상에 각각의 상기 홀들(54h)을 부분적으로 채우는 코어 영역(60)을 형성하고, 각각의 상기 홀들(54h) 내에서 상기 코어 영역(60) 상에 패드 패턴(도 14의 62)을 형성하는 것을 포함할 수 있다.
다른 예에서, 상기 수직 메모리 셀 구조물들(54m), 상기 제1 및 제2 수직 버퍼 구조물들(54b1, 54b2) 및 상기 수직 더미 구조물들(54d)은 동시에 형성될 수 있고, 상기 수직 지지대 구조물들(54s)은 상기 수직 메모리 셀 구조물들(54m), 상기 제1 및 제2 수직 버퍼 구조물들(54b1, 54b2) 및 상기 수직 더미 구조물들(54d)을 형성하기 전, 또는 형성 한 후에 형성될 수 있다. 상기 수직 지지대 구조물들(54s)을 상기 수직 메모리 셀 구조물들(54m)과 다른 공정으로 형성하는 경우에, 상기 수직 지지대 구조물들(54s)은 상기 수직 메모리 셀 구조물들(54m)과 다른 단면 구조를 가질 수 있다.
도 2a 및 도 24a, 도 24b, 도 24c 및 도 24d를 참조하면, 상기 예비 적층 구조물(36a) 및 상기 복수의 수직 구조물들(54)을 덮는 제1 상부 절연 층(66)을 형성할 수 있다.
상기 제1 상부 절연 층(66) 및 상기 예비 적층 구조물(36a)을 관통하며 상기 패턴 구조물(30) 내로 연장되는 복수의 분리 트렌치들(69)을 형성할 수 있다.
상기 복수의 트렌치들(69)을 형성하는 것은 상기 제1 상부 절연 층(66) 및 상기 예비 적층 구조물(36a)을 관통하며 상기 상부 패턴 층(27)의 적어도 일부를 관통하는 예비 트렌치들을 형성하고, 상기 예비 트렌치들의 측벽들에 희생 스페이서들(72)을 형성하고, 상기 예비 트렌치들의 하부를 식각하여, 적어도 상기 예비 중간 패턴(17)의 상기 제2 층(25)을 노출시키는 것을 포함할 수 있다.
상기 복수의 트렌치들(69)은 위치에 따라, 바닥면의 깊이가 다를 수 있다. 예를 들어, 상기 복수의 트렌치들(69) 중에서, 상기 예비 중간 패턴(17)과 중첩하는 제1 트렌치 부분들(69a)은 상기 하부 패턴 층15)의 상부면과 같거나 높은 바닥면을 가질 수 있고, 상기 예비 중간 패턴(15)과 중첩하지 않고 상기 상부 패턴 층(27)의 상기 제1 상부 패턴 부분(27a)과 중첩하는 제2 트렌치 부분들(69b)은 상기 상부 패턴 층(27)을 관통하며 상기 하부 패턴 층(15) 내로 연장되면서, 상기 하부 패턴 층(15)의 상부면과 같거나, 또는 상기 하부 패턴 층(15)의 상부면 보다 낮은 바닥면을 가질 수 있다.
상기 제2 트렌치 부분들(69b) 중에서, 상기 메모리 셀 어레이 영역(MA)에 가까운 트렌치 부분의 바닥면은 상기 메모리 셀 어레이 영역(MA)과 멀리 떨어진 트렌치 부분의 바닥면 보다 높은 레벨에 위치할 수 있다.
도 2a 및 도 25를 참조하면, 상기 예비 중간 패턴(17)과 중첩하는 상기 제1 트렌치 부분들(69a)에 의해 노출되는 상기 예비 중간 패턴(17)을 제거하여 개구부(75)를 형성할 수 있다. 상기 개구부(75)를 형성하면서 상기 수직 메모리 셀 구조물들(54m), 상기 수직 더미 구조물들(54d) 및 상기 제2 수직 버퍼 구조물들(54b2)의 상기 정보 저장 구조물(57)을 식각하여 상기 채널 층(58)을 노출시킬 수 있다.
상기 제1 트렌치 부분들(69a)에 의해 노출되는 상기 예비 중간 패턴(17)을 식각 공정으로 제거하는 것은 상기 제2 층(25)이 실리콘 질화물로 형성되는 경우에, 인산을 포함하는 식각 용액을 사용하여 상기 제2 층(25)을 식각하여 상기 메모리 수직 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2)의 상기 정보 저장 구조물(57)을 노출시키고, 노출된 상기 메모리 수직 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2)의 상기 정보 저장 구조물(57)을 식각하여, 상기 메모리 수직 구조물들(54m) 및 상기 제2 수직 버퍼 구조물들(54b2)의 상기 채널 층(58)을 노출시킴과 동시에, 상기 제1 및 제3 층들(21, 23) 및 상기 스페이서 층(23)을 식각하여 제거할 수 있다.
상기 제1 트렌치 부분들(69a)에 의해 노출되는 상기 예비 중간 패턴(17)을 식각 공정으로 제거하는 동안에, 상기 희생 스페이서들(72)은 상기 식각 공정으로부터 상기 예비 적층 구조물(36a)이 손상되는 것을 방지할 수 있다.
실시예에서, 상기 예비 중간 패턴(17) 중에서, 상기 제1 트렌치 부분들(69a)에 의해 노출되지 않은 상기 예비 중간 패턴은 중간 구조물(17a)로 정의할 수 있다. 상기 예비 중간 패턴(17)에서, 상기 제1 층(21)은 하부 층으로 지칭될 수 있고, 상기 제2 층(25)은 제2 중간 층으로 지칭될 수 있고, 상기 제3 층(22)은 상부 층으로 지칭될 수 있다.
상기 중간 구조물(17a)은 상기 하부 층(21), 상기 제2 충간 층(25), 상기 상부 층(22) 및 상기 스페이서 층(23)를 포함할 수 있다. 상기 중간 구조물(17a)에서, 상기 하부 층(21), 상기 상부 층(22) 및 상기 스페이서 층(23)는 제1 중간 층(20)을 구성할 수 있다.
도 2a 및 도 26을 참조하면, 상기 개구부(75) 내에 중간 패턴 층(25b)을 형성할 수 있다. 상기 중간 패턴 층(25b)은 도우프트 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성할 수 있다.
상기 희생 스페이서들(72)을 제거할 수 있다.
도 2a 및 도 27을 참조하면, 상기 복수의 트렌치들(69)에 의해 노출된 상기 예비 하부 및 상부 수평 층들(43, 50)을 제거하여, 개구부들(75)을 형성할 수 있다. 상기 개구부들(75)은 상기 수직 구조물들(54)의 측면들을 노출시킬 수 있다.
도 2a 및 도 28을 참조하면, 상기 개구부들(75) 내에 수평 층들(44g, 51g)을 형성할 수 있다. 상기 수평 층들(44g, 51g) 중에서, 상기 예비 하부 수평 층들(43)이 제거된 개구부들 내에 형성되는 수평 층들은 하부 수평 층들(44g)로 명명될 수 있고, 상기 예비 상부 수평 층들(50)이 제거된 개구부들 내에 형성되는 수평 층들은 상부 수평 층들(51g)로 명명될 수 있다. 상기 하부 수평 층들(44g)은 상기 예비 하부 패드들(43p)에 대응하는 하부 패드들(44p)을 가질 수 있고, 상기 상부 수평 층들(51g)은 상기 예비 상부 패드들(50p)에 대응하는 상부 패드들(51p)을 가질 수 있다.
상기 예비 하부 적층 구조물(39a)은 상기 하부 수평 층들(44g)을 포함하는 하부 적층 구조물(39)로 형성될 수 있고, 상기 예비 상부 적층 구조물(46a)은 상기 상부 수평 층들(51g)을 포함하는 상부 적층 구조물(46)로 형성될 수 있다. 따라서, 상기 예비 적층 구조물(36a)은 상기 하부 및 상부 적층 구조물들(39, 46)을 포함하는 적층 구조물(36)로 형성될 수 있다.
상기 수평 층들(44g, 51g)은 하나 또는 복수의 도전성 물질로 형성될 수 있다. 예를 들어, 상기 수평 층들(44g, 51g)은 도우프트 실리콘, 금속 질화물(e.g, TiN), 금속(e.g., W) 및 금속-반도체 화합물(e.g., TiSi 또는 WSi) 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 수평 층들(44g, 51g)을 형성하기 전에, 상기 개구부들(75)의 내벽들을 덮으면서 상기 복수의 트렌치들(69)의 측벽들로 연장되는 유전체 층(80)을 형성할 수 있다. 상기 유전체 층(80)은 고유전체(high-k dielectric)일 수 있다.
다시, 도 2a 내지 도 14를 참조하면, 상기 복수의 트렌치들(69)을 채우는 복수의 분리 구조물들(86)을 형성할 수 있다. 일 예에서, 상기 복수의 분리 구조물들(86)은 절연성 물질로 형성할 수 있다. 예를 들어, 상기 복수의 분리 구조물들(86)은 실리콘 산화물로 형성할 수 있다. 상기 제1 상부 절연 층(66) 상에 제2 상부 절연 층(89)을 형성할 수 있다. 이어서, 플러그 및 배선 공정을 진행할 수 있다. 예를 들어, 도 4에서와 같은 상기 게이트 콘택 플러그들(92g), 도 12 및 도 14에서와 같은 상기 비트라인 콘택 플러그들(92b), 및 도 14에서와 같은 비트라인(BL)을 형성할 수 있다.
실시예들에 따르면, 상기 스페이서 층(23)은 일정한 두께를 확보할 수 있도록 형성할 수 있기 때문에, 상기 스페이서 층(23)은 상기 제2 층(25)을 식각하는 식각 공정(-도 25 참조-)에 의해서 상기 상부 수평 층(27)이 식각 손상되는 것을 방지할 수 있다. 따라서, 상기 스페이서 층(23)은, 상기 제2 층(25)을 식각하기 위한 식각 용액이 상기 상부 수평 층(27)을 식각 손상시키면서 상기 예비 하부 수평 층들(43a) 중 최하위 예비 하부 수평 층(43a) 까지 침투하여, 상기 최하위 예비 하부 수평 층을 식각 손상시키는 것을 방지할 수 있다. 따라서, 상기 최하위 예비 하부 수평 층의 식각 손상을 방지할 수 있으므로, 도 28과 같이 상기 최하위 예비 하부 수평 층을 치환하여 형성하는 최하위 예비 하부 수평 층(44g)을 불량 없이, 신뢰성 있게 형성할 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
상술한 실시 예들에서, 상기 주변 회로(9)는 상기 패턴 구조물(30) 하부에 배치되는 것으로 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상에 따른 반도체 소자는, 상술한 하부 구조물(2) 대신에, 상기 하부 패턴 층(15)을 기판 실리콘 층으로 형성하고, 상기 주변 회로(9)를 상기 적층 구조물(36)과 중첩하지 않는 상기 하부 패턴 층(15) 상에 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 패턴 구조물;
    상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 및
    상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함하되,
    상기 패턴 구조물은 하부 패턴 층, 상기 하부 패턴 층 상의 중간 패턴 층, 상기 중간 패턴 층 상의 상부 패턴 층을 포함하고,
    상기 복수의 수직 구조물들은 상기 상부 패턴 층 및 상기 중간 패턴 층을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 메모리 구조물을 포함하고,
    상기 중간 패턴 층은 제1 부분, 상기 제1 부분으로부터 연장되며 두께가 감소하는 제2 부분, 상기 제1 부분으로부터 연장되며 두께가 증가하고 상기 수직 메모리 구조물과 접촉하는 제3 부분을 포함하고,
    상기 중간 패턴 층의 상기 제2 부분은 상기 제1 부분의 상부면으로부터 곡면을 형성하면서 낮아지고 상기 상부 패턴 층과 접촉하는 측면을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 수직 메모리 구조물은,
    코어 영역;
    상기 코어 영역의 측면 및 바다면 상의 채널 층; 및
    상기 채널 층의 외측면 및 바닥면 상의 정보 저장 구조물을 포함하고,
    상기 정보 저장 구조물은 제1 유전체 층, 제2 유전체 층 및 상기 제1 유전체 층과 상기 제2 유전체 층 사이의 정보 저장 층을 포함하고,
    상기 중간 패턴 층의 상기 제3 부분은 상기 채널 층과 접촉하고,
    상기 중간 패턴 층의 상기 제2 부분의 수평 방향의 최대 폭은 상기 게이트 층들과 마주보는 상기 정보 저장 층의 상기 수평 방향의 두께 보다 큰 반도체 소자.
  3. 제 1 항에 있어서,
    상기 수직 메모리 구조물은,
    코어 영역;
    상기 코어 영역의 측면 및 바다면 상의 채널 층; 및
    상기 채널 층의 외측면 및 바닥면 상의 정보 저장 구조물을 포함하고,
    상기 정보 저장 구조물은 제1 유전체 층, 제2 유전체 층 및 상기 제1 유전체 층과 상기 제2 유전체 층 사이의 정보 저장 층을 포함하고,
    상기 중간 패턴 층의 상기 제3 부분은 상기 채널 층과 접촉하고,
    상기 중간 패턴 층의 상기 제2 부분의 수평 방향의 최대 폭은 상기 게이트 층들과 마주보는 상기 채널 층의 상기 수평 방향의 두께 보다 큰 반도체 소자.
  4. 제 1 항에 있어서,
    상기 중간 패턴 층은 상기 제2 부분의 하부 영역으로부터 상기 하부 패턴 층과 상기 상부 패턴 층 사이로 연장되는 돌출 부분을 더 포함하고,
    상기 돌출 부분은 상기 제2 부분의 측면 보다 완만한 경사로 연장되는 표면을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 중간 패턴 층에서, 상기 돌출 부분은 상기 제1 부분의 바닥면 보다 낮은 레벨에 배치되는 바닥면을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 중간 패턴 층에서, 상기 제2 부분은 하부 측면, 상부 측면 및 상기 상부 측면과 상기 하부 측면 사이에서 상기 중간 패턴 층 내부를 향하도록 함몰된 리세스된 부분을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 패턴 구조물은 상기 하부 패턴 층 상에서 상기 중간 패턴 층과 이격되는 중간 구조물을 더 포함하고,
    상기 중간 구조물은 상기 중간 패턴 층과 다른 물질을 포함하고,
    상기 상부 패턴 층은,
    상기 하부 패턴 층과 접촉하는 제1 상부 패턴 부분;
    상기 중간 구조물과 접촉하는 제2 상부 패턴 부분; 및
    상기 중간 패턴 층과 접촉하는 제3 상부 패턴 부분을 포함하고,
    상기 수직 메모리 구조물은 상기 중간 구조물과 이격되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 복수의 수직 구조물들은,
    상기 제3 상부 패턴 부분 및 상기 중간 구조물을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 지지대 구조물; 및
    상기 제1 상부 패턴 부분을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 버퍼 구조물을 더 포함하고,
    상기 수직 버퍼 구조물은 상기 중간 패턴 층 및 상기 중간 구조물과 이격되는 반도체 소자.
  9. 패턴 구조물;
    상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 및
    상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함하되,
    상기 패턴 구조물은,
    하부 패턴 층;
    상기 하부 패턴 층 상의 상부 패턴 층; 및
    상기 하부 패턴 층과 상기 상부 패턴 층 사이에서, 서로 이격되며 서로 다른 물질을 포함하는 중간 구조물 및 중간 패턴 층을 포함하고,
    상기 중간 구조물은 제1 중간 층 및 제2 중간 층을 포함하고,
    상기 제1 중간 층은,
    상기 제2 중간 층의 하부면과 상기 하부 패턴 층 사이의 하부 부분;
    상기 제2 중간 층의 상부면과 상기 상부 패턴 층 사이의 상부 부분; 및
    상기 제2 중간 층의 제1 측면과 상기 상부 패턴 층 사이의 측면 부분(side portion)을 포함하고,
    상기 제2 중간 층은 상기 제1 중간 층과 다른 물질을 포함하고,
    상기 제1 중간 층의 상기 측면 부분의 수평 방향의 최대 폭은 상기 제1 중간 의 상기 하부 부분의 상기 수직 방향의 두께 보다 큰 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 중간 층의 상기 상부 부분의 상기 수직 방향의 두께는 상기 제1 중간 층의 상기 하부 부분의 상기 수직 방향의 두께 보다 큰 반도체 소자.
  11. 제 9 항에 있어서,
    상기 복수의 수직 구조물들은 상기 중간 패턴 층과 접촉하고 상기 중간 구조물과 이격되는 수직 메모리 구조물을 포함하고,
    상기 수직 메모리 구조물은 코어 영역, 상기 코어 영역의 측면 및 바다면 상의 채널 층 및 상기 채널 층의 외측면 및 바닥면 상의 정보 저장 구조물을 포함하고,
    상기 정보 저장 구조물은 제1 유전체 층, 제2 유전체 층 및 상기 제1 유전체 층과 상기 제2 유전체 층 사이의 정보 저장 층을 포함하고,
    상기 제1 중간 층의 상기 측면 부분의 상기 수평 방향의 최대 폭은 상기 게이트 층들과 마주보는 상기 정보 저장 층의 상기 수평 방향의 두께 보다 큰 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 중간 층의 상기 측면 부분의 상기 수평 방향의 최대 폭은 상기 게이트 층들과 마주보는 상기 채널 층의 상기 수평 방향의 두께 보다 큰 반도체 소자.
  13. 제 9 항에 있어서,
    상기 복수의 수직 구조물들은,
    상기 상부 패턴 층 및 상기 중간 패턴 층을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 메모리 구조물; 및
    상기 상부 패턴 층 및 상기 중간 구조물을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 지지대 구조물을 포함하고,
    상기 중간 패턴 층은 제1 부분, 상기 제1 부분으로부터 연장되며 두께가 감소하는 제2 부분, 상기 제1 부분으로부터 연장되며 두께가 증가하고 상기 수직 메모리 구조물과 접촉하는 제3 부분을 포함하고,
    상기 중간 패턴 층의 상기 제1 부분의 두께는 상기 중간 구조물의 두께 보다 큰 반도체 소자.
  14. 패턴 구조물;
    상기 패턴 구조물의 측면 상의 절연 층;
    상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하는 분리 구조물들; 및
    상기 분리 구조물들 사이에서, 상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함하되,
    상기 패턴 구조물은,
    하부 패턴 층;
    상기 하부 패턴 층 상의 상부 패턴 층; 및
    상기 하부 패턴 층과 상기 상부 패턴 층 사이에서, 서로 이격되며 서로 다른 물질을 포함하는 중간 구조물 및 중간 패턴 층을 포함하고,
    상기 중간 구조물은 상기 상부 패턴 층과 접촉하는 제1 측면 및 상기 절연 층과 접촉하는 제2 측면을 갖고,
    상기 중간 구조물에서, 상기 제1 측면 및 상기 제2 측면은 비대칭 구조인 반도체 소자.
  15. 제 14 항에 있어서,
    상기 중간 구조물에서, 상기 제1 측면은 상기 중간 구조물의 상부면으로부터 곡면을 형성하면서 낮아지고, 상기 제2 측면은 상기 중간 구조물의 상부면으로부터 상기 제1 측면 보다 가파르게 낮아지는 반도체 소자.
  16. 제 14 항에 있어서,
    하부 구조물; 및
    비트라인을 더 포함하되,
    상기 하부 구조물은 기판, 상기 기판 상의 주변 회로, 상기 기판 상에서 상기 주변 회로를 덮는 하부 절연 층을 포함하고,
    상기 패턴 구조물은 상기 하부 구조물 상에 배치되고,
    상기 분리 구조물들은,
    메모리 셀 어레이 영역 및 계단 영역을 관통하는 주 분리 구조물들; 및
    상기 주 분리 구조물들 사이에서, 상기 계단 영역 내에 배치되는 보조 분리 구조물들을 포함하고,
    상기 상부 패턴 층은 제1 상부 패턴 부분, 제2 상부 패턴 부분 및 제3 상부 패턴 부분을 포함하고,
    상기 제1 상부 패턴 부분은 상기 중간 구조물 및 상기 중간 패턴 층과 중첩하지 않고,
    상기 제2 상부 패턴 부분은 상기 중간 구조물과 중첩하고,
    상기 제3 상부 패턴 부분은 상기 중간 패턴 층과 중첩하고,
    상기 적층 구조물은 상기 계단 영역 내에서 계단 모양으로 배열되는 상기 게이트 층들의 패드들을 포함하고,
    각각의 상기 주 분리 구조물들 중에서, 상기 메모리 셀 어레이 영역 내에 위치하는 부분은 제1 높이 레벨의 바닥면을 갖고,
    각각의 상기 주 분리 구조물들 및 상기 보조 분리 구조물들 중에서, 상기 계단 영역 내에 위치하는 부분은 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨의 바닥면을 갖는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 분리 구조물들은 제1 수평 방향으로 연장되고,
    상기 제1 상부 패턴 부분은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제1 라인 부분 및 상기 제1 라인 부분으로부터 상기 제1 수평 방향으로 연장되는 제2 라인 부분들을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 계단 영역 내에서, 상기 주 분리 구조물들 및 상기 보조 분리 구조물들은 상기 제1 상부 패턴 부분의 상기 제2 라인 부분들을 관통하고, 상기 중간 구조물과 이격되는 반도체 소자.
  19. 제 17 항에 있어서,
    상기 제1 상부 패턴 부분의 상기 제1 라인 부분은 상기 메모리 셀 어레이 영역과 상기 계단 영역 사이의 버퍼 영역 내에 배치되고,
    상기 복수의 수직 구조물들은,
    상기 버퍼 영역 내에서, 상기 제1 상부 패턴 부분의 상기 제1 라인 부분을 관통하는 수직 버퍼 구조물;
    상기 계단 영역 내에서, 상기 제1 상부 패턴 부분의 상기 제2 라인 부분들과 이격되는 수직 지지대 구조물을 더 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제3 상부 패턴 부분은 상기 제2 수평 방향으로 연장되는 제3 라인 부분을 더 포함하되,
    상기 제3 라인 부분은 상기 제2 라인 부분들과 연결되고,
    상기 제1 라인 부분은 상기 적층 구조물과 중첩하고,
    상기 제3 라인 부분은 상기 적층 구조물과 중첩하지 않는 반도체 소자.
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