KR20200127715A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20200127715A
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윤장근
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Abstract

반도체 장치가 개시된다. 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극; 상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층을 포함하는 채널 구조물; 상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층을 포함하는 더미 채널 구조물; 상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층; 및 상기 기판의 상기 연결 영역에서 상기 기판과 상기 최하단의 게이트 전극 사이에 배치되고 상기 더미 채널 구조물을 둘러싸는 절연 분리 구조물(insulating isolation structure)을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor devices and manufacturing method for the same}
본 발명의 기술적 사상은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 수직 방향으로 연장하는 채널 구조물을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 채널 구조물을 포함한다. 그러나 메모리 장치의 집적도가 높아짐에 따라 수직 방향으로 적층되는 게이트 전극층의 개수가 증가되고, 이에 따라 제조 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 연결 영역에서 패드부를 관통하는 더미 채널 구조물 하부에 절연 분리 구조물(insulating isolation structure)을 형성함으로써 더미 채널 구조물과 공통 소스 라인의 전기적 연결을 방지하여 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극; 상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층을 포함하는 채널 구조물; 상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층을 포함하는 더미 채널 구조물; 상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층; 및 상기 기판의 상기 연결 영역에서 상기 기판과 상기 최하단의 게이트 전극 사이에 배치되고 상기 더미 채널 구조물을 둘러싸는 절연 분리 구조물(insulating isolation structure)을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극; 상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층 및 게이트 절연층을 포함하는 채널 구조물; 상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층 및 더미 게이트 절연층을 포함하는 더미 채널 구조물; 및 상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층을 포함하고, 상기 채널 구조물은 상기 채널 구조물의 하측에 형성되는 게이트 절연층 분리 영역을 포함하고, 상기 게이트 절연층 분리 영역에서 상기 제1 반도체층이 상기 채널층을 둘러싸며, 상기 더미 게이트 절연층은 상기 더미 채널층의 외측벽 전체를 둘러싼다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극; 상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층을 포함하는 채널 구조물; 상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층을 포함하는 더미 채널 구조물; 및 상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층을 포함하고, 상기 채널 구조물은 상기 채널 구조물의 하측에 형성되는 게이트 절연층 분리 영역을 포함하고, 상기 게이트 절연층 분리 영역에서 상기 제1 반도체층이 상기 채널층을 둘러싸며, 상기 더미 채널 구조물은 상기 제1 반도체층과 수직 오버랩되지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 메모리 셀 영역과 연결 영역을 포함하는 기판을 제공하는 단계; 상기 기판의 상기 메모리 셀 영역 상에 희생층을 형성하고 상기 기판의 상기 연결 영역 상에 식각 정지층을 형성하는 단계; 상기 희생층과 상기 식각 정지층 상에 복수의 게이트 전극을 형성하는 단계; 상기 메모리 셀 영역과 상기 연결 영역에서 각각 상기 복수의 게이트 전극을 관통하는 채널 구조물과 더미 채널 구조물을 형성하는 단계; 상기 복수의 게이트 전극을 관통하는 워드 라인 컷 개구부를 형성하는 단계; 상기 채널 구조물의 측벽을 노출시키도록 상기 워드 라인 컷 개구부를 통해 노출되는 상기 희생층을 제거하는 단계; 및 상기 희생층이 제거된 공간에 제1 반도체층을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 의한 반도체 장치는, 연결 영역에서 패드부를 관통하는 더미 채널 구조물 하부에 절연 분리 구조물을 형성함으로써 더미 채널 구조물과 공통 소스 라인의 전기적 연결을 방지한다. 따라서 메모리 셀 영역 내의 채널 구조물과 더미 채널 구조물이 공통 소스 라인을 통해 전기적으로 연결되는 경우에 발생할 수 있는, 더미 채널 구조물의 불량 또는 고장에 의하여 채널 구조물에 불량 또는 고장이 발생하는 현상을 방지할 수 있고, 이에 따라 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 2의 A2-A2' 선을 따른 단면도이고, 도 5는 도 2의 A3-A3' 선을 따른 단면도이다.
도 6은 도 5의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 7은 도 6의 BX1 부분의 확대도이며, 도 8은 도 5의 CX1 부분의 확대도이고, 도 9는 도 5의 CX2 부분의 확대도이다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 12는 도 10의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 13 내지 도 23은 다른 예시적인 실시예들을 나타내는 개략도들이다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 25a 내지 도 37b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 기판(도시 생략) 상에서 수직 방향(도 1의 Z 방향)으로 배열되는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 복수의 메모리 셀 스트링(MS) 각각은 서로 직렬로 연결되는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있고, 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 연결되어 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스 단자는 공통 소스 라인(CSL)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있으며, 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1, BL2, ..., BLm: BL)에 연결될 수 있다. 도 1에는 각각의 메모리 셀 스트링(MS)이 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 예시적으로 도시하였으나, 이와는 달리 각각의 메모리 셀 스트링(MS) 내에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나 또는 셋 이상의 복수 개로 형성될 수도 있다.
스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 복수의 비트 라인(BL)을 통해 인가되는 신호가 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 제공되어 데이터 쓰기 동작이 수행될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 단자에 접지 선택 라인(GSL)을 통해 신호가 인가되면, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 소거 동작이 수행될 수 있다.
도 2 내지 도 9는 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다.
도 2은 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 평면도이다. 도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 2의 A2-A2' 선을 따른 단면도이고, 도 5는 도 2의 A3-A3' 선을 따른 단면도이다. 도 6은 도 5의 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 7은 도 6의 BX1 부분의 확대도이며, 도 8은 도 5의 CX1 부분의 확대도이고 도 9는 도 5의 CX2 부분의 확대도이다. 도 2에서, 도시 및 이해의 편의를 위하여 반도체 장치(100)의 일부 구성들만이 개략적으로 표시되었다.
도 2 내지 도 9를 참조하면, 기판(110)은 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCR) 상에는 메모리 셀 어레이(MCA)가 배치될 수 있고, 메모리 셀 어레이(MCA)는 도 1을 참조로 설명된 방식으로 구동하는 수직 채널 구조의 NAND 메모리 장치일 수 있다. 주변회로 영역(PERI) 상에는 메모리 셀 어레이(MCA)를 구동하기 위한 주변회로 트랜지스터(190T)가 배치될 수 있고, 주변회로 트랜지스터(190T)는 주변회로 활성 영역(192)과, 주변회로 활성 영역(192) 상에 배치되는 주변회로 게이트 전극(194), 주변회로 활성 영역(192) 및 주변회로 게이트 전극(194)에 연결되는 주변회로 콘택(196)을 포함할 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 배치되는 메모리 셀 어레이(MCA)를 주변회로 트랜지스터(190T)에 연결하기 위한 패드부(PAD)가 형성되는 영역일 수 있다.
기판(110)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110)의 메모리 셀 영역(MCR) 상에는 제1 반도체층(122) 및 제2 반도체층(124)이 순차적으로 배치될 수 있다. 제1 반도체층(122) 및 제2 반도체층(124)은 기판(110)의 주면(110M)에 평행한 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제1 반도체층(122)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있고, 제2 반도체층(124)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 반도체층(122)은 공통 소스 라인 연장 영역(common source line extension region)으로 작용하며, 도 1의 공통 소스 라인(CSL)에 대응되는 일부분일 수 있다.
기판(110) 상에는 하부 게이트 스택(130S)이 기판(110)의 주면(110M)에 평행한 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장될 수 있다. 하부 게이트 스택(130S)은 복수의 하부 게이트 전극(132) 및 복수의 하부 절연층(134)을 포함할 수 있고, 복수의 하부 게이트 전극(132)과 복수의 하부 절연층(134)은 기판(110)의 주면(110M)에 수직한 수직 방향(Z 방향)을 따라 교대로 배치될 수 있다. 하부 게이트 전극(132)은 매립 도전층(132A)과, 매립 도전층(132A)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(132B)을 포함할 수 있다.
하부 게이트 스택(130S) 상에는 상부 게이트 스택(135S)이 배치될 수 있다. 상부 게이트 스택(135S)은 복수의 상부 게이트 전극(136) 및 복수의 상부 절연층(138)을 포함할 수 있고, 복수의 상부 게이트 전극(136)과 복수의 상부 절연층(138)은 수직 방향(Z 방향)을 따라 교대로 배치될 수 있다. 하부 게이트 스택(130S) 및 상부 게이트 스택(135S) 사이에는 제1 층간 절연막(144)이 배치될 수 있고, 상부 게이트 스택(135S) 상에는 제2 층간 절연막(146) 및 상부 절연층(148)이 순서대로 배치될 수 있다.
예시적인 실시예들에서, 복수의 하부 게이트 전극(132) 및 복수의 상부 게이트 전극(136)은 메모리 셀 스트링(MS)(도 1 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL1, WL2, ??, WLn-1, WLn) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 하부 게이트 전극(132)은 접지 선택 라인(GSL)으로 기능하고, 최상부의 상부 게이트 전극(136)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 하부 게이트 전극(132) 및 나머지 상부 게이트 전극(136)은 워드 라인(WL1, WL2, ??, WLn-1, WLn)으로 기능할 수 있다. 일부 실시예들에서, 상기 나머지 상부 게이트 전극(136) 중 최상부의 상부 게이트 전극(136)은 더미 워드 라인으로 기능할 수도 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
도 2에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 주면(110M)과 평행한 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 하부 게이트 스택(130S) 및 상부 게이트 스택(135S)이 하나의 블록을 구성할 수 있고, 한 쌍의 워드 라인 컷 영역(WLC)은 하부 게이트 스택(130S) 및 상부 게이트 스택(135S)의 제2 수평 방향(Y 방향)을 따른 폭을 한정할 수 있다.
기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)과 수직 오버랩되는 복수의 공통 소스 라인(180)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 라인(180)의 양 측벽 상에는 절연 스페이서(182)가 배치될 수 있다. 예를 들어, 절연 스페이서(182)는 복수의 하부 게이트 전극(132)과 공통 소스 라인(180) 사이에 및 복수의 상부 게이트 전극(136)과 공통 소스 라인(180) 사이에 배치될 수 있다. 복수의 공통 소스 라인(180)은 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있다.
공통 소스 라인(180) 아래의 기판(110) 내부에는 복수의 공통 소스 영역(112)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 영역(112)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(112)은 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 복수의 공통 소스 영역(112)은 복수의 워드 라인 컷 영역(WLC)과 오버랩되는 위치에 배치될 수 있다. 공통 소스 영역(112)은 제1 반도체층(122)의 일부분과 접촉할 수 있고, 이에 따라 제1 반도체층(122)은 공통 소스 영역(112)을 통해 공통 소스 라인(180)과 전기적으로 연결될 수 있다.
도 3 및 도 5에 도시된 것과 같이, 복수의 채널 구조물(150)은 메모리 셀 영역(MCR)에서 기판(110)의 주면(110M)으로부터 하부 게이트 스택(130S) 및 상부 게이트 스택(135S)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(150)은 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(150)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(150) 각각은 하부 채널 구조물(150L) 및 상부 채널 구조물(150U)을 포함할 수 있다. 하부 채널 구조물(150L)은 하부 게이트 스택(130S) 및 제1 층간 절연막(144)을 관통하는 하부 채널홀(150HL) 내에 배치될 수 있다. 하부 채널홀(150HL)의 내벽 상에 게이트 절연층(152)과 채널층(154)이 순차적으로 배치되고, 채널층(154) 상에서 하부 채널홀(150HL)의 잔류 공간을 채우는 매립 절연층(156)이 배치될 수 있다. 하부 채널홀(150HL)의 상측에는 채널층(154)과 접촉하며 하부 채널홀(150HL)의 입구를 막는 도전 플러그(158)가 배치될 수 있다.
상부 채널 구조물(150U)은 상부 게이트 스택(135S) 및 제2 층간 절연막(146)을 관통하는 상부 채널홀(150HU) 내에 배치될 수 있다. 상부 채널홀(150HU)의 내벽 상에 게이트 절연층(152)과 채널층(154)이 순차적으로 배치되고, 채널층(154) 상에서 상부 채널홀(150HU)의 잔류 공간을 채우는 매립 절연층(156)이 배치될 수 있다. 상부 채널홀(150HU)의 상측에는 채널층(154)과 접촉하며 상부 채널홀(150HU)의 입구를 막는 도전 플러그(158)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(156)이 생략되고, 채널층(154)이 하부 및 상부 채널홀(150HL, 150HU)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
도 8에 예시적으로 도시된 것과 같이, 게이트 절연층(152)은 채널층(154)으로부터 순차적으로 형성된 터널링 유전막(152A), 전하 저장막(152B), 및 블로킹 유전막(152C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(152)을 이루는 터널링 유전막(152A), 전하 저장막(152B), 및 블로킹 유전막(152C)의 상대적인 두께는 도 8에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(152A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(152B)은 채널층(154)으로부터 터널링 유전막(152A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(152C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
하부 채널홀(150HL)의 하측에 게이트 절연층 분리 영역(152SR)이 형성되고, 게이트 절연층 분리 영역(152SR)에서 채널층(154)의 측벽(154S)이 제1 반도체층(122)에 의해 둘러싸일 수 있다. 여기에서 게이트 절연층 분리 영역(152SR)보다 높은 레벨에 배치되는 게이트 절연층(152) 부분을 하부 게이트 절연층(152L)으로 게이트 절연층 분리 영역(152SR)보다 낮은 레벨에 배치되는 게이트 절연층(152) 부분을 바닥 게이트 절연층(152F)으로 지칭하도록 한다. 바닥 게이트 절연층(152F)은 하부 게이트 절연층(152L)으로부터 수직 방향(Z 방향)으로 이격되어 배치되고, 바닥 게이트 절연층(152F)과 하부 게이트 절연층(152L) 사이에서 제1 반도체층(122)이 채널층(154)의 측벽(154S)을 둘러쌀 수 있다.
예시적인 실시예들에서, 제1 반도체층(122)은 하부 게이트 절연층(152L) 및 바닥 게이트 절연층(152F)과 접촉하는 부분에서 각각 수직 방향(Z 방향)을 따라 위로 및 아래로 돌출하는 돌출부(122P)를 포함할 수 있다. 일부 실시예들에서, 블로킹 유전막(152C)과 접촉하는 제1 반도체층(122)의 돌출부(122P) 부분이 터널링 유전막(152A) 및 전하 저장막(152B)과 접촉하는 돌출부(122P) 부분보다 수직 방향으로 더욱 돌출하여 돌출부(122P) 부분에 돌출부 단차(122PS)가 더 형성될 수도 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
비트 라인 콘택(BLC)은 상부 절연층(148)을 관통하여 상부 채널 구조물(150U)의 도전 플러그(158)와 접촉할 수 있고, 상부 절연층(148) 상에는 비트 라인 콘택(BLC)과 접촉하는 비트 라인(BL)이 제2 방향(Y 방향)으로 연장될 수 있다.
하나의 블록 내에서 최상부의 상부 게이트 전극(136)은 스트링 분리 절연층(174)에 의해 각각 평면적으로 두 개의 부분들로 분리될 수 있다. 스트링 분리 절연층(174)은 제2 층간 절연막(146)의 상면과 동일한 레벨에서부터 최상부의 상부 게이트 전극(136)의 바닥면보다 낮은 레벨까지 연장될 수 있다. 다른 실시예들에서, 도 3에 도시된 것과 달리 스트링 분리 절연층(174)이 제2 층간 절연막(146)의 상면과 동일한 레벨에서부터 2번째 최상부의 상부 게이트 전극(136)의 바닥면보다 낮은 레벨까지 연장되어, 최상부의 2개의 상부 게이트 전극(136)이 스트링 분리 절연층(174)에 의해 각각 평면적으로 두 개의 부분들로 분리될 수도 있다.
연결 영역(CON)에서 기판(110) 상에 절연 분리 구조물(160)이 배치될 수 있다. 절연 분리 구조물(160)은 기판(110) 상에 배치되는 제1 절연층(162), 제1 절연층(162) 상에 배치되는 제2 절연층(164), 및 제1 절연층(162)의 측벽 및 제2 절연층(164)의 측벽을 둘러싸는 식각 정지층(166)을 포함할 수 있다. 제1 절연층(162) 및 식각 정지층(166)은 제2 절연층(164)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 절연층(162) 및 식각 정지층(166)은 실리콘 산화물을 포함하고, 제2 절연층(164)은 실리콘 질화물을 포함할 수 있다.
식각 정지층(166)은 워드 라인 컷 영역(WLC)과 수직 오버랩되며 제1 방향(X 방향)으로 연장되는 제1 부분(166P1)과, 연결 영역(CON)의 에지에서 제2 방향(Y 방향)으로 연장되는 제2 부분(166P2)을 포함할 수 있다. 식각 정지층(166)의 제2 부분(166P2)은 제1 측벽(166S1)과 이에 대향하는 제2 측벽(166S2)을 포함할 수 있고, 제1 측벽(166S1)은 제1 및 제2 절연층(162, 164)의 측벽들과 접촉하고 제2 측벽(166S2)은 제1 반도체층(122)과 접촉할 수 있다. 식각 정지층(166)의 상면은 제2 절연층(164)의 상면과 동일한 레벨에 배치되고, 식각 정지층(166)의 바닥부는 기판(110)의 상면보다 낮은 레벨에 배치될 수 있다.
도 4에 예시적으로 도시된 것과 같이, 식각 정지층(166)의 제1 부분(166P1)의 제2 방향(Y 방향)을 따른 폭(W21)은 워드 라인 컷 영역(WLC)의 제2 방향(Y 방향)을 따른 폭(W31)보다 더 클 수 있다. 이에 따라 식각 정지층(166)의 제1 부분(166P1)은 공통 소스 라인(180) 및 공통 소스 라인(180) 양 측의 절연 스페이서(182)의 바닥면을 둘러쌀 수 있고, 식각 정지층(166)의 제1 부분(166P1)에 의해 제2 절연층(164)이 공통 소스 라인(180)과 이격되어 배치될 수 있다. 워드 라인 컷 영역(WLC)과 제2 절연층(164) 사이에 제1 부분(166P1)의 일부분이 개재되고, 워드 라인 컷 영역(WLC)과 제2 절연층(164)은 수직 오버랩되지 않을 수 있다.
예시적인 실시예들에서, 제2 절연층(164)은 제1 반도체층(122)의 형성을 위하여 사용되는 희생층 중 제거되지 않고 잔류하는 일부분일 수 있다. 예시적인 제조 공정에서, 제1 절연층(162), 제2 절연층(164)을 기판(110) 상에 형성한 후, 제1 절연층(162), 제2 절연층(164), 및 기판(110)의 일부분을 제거하고 상기 제거된 부분에 식각 정지층(166)을 형성할 수 있다. 메모리 셀 영역(MCR)에 잔류하는 제1 절연층(162), 제2 절연층(164)은 각각 제1 희생층(162P) 및 제2 희생층(164P) 부분으로 지칭할 수 있다. 워드 라인 컷 영역(WLC)을 통해 메모리 셀 영역(MCR) 상에 제1 희생층(162P)이 노출될 때, 연결 영역(CON) 상에는 식각 정지층(166)이 노출될 수 있다. 따라서 메모리 셀 영역(MCR) 상의 제1 희생층(162P)만을 선택적으로 제거하고, 이후 메모리 셀 영역(MCR) 상의 제2 희생층(164P)을 제거함으로써 메모리 셀 영역(MCR)에서 기판(110)과 제2 반도체층(124) 사이에 제1 반도체층(122)이 형성될 수 있다. 반면, 연결 영역(CON)에서 기판(110)과 제2 반도체층(124) 사이에 제1 절연층(162) 및 제2 절연층(164)이 제거되지 않고 잔류할 수 있다.
연결 영역(CON)에서 하부 게이트 스택(130S) 및 상부 게이트 스택(135S)이 연장되어 패드부(PAD)를 구성할 수 있다. 절연 분리 구조물(160) 상에 제2 반도체층(124)이 배치되고, 제2 반도체층(124) 상에 패드부(PAD)가 배치될 수 있다. 연결 영역(CON)에서 복수의 하부 게이트 전극(132) 및 복수의 상부 게이트 전극(136)은 기판(110)의 주면(110M)으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 하부 게이트 전극(132) 및 상부 게이트 전극(136)의 부분들을 지칭할 수 있다. 패드부(PAD)를 구성하는 하부 게이트 스택(130S) 부분 상에는 하부 커버 절연층(142L)이 배치될 수 있고, 패드부(PAD)를 구성하는 상부 게이트 스택(135S) 부분 상에는 상부 커버 절연층(142U)이 배치될 수 있다. 연결 영역(CON)에서 하부 게이트 전극(132) 또는 상부 게이트 전극(136)에 연결되는 패드 콘택(172)이 배치될 수 있다.
도 4 및 도 5에 도시된 것과 같이, 복수의 더미 채널 구조물(D150)은 연결 영역(CON)에서 기판(110)의 주면(110M)으로부터 하부 게이트 스택(130S) 및 상부 게이트 스택(135S)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 더미 채널 구조물(D150) 각각은 하부 더미 채널 구조물(D150L)과 상부 더미 채널 구조물(D150U)을 포함하며, 하부 더미 채널 구조물(D150L)은 하부 게이트 스택(130S) 및 제1 층간 절연막(144)을 관통하는 하부 더미 채널홀(D150HL) 내에 배치되고, 상부 더미 채널 구조물(D150U)은 상부 게이트 스택(135S) 및 제2 층간 절연막(146)을 관통하는 상부 더미 채널홀(D150HU) 내에 배치될 수 있다. 하부 더미 채널 구조물(D150L)은 하부 더미 채널홀(D150HL) 내벽 상에 순서대로 배치되는 더미 게이트 절연층(D152), 더미 채널층(D154), 및 더미 매립 절연층(D156)을 포함하고, 하부 더미 채널홀(D150HL) 입구 상측을 막는 더미 도전 플러그(D158)를 더 포함할 수 있다. 더미 채널 구조물(D150)은 반도체 장치(100)의 제조 공정에서 반도체 장치(100)의 구조적 안정성을 확보하기 위하여 형성될 수 있다.
더미 채널 구조물(D150)의 하측은 제2 반도체층(124) 및 절연 분리 구조물(160)에 의해 둘러싸이며 더미 채널 구조물(D150)의 바닥부는 기판(110)에 의해 둘러싸일 수 있다. 하부 더미 채널홀(D150HL)의 내벽 상에 더미 게이트 절연층(D152)이 연속적으로 배치될 수 있고, 이에 따라 더미 채널층(D154)의 외측벽 및 바닥면 전체가 더미 게이트 절연층(D152)에 의해 커버되고 더미 채널층(D154)은 제2 반도체층(124), 절연 분리 구조물(160) 또는 기판(110)과 접촉하지 않을 수 있다. 또한 메모리 셀 영역(MCR)에서 기판(110) 상에 제1 반도체층(122)이 배치되고, 연결 영역(CON)에서 기판(110) 상에 절연 분리 구조물(160)이 배치됨에 따라, 더미 채널 구조물(D150)은 제1 반도체층(122)과 수직 오버랩되지 않을 수 있다.
한편, 메모리 셀 영역(MCR)의 가장자리에 셀 더미 채널 구조물(D150C)이 선택적으로 배치될 수 있다. 셀 더미 채널 구조물(D150C)의 하측은 제1 반도체층(122)에 의해 둘러싸일 수 있고, 제1 반도체층(122)에 의해 둘러싸이는 셀 더미 채널 구조물(D150C) 부분에 더미 게이트 절연층(D152)이 형성되지 않고, 셀 더미 채널 구조물(D150C)의 더미 채널층(D154)은 제1 반도체층(122)과 접촉할 수 있다.
도 7에 예시적으로 도시된 바와 같이, 제1 수직 레벨(LV1)에서 하부 더미 채널 구조물(D150L)의 더미 게이트 절연층(D152)은 제2 절연층(164)에 의해 둘러싸일 수 있고, 더미 게이트 절연층(D152)의 측벽(D152S)이 제2 절연층(164)과 접촉할 수 있다. 반면, 제1 수직 레벨(LV1)에서 하부 채널 구조물(150L)의 채널층(154) 상에 게이트 절연층(152)이 배치되지 않고, 채널층(154)의 측벽(154S)은 제1 반도체층(122)과 접촉할 수 있다. 제1 수직 레벨(LV1)에서 하부 채널 구조물(150L)은 제1 방향(X 방향)을 따라 제1 폭(W11)을 가지며, 하부 더미 채널 구조물(D150L)은 제1 방향(X 방향)을 따라 제1 폭(W11)보다 더 큰 제2 폭(W12)을 가질 수 있다. 한편 셀 더미 채널 구조물(D150C)은 제1 방향(X 방향)을 따라 제2 폭(W12)보다 더 작은 제3 폭(W13)을 가질 수 있다.
메모리 셀 영역(MCR)에서 채널 구조물(150)의 하측에 노출되는 채널층(154)이 제1 반도체층(122)과 접촉함에 따라 공통 소스 라인(180)과 채널층(154)이 전기적으로 연결될 수 있고, 더미 채널 구조물(D150)의 하측이 절연 분리 구조물(160)과 접촉함에 따라 더미 채널 구조물(D150)의 더미 채널층(D154)은 공통 소스 라인(180)으로부터 전기적으로 절연될 수 있다.
비교예에 따른 반도체 장치에서는 연결 영역(CON)에서 더미 채널 구조물(D150) 하측에 제1 반도체층(122)이 형성되고, 더미 채널 구조물(D150)의 더미 채널층(D154)과 채널 구조물(150)의 채널층(154)이 제1 반도체층(122)을 통해 공통으로 공통 소스 라인(180)에 전기적으로 연결될 수 있다. 이러한 경우에, 더미 채널 구조물(D150)의 제조 공정에서 더미 채널층(D154) 또는 더미 게이트 절연층(D152)에 발생한 불량 또는 고장에 의해, 공통 소스 라인(180)을 통해 전기적으로 연결되는 채널 구조물(150)에도 불량 또는 고장이 발생하는 문제가 있다.
그러나 전술한 예시적인 실시예들에 따른 반도체 장치(100)에서는, 더미 채널 구조물(D150)의 하측에 절연 분리 구조물(160)이 형성되고, 더미 채널 구조물(D150)의 더미 채널층(D154)이 공통 소스 라인(180)에 전기적으로 연결되지 않을 수 있다. 따라서 더미 채널 구조물(D150)의 제조 공정에서 더미 채널층(D154) 또는 더미 게이트 절연층(D152)에 불량 또는 고장이 발생하더라도 메모리 셀 영역(MCR)의 채널 구조물(150)은 정상적으로 동작할 수 있으며, 이에 따라 반도체 장치(100)는 향상된 신뢰성을 가질 수 있다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도들이고, 도 12는 도 10의 제1 수직 레벨(LV1)에서의 수평 단면도이다. 도 10은 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면이고, 도 11은 도 2의 A2-A2' 선을 따른 단면에 대응되는 단면이다. 도 10 내지 도 12에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10 내지 도 12를 참조하면, 공통 소스 라인(180A)은 제1 반도체층(122)과 연결될 수 있다. 공통 소스 라인(180A)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 반도체층(122)의 형성 공정에서 공통 소스 라인(180A)이 동시에 형성될 수 있다. 식각 정지층(166)의 제1 부분(166P1)이 공통 소스 라인(180A)의 바닥부를 둘러싸며 식각 정지층(166)의 제1 부분(166P1)에 의해 제2 절연층(164)과 공통 소스 라인(180A)이 제2 방향(Y 방향)으로 이격될 수 있다.
도 13 내지 도 23은 다른 예시적인 실시예들을 나타내는 개략도들이다. 구체적으로 도 13 내지 도 16, 도 20 및 도 22는 도 2의 A3-A3' 선을 따른 단면에 대응되는 단면도들이고, 도 17 내지 도 19, 도 21, 및 도 23은 제1 수직 레벨(LV1)에서의 수평 단면도이다. 도 13 내지 도 23에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 13을 참조하면, 반도체 장치(100B)는 제2 반도체층(124)의 상면과 동일한 레벨에 배치되는 상면을 갖는 절연 분리 구조물(160B)을 포함할 수 있다. 예를 들어, 식각 정지층(166B)은 제2 반도체층(124)의 상면과 동일한 레벨에 배치되는 상면을 가지며, 기판(110)의 상면보다 낮은 레벨에 배치되는 바닥면을 가질 수 있다. 예시적인 제조 공정에서, 기판(110) 상에 제1 절연층(162), 제2 절연층(164) 및 제2 반도체층(124)을 순서대로 형성한 후에, 제1 절연층(162), 제2 절연층(164) 및 제2 반도체층(124) 및 기판(110)의 일부분을 제거하고, 상기 제거된 부분을 채우도록 식각 정지층(166B)을 형성할 수 있다.
도 14를 참조하면, 반도체 장치(100C)는 최하단의 하부 게이트 전극(132)의 상면과 동일한 레벨에 배치되는 상면을 갖는 절연 분리 구조물(160C)을 포함할 수 있다. 예를 들어, 식각 정지층(166C)은 최하단의 하부 게이트 전극(132)의 상면과 동일한 레벨에 배치되는 상면을 가지며, 기판(110)의 상면보다 낮은 레벨에 배치되는 바닥면을 가질 수 있다. 예시적인 제조 공정에서, 기판(110) 상에 제1 절연층(162), 제2 절연층(164), 제2 반도체층(124), 절연층(134) 및 하부 희생층(312)을 순서대로 형성한 후에, 제1 절연층(162), 제2 절연층(164), 제2 반도체층(124), 절연층(134) 및 하부 희생층(312) 및 기판(110)의 일부분을 제거하고, 상기 제거된 부분을 채우도록 식각 정지층(166C)을 형성할 수 있다.
도 15를 참조하면, 반도체 장치(100D)는 기판(110)의 상면과 동일한 레벨에 배치되는 바닥면을 갖는 절연 분리 구조물(160D)을 포함할 수 있다. 예를 들어, 식각 정지층(166D)은 제2 반도체층(124)의 상면과 동일한 레벨에 배치되는 상면을 가지며, 기판(110)의 상면과 동일한 레벨에 배치되는 바닥면을 가질 수 있다. 예시적인 제조 공정에서, 기판(110) 상에 제1 절연층(162), 제2 절연층(164) 및 제2 반도체층(124)을 순서대로 형성한 후에, 제1 절연층(162), 제2 절연층(164) 및 제2 반도체층(124)의 일부분을 제거하고, 상기 제거된 부분을 채우도록 식각 정지층(166D)을 형성할 수 있다.
도 16 및 도 17을 참조하면, 반도체 장치(100E)는 복수의 개구부(166EH)가 형성된 식각 정지층(166E)을 포함하는 절연 분리 구조물(160E)을 포함할 수 있다. 예를 들어, 식각 정지층(166D)은 복수의 개구부(166EH)를 포함하고, 복수의 개구부(166EH) 각각 내에 제2 절연층(164E)이 배치될 수 있다. 복수의 개구부(166EH) 각각 내에 제2 방향(Y 방향)으로 인접한 두 개의 더미 채널 구조물(D150)이 배치될 수 있다.
도 18을 참조하면, 반도체 장치(100F)는 복수의 개구부(166FH)가 형성된 식각 정지층(166F)을 포함하는 절연 분리 구조물(160F)을 포함할 수 있다. 복수의 개구부(166FH) 각각 내에 하나의 더미 채널 구조물(D150)이 배치될 수 있고, 복수의 개구부(166FH) 각각 내에서 제2 절연층(164F)이 하나의 더미 채널 구조물(D150)을 둘러쌀 수 있다.
도 19를 참조하면, 반도체 장치(100G)는 복수의 개구부(166GH)가 형성된 식각 정지층(166G)을 포함하는 절연 분리 구조물(160G)을 포함할 수 있다. 복수의 개구부(166GH) 각각 내에 제2 방향(Y 방향)으로 인접한 두 개의 더미 채널 구조물(D150)이 배치될 수 있고, 제2 절연층(164G)과 더미 채널 구조물(D150) 사이에 중간 절연층(168)이 더 배치될 수 있다. 중간 절연층(168)은 실리콘 산화물을 포함할 수 있다.
도 20 및 도 21을 참조하면, 반도체 장치(100H)는 복수의 제1 절연층(162H) 및 복수의 식각 정지층(166H)을 포함하는 절연 분리 구조물(160H)을 포함할 수 있다. 복수의 식각 정지층(166H) 각각은 복수의 제1 절연층(162H) 각각 상에 배치될 수 있고, 식각 정지층(166H)과 제1 절연층(162H)이 하나의 더미 채널 구조물(D150)의 측벽을 둘러싸도록 배치될 수 있다. 연결 영역(CON)에서 기판(110)과 제2 반도체층(124) 사이에 제3 반도체층(122EX)이 더 형성될 수 있고, 제3 반도체층(122EX)은 복수의 식각 정지층(166H) 및 복수의 제1 절연층(162H)을 둘러싸도록 배치될 수 있다. 이에 따라 제3 반도체층(122EX)은 더미 채널 구조물(D150)과 이격되어 배치될 수 있다. 제3 반도체층(122EX)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 예를 들어 제1 반도체층(122) 및 공통 소스 라인(180A)을 형성하는 공정에서 동시에 형성될 수 있으나 이에 한정되는 것은 아니다.
도 22 및 도 23을 참조하면, 반도체 장치(100I)는 제1 절연층(162) 및 식각 정지층(166I)을 포함하는 절연 분리 구조물(160I)을 포함할 수 있다. 식각 정지층(166I)은 제1 절연층(162) 상에 배치될 수 있다. 연결 영역(CON)에 배치되는 더미 채널 구조물(D150)의 바닥면 레벨(LV3A)은 메모리 셀 영역(MCR)에 배치되는 채널 구조물(150)의 바닥면 레벨(LV3B)보다 더 낮을 수 있다. 예를 들어 하부 채널홀(150HL) 및 하부 더미 채널홀(D150HL)을 형성하는 공정에서, 연결 영역(CON)에 배치되는 식각 정지층(166I)과 메모리 셀 영역(MCR)에 배치되는 제2 희생층(164P)의 식각 속도 차이에 의해 하부 채널홀(150HL) 및 하부 더미 채널홀(D150HL)의 바닥부 레벨 차이가 발생할 수 있다. 다른 실시예들에 따르면, 도 22에 도시된 것과 달리, 연결 영역(CON)에 배치되는 더미 채널 구조물(D150)의 바닥면 레벨(LV3A)은 메모리 셀 영역(MCR)에 배치되는 채널 구조물(150)의 바닥면 레벨(LV3B)보다 더 높거나 같을 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다. 도 24에서, 도 1 내지 도 23에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 24를 참조하면, 주변회로 영역(PERI2)은 메모리 셀 영역(MCR) 및 연결 영역(CON)보다 낮은 수직 레벨에 형성될 수 있다. 기판(110)보다 낮은 수직 레벨에 하부 기판(210)이 배치될 수 있고, 하부 기판(210)의 상면 레벨(LV4)은 기판(110)의 상면 레벨보다 더 낮을 수 있다. 하부 기판(210)에는 소자 분리막(222)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에 복수의 구동 트랜지스터(230T)가 형성될 수 있다. 복수의 구동 트랜지스터(230T)는 구동 회로 게이트 구조물(232)과, 구동 회로 게이트 구조물(232)의 양 측의 하부 기판(210) 일부분에 배치되는 불순물 영역(212)을 포함할 수 있다.
하부 기판(210) 상에는 복수의 배선층(242)과, 복수의 배선층(242) 각각 사이 또는 복수의 배선층(242)과 구동 트랜지스터(230T) 사이를 연결하는 복수의 콘택 플러그(246)과, 복수의 배선층(242) 및 복수의 콘택 플러그(246)를 커버하는 하부 층간 절연막(250)이 배치될 수 있다.
하부 층간 절연막(250) 상에는 기판(110)이 배치될 수 있다. 절연 분리 구조물(160)은 메모리 셀 영역(MCR) 상의 기판(110) 부분과 연결 영역(CON) 상의 기판(110) 부분을 분리할 수 있다. 예를 들어 식각 정지층(166)의 바닥면은 기판(110)의 바닥면과 동일한 레벨에 배치되고, 식각 정지층(166)의 바닥면이 하부 층간 절연막(250)의 상면과 접촉할 수 있다.
도 25a 내지 도 37b는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 구체적으로, 도 25a, 26, 28, 28a, 29, 31b, 35a 및 37b는 도 2의 A3-A3' 선을 따른 단면에 대응하는 단면들이며, 도 30, 31a, 36 및 37a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면들이며, 도 25b, 28b, 31c, 및 35b는 제1 수직 레벨(LV1)에서의 수평 단면들이며, 도 31d, 32 내지 34, 및 35c는 도 31b의 CX1 부분에 대응되는 단면도들이다. 도 25a 내지 도 37b에서, 도 1 내지 도 24에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 25a 및 도 25b를 참조하면, 기판(110)의 메모리 셀 영역(MCR) 및 연결 영역(CON)에서 기판(110)의 주면(110M) 상에 제1 절연층(162) 및 제2 절연층(164)을 형성할 수 있다. 예를 들어, 제2 절연층(164)은 제1 절연층(162)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 제1 절연층(162)은 실리콘 산화물을 포함하고, 제2 절연층(164)은 실리콘 질화물을 포함할 수 있다.
이후, 연결 영역(CON)에서 제2 절연층(164), 제1 절연층(162) 및 기판(110)의 일부분을 제거하고, 상기 제거된 부분을 절연 물질로 채워 식각 정지층(166)을 형성할 수 있다. 식각 정지층(166)은 워드 라인 컷 영역(WLC)에 수직 오버랩되며 제1 방향(X 방향)으로 연장되는 제1 부분(166P1)과, 연결 영역(CON)과 메모리 셀 영역(MCR)의 인접 영역에서 제2 방향(Y 방향)으로 연장되는 제2 부분(166P2)을 포함할 수 있다. 제1 부분(166P1)의 제2 방향(Y 방향)을 따른 폭(W21)은 워드 라인 컷 영역(WLC)의 제2 방향(Y 방향)을 따른 폭(W31)보다 더 크게 형성될 수 있다.
식각 정지층(166)을 형성한 이후에 메모리 셀 영역(MCR)에 잔류하는 제1 절연층(162) 부분 및 제2 절연층(164) 부분은 각각 제1 희생층(162P) 및 제2 희생층(164P)으로 지칭할 수 있다.
도 26을 참조하면, 제2 희생층(164P) 및 절연 분리 구조물(160) 상에 하부 몰드 스택(310S)을 형성할 수 있다. 하부 몰드 스택(310S)은 교대로 배치되는 복수의 절연층(134)과 복수의 하부 희생층(312)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 절연층(134)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 하부 희생층(312)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
도 27을 참조하면, 연결 영역(CON)에서 하부 몰드 스택(310S)을 순차적으로 패터닝함에 의해 하부 패드부(PADL)를 형성할 수 있다. 예시적인 실시예들에서, 하부 패드부(PADL)는 제1 수평 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
도 28a 및 도 28b를 참조하면, 하부 패드부(PADL)를 커버하는 하부 커버 절연층(142L)을 형성할 수 있다. 하부 커버 절연층(142L)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 하부 커버 절연층(142L) 상에는 제1 층간 절연막(144)을 형성할 수 있다.
이후, 메모리 셀 영역(MCR)과 연결 영역(CON)에서 하부 몰드 스택(310S)에 각각 하부 채널홀(150HL) 및 하부 더미 채널홀(D150HL)을 각각 형성할 수 있다. 하부 채널홀(150HL) 내벽 상에 게이트 절연층(152), 채널층(154), 및 매립 절연층(156)을 순차적으로 형성하는 동안, 하부 더미 채널홀(D150HL) 내벽 상에 더미 게이트 절연층(D152), 더미 채널층(D154), 및 더미 매립 절연층(D156)을 순차적으로 형성할 수 있다. 이후 에치백 공정에 의해 하부 채널홀(150HL) 및 하부 더미 채널홀(D150HL) 상측 일부분을 제거하고, 하부 채널홀(150HL) 및 하부 더미 채널홀(D150HL) 입구를 막는 도전 플러그(158) 및 더미 도전 플러그(D158)를 형성할 수 있다. 이에 따라 하부 채널홀(150HL) 및 하부 더미 채널홀(D150HL) 내에 각각 하부 채널 구조물(150L)과 하부 더미 채널 구조물(D150L)이 형성될 수 있다.
도 29를 참조하면, 제1 층간 절연막(144) 상에 복수의 절연층(138)과 복수의 상부 희생층(316)을 교대로 형성함에 의해, 상부 몰드 스택(315S)을 형성할 수 있다. 이후, 연결 영역(CON)에서 상부 몰드 스택(315S)을 순차적으로 패터닝하여 상부 패드부(PADU)를 형성할 수 있고, 상부 패드부(PADU)를 커버하는 상부 커버 절연층(142U) 및 제2 층간 절연막(146)을 형성할 수 있다.
이후, 메모리 셀 영역(MCR)과 연결 영역(CON)에서 상부 몰드 스택(315S)에 각각 상부 채널홀(150HU) 및 상부 더미 채널홀(D150HU)을 각각 형성할 수 있다. 하부 채널 구조물(150L)과 하부 더미 채널 구조물(D150L)을 형성하는 방식과 유사한 방식을 사용하여 상부 채널홀(150HU) 및 상부 더미 채널홀(D150HU) 내에 각각 상부 채널 구조물(150U)과 상부 더미 채널 구조물(D150U)이 형성될 수 있다.
이후, 메모리 셀 영역(MCR)에서 최상부의 상부 희생층(316)의 일부분을 제거하여 상기 제거된 부분을 채우는 스트링 분리 절연층(174)을 형성할 수 있다.
도 30을 참조하면, 제2 층간 절연막(146) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상부 몰드 스택(315S) 및 하부 몰드 스택(310S)의 일부분을 제거하여 워드 라인 컷 개구부(330H1)를 형성할 수 있다. 워드 라인 컷 개구부(330H1)의 바닥부에 기판(110)의 상면이 노출될 수 있다.
이후, 제2 층간 절연막(146)의 상면 및 워드 라인 컷 개구부(330H1)의 측벽을 커버하는 커버층(320)을 형성할 수 있다. 예시적인 실시예들에서, 커버층(320)은 스텝 커버리지(step coverage) 특성이 우수하지 않은 물질을 사용하여 형성될 수 있고, 이에 따라 커버층(320)은 워드 라인 컷 개구부(330H1)의 측벽에 노출된 제1 희생층(162P) 및 제2 희생층(164P) 상에 배치되지 않을 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 31a 내지 도 31d를 참조하면, 워드 라인 컷 개구부(330H1)의 측벽에 노출된 제2 희생층(164P)을 제거하여, 제2 희생층(164P)이 제거된 위치에 측방향 개구부(330HE)를 형성할 수 있다. 메모리 셀 영역(MCR)에서 측방향 개구부(330HE)에 하부 채널 구조물(150L)의 게이트 절연층(152)의 측벽(152S)이 노출될 수 있다. 또한 메모리 셀 영역(MCR)에서 측방향 개구부(330HE)에 셀 더미 채널 구조물(D150C)의 게이트 절연층(D152)의 측벽(D152S)이 노출될 수 있다.
예시적인 실시예들에서, 제2 희생층(164P)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다. 제2 희생층(164P)의 제거 공정에서, 연결 영역(CON)에 형성된 워드 라인 컷 개구부(330H1)의 측벽에 식각 정지층(166)이 노출되나, 식각 정지층(166)은 제2 희생층(164P)에 대하여 식각 선택비를 가지므로 식각 정지층(166)에 의해 둘러싸이는 제2 절연층(164)은 식각 분위기에 노출되지 않을 수 있다.
도 32를 참조하면, 측방향 개구부(330HE)에 의해 노출된 제1 희생층(162P)(도 31d 참조) 및 블로킹 유전막(152C)의 일부분을 제거할 수 있다.
도 33을 참조하면, 측방향 개구부(330HE)에 의해 노출된 전하 저장막(152B) 부분을 제거할 수 있다. 이 때, 측방향 개구부(330HE)에 의해 노출된 전하 저장막(152B)의 에지 부분이 더 식각되어 측방향 개구부(330HE)로부터 위로 및 아래로 연장되는 게이트 절연층 리세스 영역(152R)이 형성될 수 있다.
도 34를 참조하면, 측방향 개구부(330HE)에 의해 노출된 터널링 유전막(152A) 부분을 제거하여 채널층(154)의 측벽(154S)이 노출될 수 있다. 이에 따라 측방향 개구부(330HE)에 의해 둘러싸이는 게이트 절연층 분리 영역(152SR)이 형성될 수 있고, 게이트 절연층(152)이 게이트 절연층 분리 영역(152SR)에 의해 하부 게이트 절연층(152L)과 바닥 게이트 절연층(152F)으로 분리될 수 있다. 이 때, 측방향 개구부(330HE)에 의해 노출된 블로킹 유전막(152C)의 에지 부분이 더 식각될 수 있다.
도 35a 내지 도 35c를 참조하면, 워드 라인 컷 개구부(330H1) 및 측방향 개구부(330HE) 내부에 제1 반도체층(122)을 채울 수 있다. 제1 반도체층(122)은 기판(110)과 제2 반도체층(124) 사이의 측방향 개구부(330HE) 내부를 채우며, 채널층(154)의 측벽(154S)과 접촉하도록 형성될 수 있고 제1 반도체층(122) 일부분이 게이트 절연층 리세스 영역(152R)을 채워 돌출부(122P)가 형성될 수 있다.
도 36을 참조하면, 에치백 공정에 의해 워드 라인 컷 개구부(330H1) 내벽 상에 형성된 제1 반도체층(122) 일부 및 커버층(320)(도 31a 참조)을 제거하고 워드 라인 컷 개구부(330H2)를 형성할 수 있다.
이후, 워드 라인 컷 개구부(330H2)를 통해 노출되는 하부 희생층(312)(도 31a 참조) 및 상부 희생층(316)(도 31a 참조)을 제거하여 몰드 개구부(330H3)를 형성할 수 있다. 몰드 개구부(330H3)에 의해 복수의 채널 구조물(150) 및 복수의 더미 채널 구조물(D150)의 측벽이 노출될 수 있다.
도 37a 및 도 37b를 참조하면, 워드 라인 컷 개구부(330H2) 및 몰드 개구부(330H3)를 금속 물질로 채우고, 워드 라인 컷 개구부(330H2) 내의 상기 금속 물질을 제거하여, 하부 몰드 스택(310S)의 절연층(134) 사이에 하부 게이트 전극(132)을 형성하고 상부 몰드 스택(315S)의 절연층(138) 사이에 상부 게이트 전극(136)을 형성할 수 있다.
워드 라인 컷 개구부(330H2)를 통해 기판(110) 내부에 불순물을 주입하여 워드 라인 컷 영역(WLC) 하부의 기판(110) 부분에 공통 소스 영역(112)을 형성할 수 있다.
이후 워드 라인 컷 개구부(330H) 측벽 상에 각각 절연 스페이서(182)와 공통 소스 라인(180)을 형성할 수 있다.
도 3을 다시 참조하면, 제2 층간 절연막(146) 상에 상부 절연층(148)을 형성하고, 상부 절연층(148)을 관통하여 채널 구조물(150)과 전기적으로 연결되는 비트라인 콘택(BLC)을 더 형성할 수 있다. 이후, 상부 절연층(148) 상에 비트라인 콘택(BLC)과 연결되며 제2 방향(Y 방향)으로 연장되는 비트 라인(BL)을 더 형성할 수 있다.
전술한 공정들을 수행하여 반도체 장치(100)가 완성될 수 있다.
전술한 반도체 장치(100)의 제조 방법에 따르면, 연결 영역(CON)의 기판 상에 식각 정지층(166)을 형성함에 따라 메모리 셀 영역(MRC) 상의 제2 희생층(164P)을 제거하는 공정에서 연결 영역(CON) 상의 제2 절연층(164)이 제거되는 것을 방지할 수 있다. 따라서 더미 채널 구조물(D150)의 더미 채널층(D154)이 공통 소스 라인(180)에 전기적으로 연결되지 않을 수 있고, 더미 채널 구조물(D150)의 제조 공정에서 더미 채널층(D154) 또는 더미 게이트 절연층(D152)에 불량 또는 고장이 발생하더라도 메모리 셀 영역(MCR)의 채널 구조물(150)은 정상적으로 동작할 수 있으며, 이에 따라 반도체 장치(100)는 향상된 신뢰성을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 122: 제1 반도체층
124: 제2 반도체층 150: 채널 구조물
D150: 더미 채널 구조물 160: 절연 분리 구조물
162: 제1 절연층 164: 제2 절연층
166: 식각 정지층

Claims (20)

  1. 메모리 셀 영역과 연결 영역을 포함하는 기판;
    상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극;
    상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층을 포함하는 채널 구조물;
    상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층을 포함하는 더미 채널 구조물;
    상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층; 및
    상기 기판의 상기 연결 영역에서 상기 기판과 상기 최하단의 게이트 전극 사이에 배치되고 상기 더미 채널 구조물을 둘러싸는 절연 분리 구조물(insulating isolation structure)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체층은 상기 채널 구조물의 상기 채널층의 측벽을 둘러싸며,
    상기 절연 분리 구조물은 상기 더미 채널 구조물의 상기 더미 채널층과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널 구조물은 상기 채널층 측벽 상에 배치되는 게이트 절연층을 더 포함하고, 상기 제1 반도체층과 상기 채널층 사이에 상기 게이트 절연층이 개재되지 않으며,
    상기 더미 채널 구조물은 상기 더미 채널층 측벽 상에 배치되는 더미 게이트 절연층을 더 포함하며, 상기 절연 분리 구조물과 상기 더미 채널층 사이에 상기 더미 게이트 절연층이 개재되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 채널 구조물은 상기 채널 구조물의 바닥부에 형성되는 게이트 절연층 분리 영역을 포함하고, 상기 게이트 절연층 분리 영역에서 상기 제1 반도체층과 상기 채널층이 접촉하며,
    상기 더미 게이트 절연층은 상기 더미 채널층의 측벽 및 바닥면 전체를 둘러싸는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 반도체층과 상기 최하단의 게이트 전극 사이와, 상기 절연 분리 구조물과 상기 최하단의 게이트 전극 사이에 배치되는 제2 반도체층을 더 포함하고,
    상기 제2 반도체층은 상기 채널 구조물 및 상기 더미 채널 구조물을 둘러싸는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 절연 분리 구조물은,
    상기 기판의 상면 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제2 절연층; 및
    상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽을 둘러싸는 식각 정지층을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 식각 정지층은 제1 측벽과 제2 측벽을 포함하고,
    상기 제1 측벽은 상기 제1 절연층의 상기 측벽 및 상기 제2 절연층의 상기 측벽과 접촉하고,
    상기 제2 측벽은 상기 제1 반도체층과 접촉하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 절연 분리 구조물의 상면은 상기 제1 반도체층의 상면보다 높거나 같은 레벨에 배치되고,
    상기 절연 분리 구조물의 바닥면은 상기 기판의 상면보다 낮거나 같은 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 식각 정지층은 복수의 개구부를 포함하고,
    상기 복수의 개구부 각각 내에 하나 이상의 상기 더미 채널 구조물과 상기 제2 절연층이 배치되는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 복수의 게이트 전극을 관통하며 상기 기판의 상기 상면에 평행한 제1 방향으로 연장되는 워드 라인 컷 영역 내에 배치되는 공통 소스 라인을 더 포함하고,
    상기 식각 정지층은 상기 워드 라인 컷 영역과 수직 오버랩되며 상기 제1 방향으로 연장되는 제1 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 방향에 평행한 제2 방향을 따라 상기 워드 라인 컷 영역은 제1 폭을 가지며,
    상기 식각 정지층의 상기 제1 부분은 상기 제2 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 갖는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 워드 라인 컷 영역과 상기 제2 절연층 사이에 상기 식각 정지층의 일부분이 개재되며, 상기 워드 라인 컷 영역과 상기 제2 절연층은 수직 오버랩되지 않는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 절연 분리 구조물은,
    상기 기판의 상면 상에 배치되고 상기 더미 채널 구조물의 측벽을 둘러싸는 제1 절연층; 및
    상기 제1 절연층 상에 배치되고, 상기 더미 채널 구조물의 상기 측벽을 둘러싸는 식각 정지층을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 기판의 상기 연결 영역에서 상기 기판과 상기 최하단의 게이트 전극 사이에 배치되고, 상기 제1 반도체층과 연결되는 제3 반도체층을 더 포함하고,
    상기 제3 반도체층이 상기 식각 정지층 및 상기 제1 절연층을 둘러싸고, 상기 제3 반도체층과 상기 더미 채널 구조물은 이격되어 배치되는 것을 특징으로 하는 반도체 장치.
  15. 메모리 셀 영역과 연결 영역을 포함하는 기판;
    상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극;
    상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층 및 게이트 절연층을 포함하는 채널 구조물;
    상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층 및 더미 게이트 절연층을 포함하는 더미 채널 구조물; 및
    상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층을 포함하고,
    상기 채널 구조물은 상기 채널 구조물의 하측에 형성되는 게이트 절연층 분리 영역을 포함하고, 상기 게이트 절연층 분리 영역에서 상기 제1 반도체층이 상기 채널층을 둘러싸며,
    상기 더미 게이트 절연층은 상기 더미 채널층의 외측벽 전체를 둘러싸는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 기판의 상기 연결 영역에서 상기 기판과 상기 최하단의 게이트 전극 사이에 배치되고 상기 더미 채널 구조물을 둘러싸는 절연 분리 구조물을 더 포함하고,
    상기 절연 분리 구조물과 상기 더미 채널층 사이에 상기 더미 게이트 절연층이 개재되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 반도체층과 상기 최하단의 게이트 전극 사이와, 상기 절연 분리 구조물과 상기 최하단의 게이트 전극 사이에 배치되며, 상기 채널 구조물 및 상기 더미 채널 구조물을 둘러싸는 제2 반도체층을 더 포함하고,
    상기 절연 분리 구조물의 상면은 상기 제2 반도체층의 바닥면보다 높거나 같은 레벨에 배치되고,
    상기 절연 분리 구조물의 바닥면은 상기 기판의 상면보다 낮거나 같은 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 절연 분리 구조물은,
    상기 기판의 상면 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제2 절연층; 및
    상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽을 둘러싸는 식각 정지층을 포함하고,
    상기 식각 정지층은 상기 제1 반도체층과 접촉하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 복수의 게이트 전극을 관통하며 상기 기판의 상기 상면에 평행한 제1 방향으로 연장되는 워드 라인 컷 영역 내에 배치되는 공통 소스 라인을 더 포함하고,
    상기 식각 정지층은 상기 워드 라인 컷 영역과 수직 오버랩되며 상기 제1 방향으로 연장되는 제1 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 메모리 셀 영역과 연결 영역을 포함하는 기판;
    상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극;
    상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 채널층을 포함하는 채널 구조물;
    상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되며, 더미 채널층을 포함하는 더미 채널 구조물; 및
    상기 기판의 상기 메모리 셀 영역에서 상기 기판과 최하단의 게이트 전극 사이에 배치되며 상기 채널 구조물을 둘러싸는 제1 반도체층을 포함하고,
    상기 채널 구조물은 상기 채널 구조물의 하측에 형성되는 게이트 절연층 분리 영역을 포함하고, 상기 게이트 절연층 분리 영역에서 상기 제1 반도체층이 상기 채널층을 둘러싸며,
    상기 더미 채널 구조물은 상기 제1 반도체층과 수직 오버랩되지 않는 것을 특징으로 하는 반도체 장치.
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