KR102630947B1 - 메모리 장치의 제조 방법 - Google Patents

메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR102630947B1
KR102630947B1 KR1020160048188A KR20160048188A KR102630947B1 KR 102630947 B1 KR102630947 B1 KR 102630947B1 KR 1020160048188 A KR1020160048188 A KR 1020160048188A KR 20160048188 A KR20160048188 A KR 20160048188A KR 102630947 B1 KR102630947 B1 KR 102630947B1
Authority
KR
South Korea
Prior art keywords
forming
etch stop
memory device
manufacturing
clause
Prior art date
Application number
KR1020160048188A
Other languages
English (en)
Other versions
KR20170119915A (ko
Inventor
이남재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160048188A priority Critical patent/KR102630947B1/ko
Priority to US15/245,380 priority patent/US9842855B2/en
Publication of KR20170119915A publication Critical patent/KR20170119915A/ko
Application granted granted Critical
Publication of KR102630947B1 publication Critical patent/KR102630947B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

본 기술은 제1 영역과 제2 영역이 정의된 하구 구조의 상기 제2 영역 내에 하부 배선들 및 식각 정지막을 형성하는 단계; 상기 하부 구조 상에 적층 구조를 형성하는 단계; 및 상기 제1 영역의 상기 적층 구조 내에 슬릿 트렌치와, 상기 제2 영역의 상기 식각 정지막을 노출하는 제1 플러그 홀과, 상기 제2 영역의 상기 하부 배선들의 일부를 노출하는 제2 플러그 홀을 동시에 형성하는 단계를 포함하는 메모리 장치의 제조 방법을 포함한다.

Description

메모리 장치의 제조 방법{Manufacturing method of memory device}
본 발명은 메모리 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치의 제조 방법에 관한 것이다.
메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소실되는 휘발성 메모리 장치, 또는 전원의 공급이 중단되어도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다.
최근에는 휴대용 전자 장치들이 널리 이용되면서, 소형화 및 대용량화가 용이한 비휘발성 메모리 장치가 데이터 저장 장치로써 널리 사용되고 있다.
비휘발성 메모리 장치 중에서도, 플래쉬 메모리 장치(flash memory device)가 휴대용 전자 장치들에 주로 사용되고 있다. 플래쉬 메모리 장치를 보다 구체적으로 설명하면 다음과 같다.
플래쉬 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로들과, 주변회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 다수의 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 다수의 스트링들(strings)로 구성될 수 있다. 스트링들의 구조에 따라 메모리 장치는 2차원 또는 3차원 메모리 장치로 구분될 수 있다.
2차원 메모리 장치는 기판과 수평하게 배열된 스트링들을 포함할 수 있고, 3차원 메모리 장치는 기판으로부터 수직하게 배열된 스트링들을 포함할 수 있다.
본 발명의 실시예는 메모리 장치의 제조 단계를 감소시킬 수 있는 메모리 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치의 제조 방법은, 제1 영역과 제2 영역이 정의된 하구 구조의 상기 제2 영역 내에 하부 배선들 및 식각 정지막을 형성하는 단계; 상기 하부 구조 상에 적층 구조를 형성하는 단계; 및 상기 제1 영역의 상기 적층 구조 내에 슬릿 트렌치와, 상기 제2 영역의 상기 식각 정지막을 노출하는 제1 플러그 홀과, 상기 제2 영역의 상기 하부 배선들의 일부를 노출하는 제2 플러그 홀을 동시에 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역이 정의된 반도체 기판 상에, 하부 배선들 및 제1 식각 정지막이 포함된 하부 구조를 형성하는 단계; 상기 하부 구조 상에 제1 도전막, 제2 식각 정지막 및 제2 도전막을 순차적으로 형성하는 단계; 상기 주변회로 영역 내에서 상기 제2 도전막, 상기 제2 식각 정지막 및 상기 제1 도전막을 수직으로 관통하는 제1 절연막들을 형성하는 단계; 상기 제2 도전막 및 상기 제1 절연막들 상에, 상기 셀 영역 내에 개구부들이 포함된 식각 정지 패턴을 형성하는 단계; 상기 식각 정지 패턴이 형성된 전체 구조 상에 적층 구조를 형성하는 단계; 상기 셀 영역의 상기 적층 구조를 수직으로 관통하는 수직 홀들을 형성하고, 상기 수직 홀들의 내부에 메모리막들 및 채널막들을 형성하는 단계; 상기 셀 영역의 상기 적층 구조를 수직으로 관통하는 슬릿 트렌치와, 상기 주변회로 영역의 상기 적층 구조를 수직으로 관통하는 플러그 홀들을 형성하는 단계; 및 상기 주변회로 영역에서 상기 제1 식각 정지막 및 상기 하부 배선들의 일부가 노출되도록 상기 플러그 홀들의 저면을 통해 노출된 상기 하부 구조를 식각하는 단계를 포함한다.
본 기술은 메모리 장치의 제조 단계를 간소화 시킴으로써, 제조 공정에 걸리는 시간을 단축할 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 3차원 구조를 갖는 메모리 블록을 설명하기 위한 사시도이다.
도 4는 도 2의 메모리 셀 어레이와 주변 회로의 연결 관계를 설명하기 위한 도면이다.
도 5a 내지 도 5o는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(1000)에는 다수의 메모리 장치(1100)들이 포함될 수 있다. 이하 실시예에서는, 메모리 장치(1100)가 낸드 플래쉬 메모리 장치(NAND flash memory device)로 이루어진 경우를 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)로 출력하거나, 메모리 장치(1100)로부터 수신받은 데이터를 호스트(2000)로 출력할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들 각각은 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다. 제1 내지 제K 메모리 블록들은 3차원 구조로 이루어질 수 있으며, 서로 동일하게 구성될 수 있다.
주변 회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼부(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 신호(OPSIG)에 응답하여 다양한 레벨을 갖는 동작 전압들(Vop)을 생성하고, 생성된 동작 전압들(Vop)을 글로벌 라인들에 선택적으로 인가할 수 있다. 전압 생성 회로(21)에 프로그램, 리드 또는 소거 동작과 관련된 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(21)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 다양한 레벨을 갖는 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압(Vop)을 전달한다. 예를 들면, 로우 디코더(22)는 글로벌 라인들을 통해 전압 생성 회로(21)에 연결되는데, 글로벌 라인들을 통해 전달받은 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들로 전달한다.
페이지 버퍼부(23)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트 라인들(BL)을 양전압으로 프리차지하거나, 프로그램 또는 리드 동작시 선택된 메모리 블록과 데이터를 주고받거나, 데이터를 임시로 저장할 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼부(23)와 입출력 회로(25) 사이에서 데이터(DATA)를 주고받는다.
입출력 회로(25)는 메모리 컨트롤러(1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(24)에 전송하거나, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 메모리 컨트롤러(1200)로 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어하기 위한 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
상술한 메모리 장치(1100)의 구성 중, 제1 내지 제K 메모리 블록들은 3차원 구조로 이루어질 수 있다. 이 중에서 어느 하나의 메모리 블록을 예를 들어 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 3차원 구조를 갖는 메모리 블록을 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조를 갖는 메모리 블록은 기판 상에 수직으로(Z 방향) 배열된 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 비트 라인들(BL)과 소오스 라인(SL) 사이에서 I자 형태로 형성될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, 수직 스트링들은 소오스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다. 더욱 구체적으로 설명하면, 수직 스트링들은, 서로 이격되어 적층된 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 도면에는 도시되어 않았으나, 수직 스트링들은 더미 셀렉트 라인들 또는 더미 워드 라인들을 더 포함할 수도 있다.
수직 스트링들은 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 소오스 라인(SL)에 접하는 수직 채널막들(CH)을 포함할 수 있다. 소오스 셀렉트 트랜지스터들은 수직 채널막들(CH)과 소오스 셀렉트 라인들(SSL) 사이에 형성될 수 있고, 메모리 셀들은 수직 채널막들(CH)과 워드 라인들(WL) 사이에 형성될 수 있으며, 드레인 셀렉트 트랜지스터들은 수직 채널막들(CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성될 수 있다.
비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 Y 방향을 따라 연장되고 Y 방향에 직교하는 X 방향을 따라 서로 이격되도록 배열될 수 있다. 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)은 X 방향을 따라 연장되며, Y 방향을 따라 서로 이격되어 배열될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수 있다.
또한, 일부 스트링들(ST) 사이에는, 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 분리하는 슬릿 트렌치(slit trench; SLT)가 형성될 수 있다.
도 4는 도 2의 메모리 셀 어레이와 주변 회로의 연결 관계를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치의 크기를 감소시키기 위하여, 주변 회로(도 2의 120)가 메모리 셀 어레이(110)의 하부에 위치될 수 있다. 도 4에서는, 주변 회로(120)에 포함된 전압 생성 회로(21)와 로우 디코더(22)가 실시예로써 도시되었다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 메모리 블록들(MB1~MBk)은 다수의 비트 라인들(BL)과 소오스 라인(SL)을 서로 공유할 수 있다. 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 비트 라인들(BL)은 메모리 셀 어레이(110)의 상부에 배열될 수 있고, 소오스 라인(SL)은 메모리 셀 어레이(110)의 하부에 배열될 수 있다. 소오스 라인(SL)에 인가되는 전압은 전압 생성 회로(21)에서 생성될 수 있다. 전압 생성 회로(21)에서 생성된 소오스 전압은 소오스 라인(SL)으로 직접 공급되거나, 로우 디코더(22)를 통해 소오스 라인(SL)으로 공급될 수 있다.
도 5a 내지 도 5o는 본 발명의 실시예에 따른 메모리 장치 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 셀 영역과 주변회로 영역이 정의된 반도체 기판(400) 상에 주변 회로(미도시) 및 제1 절연막(401)이 포함된 하부 구조가 형성될 수 있다. 제1 절연막(401) 내에는 하부 배선들(402) 및 제1 식각 정지막(403)이 포함될 수 있다. 주변 회로는 반도체 기판(400)과 하부 배선들(402)의 사이에 형성될 수 있다. 제1 절연막(401)은 산화막으로 형성될 수 있다. 예를 들면, 제1 절연막(401)의 일부에 하부 배선들(402)을 형성하고, 제1 절연막(401)을 추가로 형성한 후, 추가로 형성된 제1 절연막(401)의 상부에 제1 식각 정지막(403)을 형성할 수 있다. 도면에는 도시되어 있지 않으나, 하부 배선들(402)은 주변 회로(미도시)와 전기적으로 연결될 수 있고, 제1 식각 정지막(403)과는 전기적으로 차단되도록 형성될 수 있다. 제1 식각 정지막(403)은 라인(line) 또는 패드(pad)의 형태로 형성될 수 있으며, 일부 해부 배선들(402)의 상부 영역에 형성될 수 있다.
하부 배선들(402)은 추후에 형성될 메모리 셀 어레이 또는 메모리 셀 어레이의 상부에 형성되는 유닛들(units)과 주변 회로(미도시)의 일부를 전기적으로 서로 연결하기 위한 배선들일 수 있다. 하부 배선들(402)은 도전막 또는 금속막으로 형성될 수 있다.
제1 식각 정지막(403)은 후속 공정에서 플러그 홀들(plug holes)을 형성하기 위한 식각 공정시, 일부 플러그 홀들의 깊이를 제한하기 위하여 형성될 수 있다. 제1 식각 정지막(403)은 폴리 실리콘막으로 형성될 수 있다.
제1 절연막(401) 상에 소오스 라인(source line)용 제1 도전막(405)이 형성될 수 있다. 제1 도전막(405)은 텅스텐 실리콘(WSi)으로 형성되거나 텅스텐 실리콘(WSi)막을 포함하는 막으로 형성될 수 있다. 제1 도전막(405)의 상부에 제2 식각 정지막(407)과, 제1 희생막(409)이 순차적으로 적층될 수 있다. 제2 식각 정지막(407)은 제1 희생막(409)과 식각율(etch rate)이 서로 다른 물질로 형성될 수 있다. 예를 들면, 제2 식각 정지막(407)은 산화막으로 형성될 수 있다. 제1 희생막(409)은 폴리 실리콘막으로 형성될 수 있다.
도 5b를 참조하면, 주변 회로 영역 내에 제1 플러그 홀들(PH1)을 형성한 후, 제1 플러그 홀들(PH1)의 내부에 제2 절연막(411)이 채워질 수 있다. 예를 들면, 제1 플러그 홀들(PH1)은 주변 회로 영역 내에서, 제1 식각 정지막(403)과 하부 배선들(402)에 수직한 영역에 형성된 제1 희생막(409), 제2 식각 정지막(407) 및 제1 도전막(405)의 일부를 식각하여 형성될 수 있다. 제1 플러그 홀들(PH1)의 폭은 제1 식각 정지막(403) 또는 하부 배선들(402)의 폭과 같거나 좁게 형성될 수 있다. 제2 절연막(411)은 산화막으로 형성될 수 있다.
제1 플러그 홀들(PH1)의 내부에 제2 절연막(411)이 형성된 후, 제2 절연막(411) 및 제1 희생막(409)의 상부에 제3 식각 정지막(413)이 형성될 수 있다. 제3 식각 정지막(413)은 AL2O3 막으로 형성될 수 있다.
도 5c를 참조하면, 제3 식각 정지막(413)의 일부를 제거하여, 제1 희생막(409)의 일부를 노출하는 개구부들(OP)이 포함된 식각 정지 패턴(413a)을 형성한다. 개구부들(OP)은 셀 영역 내에서 스트링들이 형성될 영역에 형성될 수 있다. 개구부들(OP) 각각의 폭은 스트링의 폭과 같거나 넓게 형성될 수 있다.
도 5d를 참조하면, 식각 정지 패턴(413a)과 개구부들(OP) 사이로 노출된 제1 희생막(409)의 상부에 적층 구조(414)이 형성된다. 적층 구조(414)은 서로 교대로 적층된 제1 층간 절연막들(415a~415i) 및 제2 희생막들(417a~417h)을 포함할 수 있다. 예를 들면, 제1 층간 절연막들(415a~415i)은 산화막으로 형성될 수 있고, 제2 희생막들(417a~417h)은 질화막으로 형성될 수 있다. 제1 층간 절연막들(415a~415i) 및 제2 희생막들(417a~417h)의 적층 개수는 도 5d에 도시된 바와 같이 제한되지 않으며, 메모리 장치에 따라 다를 수 있다.
도 5e를 참조하면, 셀 영역의 적층 구조(414) 내에서 스트링들이 형성될 영역들에 제1 내지 제4 수직 홀들(VH1~VH4)이 형성된다. 본 실시예에서는 설명의 편의상 셀 영역과 주변회로 영역의 일부 단면이 도시되어 있으므로, 적층 구조(414)에는 제1 내지 제4 수직 홀들(VH1~VH4) 외에도 다수의 수직 홀들이 형성될 수 있으며, 상술한 개구부들(도 5c의 OP)도 수직 홀들의 개수만큼 형성될 수 있다.
제1 내지 제4 수직 홀들(VH1~VH4)은 건식(dry) 식각 공정을 수행하여 적층 구조(414) 내에 형성될 수 있다. 예를 들면, 제1 층간 절연막들(415a~415i), 제2 희생막들(417a~417h), 제1 희생막(409) 및 제2 식각 정지막(407)의 일부(스트링 영역)를 수직 방향으로 식각하여, 제1 층간 절연막들(415a~415i), 제2 희생막들(417a~417h), 제1 희생막(409) 및 제2 식각 정지막(407)을 수직으로 관통하는 제1 내지 제4 수직 홀들(VH1~VH4)을 형성할 수 있다. 제1 내지 제4 수직 홀들(VH1~VH4)은 저면을 통해 제1 도전막(405)이 노출되도록 형성될 수 있다. 제1 내지 제4 수직 홀들(VH1~VH4)의 폭을 제1 폭(VW1)으로 정의하면, 개구부들(OP)의 폭은 제1 폭(VW1)과 같거나 넓으므로, 제1 내지 제4 수직 홀들(VH1~VH4)을 형성하기 위한 식각 공정시 식각 정지 패턴(413a)이 노출되지 않는다. 제1 및 제2 수직 홀들(VH1 및 VH2) 사이의 간격과 제3 및 제4 수직 홀들(VH3 및 VH4) 사이의 간격은 제1 간격(W1)으로 정의될 수 있다. 제2 및 제3 수직 홀들(VH2 및 VH3) 사이의 간격은 후속 공정 시 슬릿 영역(slit region)에 형성될 슬릿 트렌치의 폭을 고려하여 제1 간격(W1)보다 넓은 제2 간격(W2)으로 설정될 수 있다.
도 5f를 참조하면, 제1 내지 제4 수직 홀들(VH1~VH4)의 내부 표면을 따라 메모리막들(418, 419 및 420)이 형성될 수 있다. 메모리막들(418, 419 및 420)은 블로킹막(418), 트랩막(419) 및 터널 절연막(420)을 포함할 수 있다. 블로킹막(418)은 산화막으로 형성될 수 있다. 트랩막(419)은 전자가 트랩(trap)되는 막으로써, 질화막으로 형성될 수 있다. 터널 절연막(420)은 산화막으로 형성될 수 있다. 터널 절연막(420)이 형성된 제1 내지 제4 수직 홀들(VH1~VH4)의 내부에 채널막(421)이 형성될 수 있다. 채널막(421)은 폴리 실리콘막으로 형성될 수 있다. 메모리 장치에 따라, 채널막(421)은 제1 내지 제4 수직 홀들(VH1~VH4)의 내부가 모두 채워지도록 형성되거나, 내부가 채워지지 않도록 터널 절연막(420)의 표면을 따라 형성될 수도 있다. 본 실시예에서는 제1 내지 제4 수직 홀들(VH1~VH4)의 내부가 완전히 채워지지 않도록 채널막(421)이 형성된 경우를 예를 들어 설명하도록 한다.
채널막(421)이 형성된 제1 내지 제4 수직 홀들(VH1~VH4)의 내부에 수직 절연막(422)이 채워질 수 있다. 수직 절연막(422)은 제1 내지 제4 수직 홀들(VH1~VH4)의 상부 영역이 일부 잔류하도록 채워질 수 있고, 일부 잔류하는 영역에는 캡핑막(423)이 형성될 수 있다. 수직 절연막(422)은 제1 내지 제4 수직 홀들(VH1~VH4)의 내부를 용이하게 채우기 위하여 유동성 물질로 형성될 수 있다. 예를 들면, 수직 절연막(422)은 폴리실라잔(polysilazane; PSZ)으로 형성될 수 있다. 캡핑막(423)은 채널막(421)과 동일한 물질로 형성될 수 있다. 예를 들면, 채널막(421)은 폴리 실리콘막으로 형성될 수 있다.
도 5g를 참조하면, 적층 구조(414)의 상부에 하드 마스크 패턴(425)이 형성된다. 하드 마스크 패턴(425)은 다수의 개구부들을 포함할 수 있다. 다수의 개구부들은 셀 영역 내에서는 슬릿 영역 내에 형성되고, 주변회로 영역 내에서는 콘택 플러그 영역 내에 형성될 수 있다. 따라서, 하드 마스크 패턴(425)에 포함된 개구부들의 폭들은 후속 형성될 슬릿 트렌치(slit trench; SLT)와 콘택 플러그들의 폭을 고려하여 설정될 수 있다. 하드 마스크 패턴(425)의 개구부들을 통해 노출된 제1 층간 절연막들(415a~415i) 및 제2 희생막들(417a~417h)을 식각하여, 셀 영역 내에 슬릿 트렌치(slit trench; SLT)가 형성되고, 주변회로 영역 내에 제2 및 제3 플러그 홀들(PH2 및 PH3)이 동시에 형성될 수 있다. 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)을 형성하기 위한 식각 공정은 식각 정지 패턴(413a)이 노출될 때까지 수행될 수 있다.
슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)을 형성하기 위한 식각 공정은 건식 식각 공정으로 수행될 수 있으며, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 측면 기울기가 반도체 기판(400)로부터 수직이 될 수 있도록 이방성(anisotropic) 건식 식각 공정이 수행될 수 있다. 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)는 제1 층간 절연막들(415a~415i) 및 제2 희생막들(417a~417h)을 수직으로 관통하여 형성되기 때문에, 슬릿 트렌치(SLT)의 측면을 통해 제1 층간 절연막들(415a~415i) 및 제2 희생막들(417a~417h)이 노출된다.
도 5h를 참조하면, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 측면을 통해 노출된 제2 희생막들(417a~417h)과 저면을 통해 노출된 식각 정지 패턴(413a)을 제거하기 위한 식각 공정이 수행된다. 식각 공정은 적층 구조(도 5d의 414)에 포함된 제2 희생막들(417a~417h)이 모두 제거될 수 있도록 등방성(isotropic) 식각 공정으로 수행될 수 있다. 예를 들면, 등방성 습식(wet) 식각 공정이 수행될 수 있다. 제2 희생막들(417a~417h)이 제거됨으로써, 제1 층간 절연막들(415a~415i) 사이에 제1 리세스(recess; RC1)가 형성될 수 있다.
도 5i를 참조하면, 제1 리세스(RC1)의 내부가 채워지도록, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)을 포함한 전체구조 상에 제2 도전막(427)이 형성된다. 제2 도전막(427)은 워드 라인용 도전막으로써, 텅스텐(tunsten; W)을 포함할 수 있다.
이어서, 제1 층간 절연막들(415a~415i) 사이에 형성된 제2 도전막(427)은 잔류시키고, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3) 내에 형성된 제2 도전막(427)을 제거하기 위한 식각 공정이 수행된다. 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3) 내에 형성된 제2 도전막(427)을 제거하기 위한 식각 공정은 이방성 또는 등방성 식각 공정으로 수행될 수 있다. 예를 들면, 식각 공정은 이방성 또는 등방성 건식 식각 공정으로 수행될 수 있다. 식각 공정은 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 측면을 통해 노출된 제2 도전막(427)의 일부가 오버 식각되어, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 측면에 제2 리세스(RC2)가 형성되도록 수행될 수 있다. 예를 들면, 제2 리세스(RC2)는 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 측면을 통해 노출된 제1 층간 절연막들(415a~415i) 사이에 형성될 수 있다.
도 5j를 참조하면, 제2 리세스(RC2)가 채워지도록 전체구조 상에 스페이서막(429)이 형성된다. 스페이서막(429)은 제1 희생막(409)과 식각율(etch rate)이 다른 물질로 형성될 수 있다. 예를 들면, 스페이서막(429)은 질화막, AL2O3막 또는 질화막과 AL2O3막의 적층막으로 형성될 수 있다.
도 5k를 참조하면, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 저면을 통해 제1 희생막(409)을 노출시키기 위한 식각 공정이 수행된다. 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 이방성 건식 식각 공정이 수행될 수 있다. 이방성 건식 식각 공정이 수행되면, 하드 마스크 패턴(425)의 상부에 형성된 스페이서막(429)과, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 저면에 형성된 스페이서막(429)은 제거되고, 슬릿 트렌치(SLT), 제2 및 제3 플러그 홀들(PH2 및 PH3)의 측면에는 스페이서막(429)의 일부가 잔류될 수 있다. 잔류된 스페이서막(429)은 스페이서 패턴(429p)이 된다. 스페이서 패턴(429p)은 후속 공정시, 워드 라인 또는 셀렉트 라인용 제2 도전막(427)을 보호할 수 있다.
도 5l을 참조하면, 셀 영역의 슬릿 트렌치(SLT)의 저면을 통해 노출된 제1 희생막(409)을 제거하기 위한 식각 공정이 수행된다. 식각 공정은 등방성 식각 공정으로 수행될 수 있다. 예를 들면, 식각 공정은 습식 식각 공정으로 수행될 수 있다. 습식 식각 공정은 제1 희생막(409)과 스페이서 패턴(429p) 및 채널막(421)의 식각율이 서로 다른 식각액을 사용하여 수행될 수 있다. 예를 들면, 습식 식각 공정은 제1 희생막(409)에 대한 식각 선택비는 높고, 스페이서 패턴(429p) 및 채널막(421)의 식각 선택비는 낮은 식각액을 사용하여 수행될 수 있다. 습식 식각 공정에 의해 제1 희생막(409)이 제거될 때, 제1 내지 제4 수직 홀들(VH1~VH4)의 하부에 형성된 메모리막들의 일부가 잔류되도록 식각 공정이 수행될 수 있다. 제1 내지 제4 수직 홀들(VH1~VH4)의 하부에 잔류되는 메모리막들은 상부에 형성된 메모리막들과 서로 격리되므로, 메모리막으로 사용되지 않고 적층 구조(도 5d의 414)이 기울어지지 않도록 하는 지지층으로 사용될 수 있다. 제1 희생막(409)을 제거하기 위한 식각 공정이 수행될 때, 스페이서 패턴(429p)도 일부 제거되어 두께가 감소할 수 있다. 또한, 제1 희생막(409)이 제거되면서 셀 영역의 제2 식각 정지막(407)도 노출될 수 있는데, 제2 식각 정지막(407)은 메모리막들의 일부가 제거되면서 함께 제거될 수 있다. 즉, 제2 식각 정지막(407)은 제1 도전막(405)의 오버 식각을 방지하기 위한 식각 정지막으로 사용될 수 있다. 제1 희생막(409)이 제거되어, 셀 영역에서는 적층 구조(414)과 제1 도전막(405) 사이에 제3 리세스(RC3)가 형성된다. 즉, 제3 리세스(RC3)의 내부를 통해 채널막(421)의 일부와 제1 도전막(405)이 노출될 수 있다.
도 5m을 참조하면, 셀 영역에서, 제3 리세스(RC)를 통해 채널막(421)의 일부와 제1 도전막(405)이 노출되는데, 채널막(421)과 제1 도전막(405)이 서로 동일한 물질로 형성되므로, 이와 동일한 물질막을 선택적으로 성장시킬 수 있다. 예를 들면, 채널막(421)과 제1 도전막(405)의 표면을 따라 제3 도전막(431)이 형성될 수 있다. 채널막(421)과 제1 도전막(405)이 모두 폴리 실리콘으로 형성되었으므로, 제3 도전막(431)도 폴리 실리콘으로 형성될 수 있다. 제3 도전막(431)용 폴리 실리콘은 채널막(421)과 제1 도전막(405)의 표면을 따라 선택적 성장 방식으로 형성되어 제3 리세스(RC3)를 채울 수 있다. 제3 도전막(431)으로 인해, 제1 도전막(405), 채널막(421) 및 제3 도전막(431)이 전기적으로 서로 연결될 수 있다.
도 5n을 참조하면, 주변회로 영역 내에 제1 식각 정지막(403)과 일부 하부 배선들(402)을 노출하기 위하여, 전체 구조 상에 마스크 패턴(433)이 형성되고, 마스크 패턴(433)을 식각 마스크로 이용한 식각 공정이 수행될 수 있다. 마스크 패턴(433)은 주변회로 영역 내에 제4 및 제5 플러그 홀들(PH4 및 PH5)을 포함할 수 있다. 제4 플러그 홀(PH4)은 제2 플러그 홀(도 5m의 PH2) 내에 형성될 수 있고, 제5 플러그 홀(PH5)은 제5 플러그 홀(PH5) 내에 형성될 수 있다. 제4 및 제5 플러그 홀들(PH4 및 PH5)의 폭은 제2 및 제3 플러그 홀들(PH2 및 PH3)의 폭과 같거나 좁을 수 있으나, 오버레이 마진(overlay margin)을 고려하여 제2 및 제3 플러그 홀들(PH2 및 PH3)의 폭보다 좁게 형성될 수 있다.
주변회로 영역 내에 제1 식각 정지막(403)과 일부 하부 배선들(402)을 노출하기 위한 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 식각 공정은 이방성(anisotropic) 건식 식각 공정으로 수행될 수 있다. 식각 공정은 제4 및 제5 플러그 홀들(PH4 및 PH5)을 통해 노출된 제2 절연막(411) 및 제1 도전막(401)의 일부를 제거하여, 주변회로 영역 내의 제1 식각 정지막(403)과 일부 하부 배선들(402)이 노출되도록 수행될 수 있다. 제5 플러그 홀(PH5)을 통해 하부 배선(402)이 노출되도록 식각 공정이 수행되는 동안, 제4 플러그 홀(PH4)에서는 식각 정지 패턴(403)이 노출되면 더 이상 식각이 진행되지 않는다. 이처럼, 식각 정지 패턴(403)을 이용하여 다수의 플러그 홀들을 서로 다른 영역에서 동시에 노출시킬 수 있다.
도 5o를 참조하면, 마스크 패턴(433)이 제거되고, 슬릿 트렌치(SLT)와 제4 및 제5 플러그 홀들(PH4 및 PH5)의 내부에 제4 도전막(435)이 채워진다. 예를 들면, 제4 도전막(435)은 텅스텐으로 형성될 수 있다. 셀 영역의 슬릿 트렌치(SLT)에 형성된 제4 도전막(435s)은 제3 도전막(431)에 연결된 소오스 전극용 플러그가 될 수 있다. 주변회로 영역에 형성된 제4 도전막(435p1 및 435p2)은 하부 배선(402)에 선택적으로 연결되는 플러그가 될 수 있다. 예를 들면, 제4 플러그 홀(PH4)에 형성된 제4 도전막(435p1)은 식각 정지 패턴(403)에 의해 하부 배선(402)에 연결되지 않으며, 제5 플러그 홀(PH5)에 형성된 제4 도전막(435p2)은 하부 배선(402)에 연결될 수 있다.
상술한 바와 같이, 셀 영역의 소오스 전극용 플러그와 주변회로 영역의 플러그들을 동시에 형성함으로써, 메모리 장치의 제조 단계를 감소시킬 수 있다. 이에 따라, 메모리 장치의 제조 공정에 걸리는 시간을 단축할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1100)와 인터페이싱 할 수 있다. 또한, 도 6에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1100), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
400: 반도체 기판 401: 제1 절연막
402: 하부 배선들 403: 제1 식각 정지막
405: 제1 도전막 407: 제2 식각 정지막
409: 제1 희생막 411: 제2 절연막
413: 제3 식각 정지막 414: 적층 구조
415: 제1 층간 절연막 417: 제2 희생막
418: 블로킹막 419: 트랩막
420: 터널 절연막 421: 채널막
422: 수직 절연막 423: 캡핑막
425: 하드 마스크 패턴 427: 제2 도전막
429: 스페이서막 431: 제3 도전막
433: 마스크 패턴 435: 제4 도전막

Claims (20)

  1. 제1 영역과 제2 영역이 정의된 하부 구조의 상기 제2 영역 내에 하부 배선들 및 식각 정지막을 형성하는 단계;
    상기 하부 구조 상에 적층 구조를 형성하는 단계; 및
    상기 제1 영역의 상기 적층 구조 내에 슬릿 트렌치와, 상기 제2 영역의 상기 식각 정지막을 노출하는 제1 플러그 홀과, 상기 제2 영역의 상기 하부 배선들의 일부를 노출하는 제2 플러그 홀을 동시에 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 하부 구조를 형성하는 단계는,
    상기 반도체 기판 상에 주변 회로를 형성하는 단계;
    상기 주변 회로 상에 상기 하부 배선들 및 상기 식각 정지막을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 적층 구조를 형성하는 단계는,
    상기 하부 구조 상에 절연막들 및 희생막들을 서로 교대로 적층하여 형성하는 메모리 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 식각 정지막은 폴리 실리콘막으로 형성되는 메모리 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 슬릿 트렌치, 상기 제1 및 제2 플러그 홀들을 형성하는 단계는,
    상기 적층 구조 상에 상기 슬릿 트렌치와 상기 제1 및 제2 플러그 홀들이 형성될 영역에 개구부들이 형성된 하드 마스크 패턴을 형성하는 단계;
    상기 개구부들의 내부를 통해 노출된 상기 적층 구조 일부를 식각하는 단계;
    상기 식각된 적층 구조 상에, 상기 제1 및 제2 플러그 홀들이 형성될 영역에 개구부들이 형성된 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴의 상기 개구부들 사이로 노출된 상기 하부 구조의 일부를 식각하여, 상기 슬릿 트렌치, 상기 제1 및 제2 플러그 홀들을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 적층 구조 일부 및 상기 하부 구조의 일부를 식각하는 단계는 이방성(anisotropic) 건식 식각 공정으로 수행되는 메모리 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 플러그 홀은 상기 식각 정지막이 노출될 때까지 상기 하부 구조의 일부를 식각하여 형성되고,
    상기 제2 플러그 홀은 상기 하부 배선의 일부가 노출될 때까지 상기 하부 구조의 일부를 식각하여 형성되는 메모리 장치의 제조 방법.
  8. 셀 영역 및 주변회로 영역이 정의된 반도체 기판 상에, 하부 배선들 및 제1 식각 정지막이 포함된 하부 구조를 형성하는 단계;
    상기 하부 구조 상에 제1 도전막, 제2 식각 정지막 및 제2 도전막을 순차적으로 형성하는 단계;
    상기 주변회로 영역 내에서 상기 제2 도전막, 상기 제2 식각 정지막 및 상기 제1 도전막을 수직으로 관통하는 제1 절연막들을 형성하는 단계;
    상기 제2 도전막 및 상기 제1 절연막들 상에, 상기 셀 영역 내에 개구부들이 포함된 식각 정지 패턴을 형성하는 단계;
    상기 식각 정지 패턴이 형성된 전체 구조 상에 적층 구조를 형성하는 단계;
    상기 셀 영역의 상기 적층 구조를 수직으로 관통하는 수직 홀들을 형성하고, 상기 수직 홀들의 내부에 메모리막들 및 채널막들을 형성하는 단계;
    상기 셀 영역의 상기 적층 구조를 수직으로 관통하는 슬릿 트렌치와, 상기 주변회로 영역의 상기 적층 구조를 수직으로 관통하는 플러그 홀들을 형성하는 단계; 및
    상기 주변회로 영역에서 상기 제1 식각 정지막 및 상기 하부 배선들의 일부가 노출되도록 상기 플러그 홀들의 저면을 통해 노출된 상기 하부 구조를 식각하는 단계를 포함하는 메모리 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 하부 구조를 형성하는 단계는,
    상기 반도체 기판 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 하부 배선들을 형성하는 단계;
    상기 하부 배선들이 덮이도록 상기 제2 절연막을 추가로 형성하는 단계;
    상기 추가로 형성된 상기 제2 절연막 상에 상기 제1 식각 정지막을 형성하는 단계; 및
    상기 제1 식각 정지막 상에 상기 제2 절연막을 추가로 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 식각 정지막은 상기 하부 배선들 일부의 상부 영역에 형성되는 메모리 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제1 식각 정지막은 폴리 실리콘막으로 형성되는 메모리 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 제1 절연막들은 상기 주변회로 영역에 형성된 상기 하부 배선들 및 상기 제1 식각 정지막의 상부 영역에 형성되는 메모리 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 제1 절연막들은 산화막으로 형성되는 메모리 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 식각 정지 패턴은 AL2O3 막으로 형성되는 메모리 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 식각 정지 패턴에 포함된 상기 개구부들은 상기 수직 홀들이 형성될 영역에 형성되는 메모리 장치의 제조 방법.
  16. 제8항에 있어서,
    상기 적층 구조를 형성하는 단계는,
    상기 식각 정지 패턴이 형성된 상기 전체 구조 상에 층간 절연막들 및 희생막들을 교대로 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  17. 제8항에 있어서,
    상기 슬릿 트렌치와 상기 플러그 홀들을 형성하는 단계는,
    상기 슬릿 트렌치는 상기 수직 홀들 사이의 상기 적층 구조를 수직으로 관통하고,
    상기 플러그 홀들은 상기 제1 절연막들의 상부에 형성된 상기 적층 구조를 수직으로 관통하도록 식각 공정으로 수행되는 메모리 장치의 제조 방법.
  18. 제8항에 있어서,
    상기 슬릿 트렌치 및 상기 플러그 홀들을 형성하는 단계는,
    상기 식각 정지 패턴의 일부가 노출될 때까지, 상기 적층 구조의 일부를 수직으로 식각하는 메모리 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 플러그 홀들의 저면을 통해 노출된 상기 하부 구조를 식각할 때, 상기 주변회로 영역에서 노출된 상기 식각 정지 패턴을 제거하고, 상기 하부 구조의 일부를 식각하여 상기 제1 식각 정지막 및 상기 하부 배선들의 일부를 노출하는 메모리 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 플러그 홀들을 형성하는 단계와 상기 제1 식각 정지막 및 상기 하부 배선들의 일부를 노출하는 단계 사이에,
    상기 슬릿 트렌치와 상기 플러그 홀들을 통해 노출된 상기 희생막들을 제거하여, 상기 층간 절연막들 사이에 리세스들을 형성하는 단계; 및
    상기 리세스들의 내부에 제3 도전막을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
KR1020160048188A 2016-04-20 2016-04-20 메모리 장치의 제조 방법 KR102630947B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160048188A KR102630947B1 (ko) 2016-04-20 2016-04-20 메모리 장치의 제조 방법
US15/245,380 US9842855B2 (en) 2016-04-20 2016-08-24 Manufacturing method of memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160048188A KR102630947B1 (ko) 2016-04-20 2016-04-20 메모리 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170119915A KR20170119915A (ko) 2017-10-30
KR102630947B1 true KR102630947B1 (ko) 2024-01-31

Family

ID=60089778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160048188A KR102630947B1 (ko) 2016-04-20 2016-04-20 메모리 장치의 제조 방법

Country Status (2)

Country Link
US (1) US9842855B2 (ko)
KR (1) KR102630947B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169539A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102598728B1 (ko) 2018-04-12 2023-11-07 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102653939B1 (ko) 2018-11-27 2024-04-02 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR20200080464A (ko) 2018-12-26 2020-07-07 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020113724A (ja) 2019-01-17 2020-07-27 キオクシア株式会社 半導体装置
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200114285A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109920793B (zh) * 2019-03-29 2021-07-23 长江存储科技有限责任公司 3d存储器件及其制造方法
US11244956B2 (en) 2019-04-11 2022-02-08 SK Hynix Inc. Vertical semiconductor device and method for fabricating the vertical semiconductor device
KR20200127715A (ko) * 2019-05-03 2020-11-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20200141117A (ko) 2019-06-10 2020-12-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210008448A (ko) * 2019-07-08 2021-01-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220013819A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US20240055269A1 (en) * 2022-08-11 2024-02-15 Applied Materials, Inc. Dry etch for nitride exhume processes in 3d nand fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140199819A1 (en) 2013-01-16 2014-07-17 United Microelectronics Corporation Method of fabricating capacitor structure
US20140264682A1 (en) 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Sructure for Stacked Device and Method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5654794B2 (ja) * 2010-07-15 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101877878B1 (ko) * 2012-06-11 2018-07-13 에스케이하이닉스 주식회사 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법
KR20140025631A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140025049A (ko) * 2012-08-21 2014-03-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102487526B1 (ko) * 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140199819A1 (en) 2013-01-16 2014-07-17 United Microelectronics Corporation Method of fabricating capacitor structure
US20140264682A1 (en) 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Sructure for Stacked Device and Method

Also Published As

Publication number Publication date
KR20170119915A (ko) 2017-10-30
US9842855B2 (en) 2017-12-12
US20170309636A1 (en) 2017-10-26

Similar Documents

Publication Publication Date Title
KR102630947B1 (ko) 메모리 장치의 제조 방법
KR102608173B1 (ko) 메모리 장치 및 이의 제조 방법
TWI787259B (zh) 半導體裝置
US10283521B2 (en) Semiconductor device having vertical cell strings and a vertical common source line
US9520409B2 (en) Three-dimensional nonvolatile memory device, semiconductor system including the same, and method of manufacturing the same
KR102125018B1 (ko) 반도체 장치 및 그 제조방법
JP2013165266A (ja) 半導体装置及びその製造方法
US9673218B1 (en) Method of manufacturing semiconductor device including channel layer
KR20200007212A (ko) 반도체 메모리 장치 및 그 형성방법
KR102499385B1 (ko) 메모리 장치의 제조 방법
KR102648581B1 (ko) 반도체 메모리 장치
KR20200007220A (ko) 반도체 메모리 장치
KR20140071778A (ko) 반도체 소자 및 그 제조 방법
KR20140029707A (ko) 수직 채널들을 갖는 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법
US9985047B2 (en) Method of manufacturing semiconductor device
KR20140018515A (ko) 반도체 장치 및 그 제조 방법
KR102432776B1 (ko) 반도체 장치의 제조방법
US9543317B2 (en) Semiconductor device and method of manufacturing the same
KR101887413B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR20150037165A (ko) 반도체 메모리 소자
KR20170082893A (ko) 메모리 장치의 제조 방법
US20200144391A1 (en) Semiconductor device and method of forming patterns for a semiconductor device
KR20140026130A (ko) 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right