KR101887413B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 상기 비휘발성 메모리 장치의 제조 방법은 기판 상에 서로 인접하고 제1 방향으로 연장된 다수의 게이트를 형성하고, 상기 다수의 게이트 사이의 공간을 적어도 일부 채우는 갭필층(gap-fill layer)을 형성하고, 상기 다수의 게이트 및 상기 갭필층 상에, 상기 다수의 게이트를 지지하는 서포터 패턴(supporter pattern)을 형성하고, 상기 갭필층을 제거하여, 상기 다수의 게이트 사이의 공간에 에어갭(airgap)을 형성하는 것을 포함한다.

Description

비휘발성 메모리 장치의 제조 방법{Fabricating method of nonvolatile memory device}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, 저항체를 이용한 비휘발성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한편, 플래시 메모리 장치에서, 일방향으로 길게 연장된 다수의 게이트가 서로 인접하여 기판 상에 형성될 수 있다. 그런데, 플래시 메모리 장치의 집적도가 높아짐에 따라, 제조 과정에서 다수의 게이트가 넘어지는 현상 또는 기울어지는 현상(이하, 게이트 리닝(gate leaning) 현상)이 발생할 수 있다.
본 발명이 해결하려는 과제는, 게이트 리닝 현상을 최소화하여, 스루풋(throughput)을 향상시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 일 태양(aspect)은 기판 상에 서로 인접하고 제1 방향으로 연장된 다수의 게이트를 형성하고, 상기 다수의 게이트 사이의 공간을 적어도 일부 채우는 갭필층(gap-fill layer)을 형성하고, 상기 다수의 게이트 및 상기 갭필층 상에, 상기 다수의 게이트를 지지하는 서포터 패턴(supporter pattern)을 형성하고, 상기 갭필층을 제거하여, 상기 다수의 게이트 사이의 공간에 에어갭(airgap)을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 다른 태양은 기판 상에 서로 인접하고 제1 방향으로 연장된 다수의 게이트를 형성하되, 상기 게이트는 순차적으로 적층된 하부 구조, 금속 게이트 패턴 및 마스크 패턴을 포함하고, 상기 다수의 게이트 사이의 공간에 갭필층(gap-fill layer)을 형성하되, 상기 갭필층은 상기 하부 구조와 상기 금속 게이트 패턴을 완전히 매립하도록 형성하고, 상기 다수의 게이트 및 상기 갭필층 상에 서포터층을 형성하고, 상기 서포터층 상에, 상기 제1 방향과 다른 제2 방향으로 연장된 적어도 하나의 라인 패턴을 포함하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여, 상기 서포터층을 패터닝하여 서포터 패턴을 형성하고, 상기 갭필층을 제거하여, 상기 다수의 게이트 사이의 공간에 에어갭(airgap)을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 셀 어레이 영역을 설명하기 위한 회로도이다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 17는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19은 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 셀 어레이 영역을 설명하기 위한 회로도이다. 도 1 및 도 2에서는 NAND 플래시 메모리 장치를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 셀 어레이 영역(CA)에는 다수의 셀 블록(BLK0~BLKl-1)이 배열된다. 각 셀 블록(BLK0~BLKl-1)마다 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)이 배열된다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 다수의 워드 라인(WL0~WLm-1) 배열된다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교차하도록 배열된다. 비트 라인(BL0~BLn-1)과 워드 라인(WL0~WLm-1)이 교차하는 영역에는 각각 메모리 셀 트랜지스터들(MC)이 정의되고, 비트 라인(WL0~WLm-1)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 교차하는 영역에는 각각 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 정의된다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC) 및 접지 선택 트랜지스터(GST)가 직렬로 연결되어 하나의 스트링(S)을 구성한다. 비트 라인(BL)별로 각 셀 블록(BLK0~BLKl-1)마다 형성된 스트링이 병렬로 연결된다. 즉, 각 스트링(S)의 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인(BL)과 연결된다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다.
주변 회로 영역(PERI)의 상, 하부에는 페이지 버퍼(P/B)가 좌우측에는 행 디코더(R/D) 등이 배열된다.
이하에서는, 도 3 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하도록 한다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 특히, 도 4는 도 3의 A-A를 따라 절단한 단면도이다. 도 8은 도 7에 도시된 단면도에 대응되는 사시도이다. 도 9는 도 10에 대응되는 레이아웃도이다. 도 12 및 도 13은 각각 도 11의 A-A, B-B를 따라 절단한 단면도이다. 도 15는 도 14의 A-A를 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 기판(1) 상에 다수의 게이트(10, 12)를 형성한다.
구체적으로, 다수의 게이트(10)는 워드 라인(WL0~WLm-1)에 대응되고, 셀 트랜지스터(도 14의 MC 참조)의 게이트에 해당할 수 있다. 게이트(12)는 스트링 선택 라인(SSL)(또는 접지 선택 라인(GSL))에 대응되고, 스트링 선택 트랜지스터(도 14의 SST)(또는 접지 선택 트랜지스터(도 14의 GST 참조))의 게이트에 해당할 수 있다.
다수의 게이트(10, 12)는 서로 인접하고 제1 방향(DR1)으로 길게 연장되어 형성될 수 있다. 도시된 것과 같이, 인접한 게이트(10)와 게이트(10) 사이의 피치와, 인접한 게이트(10)와 게이트(12) 사이의 피치는 서로 다를 수 있다. 예를 들어, 인접한 게이트(10)와 게이트(10) 사이의 피치는, 인접한 게이트(10)와 게이트(12) 사이의 피치보다 좁을 수 있다.
각 게이트(10, 12)는 순차적으로 적층된 하부 구조(30, 32), 금속 게이트 패턴(50), 마스크 패턴(60)을 포함할 수 있다.
구체적으로, 게이트(10)의 하부 구조(30)는 제1 유전막(22), 전하 저장막 패턴(24), 제2 유전막(26), 도전 패턴(40)이 순차적으로 적층된 구조이다. 제2 유전막(26)에 의해 전하 저장막 패턴(24)과 도전 패턴(40)이 전기적으로 절연된다.
하부 구조(30)의 제1 유전막(22)은 전자의 터널링에 적합한 물질, 예를 들어, SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1-xOy, HfxSi1-xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다. 제1 유전막(22)의 두께는 약 30~100Å일 수 있다.
하부 구조(30)의 전하 저장막 패턴(24)은 제1 유전막(22)을 터널링한 전자들이 저장되는 영역이다. 형성하고자 하는 비휘발성 반도체 집적 회로가 플로팅 게이트형인 경우에는 전하 저장막 패턴(24)은 불순물이 도우프된 폴리실리콘으로 이루어질 수 있다. 한편, 형성하고자 하는 비휘발성 반도체 집적 회로가 MONOS(Metal Oxide Nitride Oxide Semiconductor) 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor)와 같이 플로팅 트랩형인 경우에는 전하 저장막 패턴(24)은 전자의 트랩이 가능한 물질, 예컨대 SiN 등으로 이루어질 수 있다. 플로팅 트랩형이 경우에는 비도전성을 띄며, 도면에 도시되어 있는 것보다 낮게 형성될 수 있다.
하부 구조(30)의 제2 유전막(26)은 게이트간 절연막으로 전하 저장막 패턴(24)에 저장된 전하가 도전 패턴(40) 및 다마신 금속막 패턴(50)으로 이동하는 것을 차단한다. 제2 유전막(26)은 ONO, SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1-xOy, HfxSi1-xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다. 제2 유전막(26)의 두께는 약 50~150Å일 수 있다.
하부 구조(30)의 도전 패턴(40)은 예를 들어, 불순물이 도우프된 폴리실리콘막일 수 있다. 금속 게이트 패턴(50)은 W, Al, Cu, Pt 및 이들의 혼합막일 수 있다. 마스크 패턴(60)은 SiN일 수 있으나, 이에 한정되는 것은 아니다.
한편, 게이트(12)의 하부 구조(32)는 제2 유전막(27)이 부분 제거되거나(도 4에 도시), 전부가 제거되어(미도시) 전하 저장막 패턴(24)과 도전 패턴(40)이 전기적으로 연결될 수 있다. 게이트(12)의 하부 구조(32)의 제1 유전막(22), 전하 저장막 패턴(24), 제2 유전막(27), 도전 패턴(40)을 구성하는 물질 및 두께 등은 게이트(10)의 그것과 동일할 수 있다. 게이트(12)의 금속 게이트 패턴(50), 마스크 패턴(60)을 구성하는 물질도, 게이트(10)의 금속 게이트 패턴(50), 마스크 패턴(60)의 그것과 동일할 수 있다.
또한, 도시된 것과 같이, 캡핑막(capping film)(70)이 게이트(10, 12)의 상면과 측벽, 기판(1)의 상면을 따라 컨포말하게 형성될 수 있다. 캡핑막(70)은 SiO2일 수 있으나, 이에 한정되는 것은 아니다.
또한, 기판(1) 내에 소오스/드레인 역할을 하는 정션 영역(5)이 형성되어 있다. 도시된 것과 같이, 정션 영역(5)은 이웃하는 트랜지스터가 서로 공유할 수 있다.
또한, 기판(1)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다. 또한, SOI 기판을 사용할 수도 있다. 또한, 기판(1)에는 트랜지스터들의 특성이 최적화되도록 하기 위한 다수의 웰(미도시)이 형성되어 있을 수 있다.
도 5 및 도 6를 참조하면, 다수의 게이트(10) 사이의 공간을 적어도 일부 채우는 갭필층(gap-fill layer)(80a)을 형성한다.
구체적으로, 도 5와 같이, 다수의 게이트(10) 사이의 공간과, 다수의 게이트(10)의 상면까지 충분히 덮을 수 있도록 갭필층(80a)을 형성한다. 여기서, 갭필층(80a)은 다수의 게이트(10) 사이의 공간을 채울 수 있도록 갭필 특성이 좋은 물질이면 어떤 것이든 가능하다. 예를 들어, 갭필층(80a)은 SOH(spin on hardmask) 또는 PR(photoresist)일 수 있으나, 이에 한정되는 것은 아니다. 갭필층(80a)이 SOH일 경우, 다수의 게이트(10)가 형성되어 있는 기판(1) 상에 SOH를 코팅(coating)하고, 0~400℃ 범위에서 베이크(bake)한다. 400℃를 넘는 온도에서 베이크할 경우, 다수의 게이트(10)에 스트레스를 줄 수 있기 때문에, 400℃ 이하에서 베이크할 수 있다.
그 후, 도 6과 같이, 갭필층(80a)을 식각하여, 갭필층(80a)의 높이를 낮춘다. 완성된 갭필층(80)은 적층된 하부 구조(30), 금속 게이트 패턴(50)보다 높게 형성될 수 있고, 완성된 갭필층(80)은 마스크 패턴(60)의 일부를 노출하도록 형성할 수 있다. 즉, 완성된 갭필층(80)은 하부 구조(30), 금속 게이트 패턴(50)은 완전히 매립할 수 있으나, 이에 한정되는 것은 아니다. 이와 같이 하는 이유는, 금속 게이트 패턴(50)을 갭필층(80)으로 보호하여, 이후 공정에서 금속 게이트 패턴(50)이 산화되는 것을 최소화하기 위함이다. 하지만, 완성된 갭필층(80)의 높이는 필요에 따라(또는, 제조 공정에 따라) 달라질 수 있다.
도 7 및 도 8을 참조하면, 다수의 게이트(10) 및 갭필층(80) 상에, 서포터층(supporter layer)(90a)을 형성한다.
구체적으로, 서포터층(90a)은 갭필층(80)에 의해서 노출된 다수의 게이트(10)의 상면 및 측벽과, 갭필층(80)의 상면 상에 컨포말하게 형성될 수 있다.
서포터층(90a)은 예를 들어, SiN, SiO2 등일 수 있으나, 이에 한정되는 것은 아니다. 서포터층(90a)을 예를 들어, ALD(Atomic Layer Deposition)을 이용하여 제조할 수 있다. 왜냐하면, 서포터층(90a)을 상온에서 제조함으로서, 게이트(10,12)에 스트레스를 주지않기 위함이다. 하지만, 서포터층(90a)을 제조하는 방식은, 필요에 따라(또는, 제조 공정에 따라) 달라질 수 있다.
도 9 및 도 10을 참조하면, 서포터층(90a) 상에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 이용하여 서포터층(도 7, 도 8의 90a)을 패터닝하여 서포터 패턴(90)을 형성한다. 포토레지스트 패턴은 제1 방향(DR1)과 다른 제2 방향(DR2)으로 연장된 적어도 하나의 라인 패턴을 포함할 수 있다.
구체적으로, 서포터 패턴(90)은 다수의 게이트(10)가 넘어지지 않도록(또는 기울어지지 않도록) 지지하는 역할을 한다. 이러한 역할을 할 수 있다면, 서포터 패턴(90)은 어떠한 형상을 가져도 무방하다.
예를 들어, 도시된 것과 같이, 서포터 패턴(90)은 다수의 게이트(10) 상에 제1 방향(DR1)과 다른 제2 방향(DR2)으로 연장된 적어도 하나의 제1 라인(91, 92, 93)을 포함할 수 있다. 여기서, 제2 방향(DR2)은 제1 방향(DR1)과 수직인 방향일 수 있으나, 이에 한정되는 것은 아니다. 서포터 패턴(90)이 다수의 게이트(10)를 가로지르도록 형성되어 있기 때문에, 서포터 패턴(90)은 다수의 게이트(10)가 넘어지지 않도록 잡아줄 수 있다.
또한, 서포터 패턴(90)은 제1 방향(DR1)으로 다수의 게이트(10)의 측벽을 따라 연장된 다수의 제2 라인 패턴(94)을 포함할 수 있다. 서포터층(도 7, 도 8의 90a)을 건식식각하여 서포터 패턴(90)을 형성하면, 다수의 게이트(10)의 측벽에 형성되어 있던 서포터층(90a)은 남는다. 따라서, 다수의 게이트(10)의 측벽을 따라 길게 연장된 제2 라인 패턴(94)이 형성된다.
또한, 서포터 패턴(90)은 적어도 하나의 개구부(90b)를 포함할 수 있다. 후술하겠으나, 이러한 개구부(90b)를 통해서 갭필층(80)을 용이하게 제거할 수 있다.
한편, 게이트(12)(스트링 선택 라인 또는 접지 선택 라인) 상에는 서포터 패턴(90)이 미형성될 수 있다. 게이트(12)(스트링 선택 라인 또는 접지 선택 라인)는 인접한 게이트와의 피치가 넓기 때문에, 서포터 패턴(90)이 불필요할 수 있다.
또한, 도시하지 않았으나, 주변 회로 영역(도 1의 PERI) 상에는 서포터 패턴(90)이 미형성될 수 있다. 주변 회로 영역(B)에 형성된 소자는, 인접한 소자와의 피치가 넓기 때문에, 서포터 패턴(90)이 불필요할 수 있다.
도 11, 도 12 및 도 13을 참조하면, 갭필층(80)을 제거하여, 다수의 게이트(10) 사이의 공간에 에어갭(99)을 형성한다.
구체적으로, 에어갭(99)을 형성하는 것은, 애싱(ashing) 공정 또는 스트립(strip) 공정을 이용할 수 있다. 여기서, "애싱 공정 또는 스트립 공정"은 애싱 공정만, 스트립 공정만, 애싱 공정과 스트립 공정 모두를 의미한다. 서포터 패턴(90) 내에 형성된 적어도 하나의 개구부(90b)를 통해서, 갭필층(80)을 제거할 수 있다.
애싱 공정과 스트립 공정의 공정 조건은 제거해야 하는 갭필층(80)의 깊이, 양 등을 고려해서 정해질 수 있다. 예를 들어, 애싱 공정에서 사용되는 전력은 1000W~5000W 이고, 사용되는 가스(예를 들어, O2)는 2000sccm~10000sccm 일 수 있다. 스트립 공정은 DSP, HF, HS 등을 사용할 수 있다.
여기서, 도 12를 참조하여, 서포터 패턴(90)의 A-A단면 형상을 설명하면, 서포터 패턴(90)(즉, 제1 라인 패턴(92))은 다수의 게이트(10)의 상면과 측벽을 따라 컨포말하게 형성된 제1 패턴(97)과, 인접한 제1 패턴(97)을 서로 연결하는 제2 패턴(98)을 포함할 수 있다.
또한, 도 13를 참조하여, 서포터 패턴(90)의 B-B단면 형상을 설명하면, 서포터 패턴(90)(즉, 제2 라인 패턴(94))은 다수의 게이트(10)의 측벽의 일부에 형성될 수 있다.
도 14 및 도 15를 참조하면, 에어갭(99)을 형성한 후에, 다수의 게이트(10)와 서포터 패턴(90) 상에 층간 절연막(105)을 형성한다. 층간 절연막(105)은 예를 들어, PE-TEOS일 수 있다. 서포터 패턴(90)이 존재하기 때문에, 층간 절연막(105)은 에어갭(99) 내에 거의 형성되지 않을 수 있다. 즉, 층간 절연막(105)에 의해서 에어갭(99)의 크기가 줄어들지 않는다. 이어서, 비트 라인 컨택(BLC) 및 비트 라인(BL0~BLn-1)을 순차적으로 형성한다. 비트 라인(BL0~BLn-1)은 제2 방향(DR2)을 따라 길게 형성될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 서포터 패턴(90)이 다수의 게이트(10)가 넘어지지 않도록 붙잡아 주기 때문에, 불량률이 현저히 줄어들고 스루풋(throughput)이 향상될 수 있다.
또한, 서포터 패턴(90)이 존재하기 때문에, 층간 절연막(105)에 의해서 에어갭(99)의 크기가 줄어들지 않는다. 또한, 층간 절연막(105)에 의해 발생할 수 있는 스트레스를 서포터 패턴(90)이 막아줄 수 있다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 16은 도 11에서 B-B를 따라 절단한 단면도이다.
서포터 패턴(90)의 형상은, 식각 공정의 조건에 따라 달라질 수 있다. 도 13의 서포터 패턴(90)은 다수의 게이트(10)의 측벽에만 위치한다. 반면, 도 16의 서포터 패턴(90)은 다수의 게이트(10)의 측벽에 형성된 제3 패턴(102)과, 인접한 제3 패턴(102)을 서로 연결하는 제4 패턴(103)을 포함할 수 있다.
한편, 서포터 패턴(90)이 제4 패턴(103)을 포함하여도, 갭필층(80)을 제거할 수 있다. 애싱 공정과 스트립 공정의 공정 조건을 조절하면 된다.
예를 들어, 서포터 패턴(90)이 도 13과 같은 형상일 때 애싱 공정에서 사용되는 전력은 2000W이고 사용되는 가스(O2)는 2000sccm 라면, 서포터 패턴(90)이 도 16과 같은 형상일 때 애싱 공정에서 사용되는 전력은 4800W로 증가시키고 사용되는 가스(O2)는 10000sccm 로 증가시킬 수 있다.
서포터 패턴(90)이 도 13과 같은 형상일 때 스트립 공정에서 DSP, HF를 사용한다면, 서포터 패턴(90)이 도 16과 같은 형상일 때 HS를 사용할 수 있다.
도 17는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 17를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 도 1 내지 도 16을 참조하여 설명한 방식으로 제조될 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 1 내지 도 16을 참조하여 설명된 방법으로 제조된 비휘발성 메모리 장치일 수 있다.
도 18에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 19은 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 19을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 12: 게이트 30, 32: 하부 구조
50: 금속 게이트 패턴 60: 마스크 패턴
90: 서포터 패턴 99: 에어갭
105: 층간 절연막

Claims (10)

  1. 셀 어레이 영역과 주변 회로 영역을 포함하는 기판 상에, 서로 인접하고 제1 방향으로 연장된 다수의 게이트를 형성하되, 상기 셀 어레이 영역에 상기 다수의 게이트를 형성하고,
    상기 다수의 게이트 사이의 공간을 적어도 일부 채우는 갭필층(gap-fill layer)을 형성하고,
    상기 다수의 게이트 및 상기 갭필층 상에, 상기 다수의 게이트를 지지하고, 상기 갭필층의 상면의 일부를 노출시키는 서포터 패턴(supporter pattern)을 형성하고,
    상기 갭필층을 제거하여, 상기 다수의 게이트 사이의 공간에 에어갭(airgap)을 형성하는 것을 포함하고,
    상기 서포터 패턴은, 상기 주변 회로 영역에는 형성되지 않는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 서포터 패턴은 상기 다수의 게이트 상에 상기 제1 방향과 다른 제2 방향으로 연장된 적어도 하나의 제1 라인 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 적어도 하나의 제1 라인 패턴은, 상기 다수의 게이트의 상면과 측벽을 따라 컨포말하게 형성된 제1 패턴과, 인접한 상기 제1 패턴을 서로 연결하는 제2 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 서포터 패턴은 상기 제1 방향으로 상기 다수의 게이트의 측벽을 따라 연장된 다수의 제2 라인 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 서포터 패턴은 적어도 하나의 개구부를 포함하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 다수의 게이트 각각은 순차적으로 적층된 하부 구조, 금속 게이트 패턴 및 마스크 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 갭필층은 상기 적층된 하부 구조, 상기 금속 게이트 패턴보다 높게 형성되고, 상기 마스크 패턴의 일부를 노출하는 비휘발성 메모리 장치의 제조 방법.
  8. 삭제
  9. 제 1항에 있어서,
    상기 기판 상에 다수의 게이트를 형성하는 것은, 상기 기판 상에 상기 다수의 게이트에 인접하여 상기 제1 방향으로 연장된 스트링 선택 게이트를 형성하는 것을 더 포함하고,
    상기 서포터 패턴을 형성하는 것은, 상기 서포터 패턴을 상기 스트링 선택 게이트 상에는 미형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 기판 상에 서로 인접하고 제1 방향으로 연장된 다수의 게이트를 형성하되, 상기 게이트는 순차적으로 적층된 하부 구조, 금속 게이트 패턴 및 마스크 패턴을 포함하고,
    상기 다수의 게이트 사이의 공간에 갭필층(gap-fill layer)을 형성하되, 상기 갭필층은 상기 하부 구조와 상기 금속 게이트 패턴을 완전히 매립하도록 형성하고,
    상기 다수의 게이트 및 상기 갭필층 상에, 상기 갭필층의 상면의 일부를 노출시키는 서포터층을 형성하고,
    상기 서포터층 상에, 상기 제1 방향과 다른 제2 방향으로 연장된 적어도 하나의 포토레지스트 라인 패턴을 포함하는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이용하여, 상기 서포터층을 패터닝하여 서포터 패턴을 형성하고,
    상기 갭필층을 제거하여, 상기 다수의 게이트 사이의 공간에 에어갭(airgap)을 형성하는 것을 포함하고,
    상기 서포터 패턴은, 상기 다수의 게이트 상에 상기 제1 방향과 다른 제2 방향으로 연장된 적어도 하나의 라인 패턴을 포함하고,
    상기 적어도 하나의 라인 패턴은, 상기 다수의 게이트의 상면과 측벽을 따라 컨포말하게 형성된 제1 패턴과, 인접한 상기 제1 패턴을 서로 연결하는 제2 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
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