CN112687693B - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种半导体器件，包括：衬底，设置于衬底上方且由绝缘层和栅极层交替层叠而成的堆叠结构，垂直贯穿堆叠结构、且分别沿第一方向以及第二方向延伸的第一栅线狭缝结构以及第二栅线狭缝结构，其中，第一栅线狭缝结构包括多个间断的子栅线狭缝结构，第二栅线狭缝结构设置于子栅线狭缝结构的间断处，且在衬底平面内，第一方向与第二方向具有夹角，本发明提供的半导体器件，通过将堆叠结构中的第二栅线狭缝结构设置于第一栅线狭缝结构的子栅线狭缝结构的间断处，避免了堆叠结构被第一栅线狭缝结构以及第二栅线狭缝结构完全隔开，从而有效地防止了半导体器件发生坍塌的问题出现，提高了半导体器件的器件性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。
平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
在三维存储器的制备中，会通过在衬底上形成堆叠结构，并利用竖直栅线狭缝与水平栅线狭缝在衬底平面方向上将堆叠结构的虚拟区域划分成多个区块，但是，由于竖直栅线狭缝与水平栅线狭缝将堆叠结构的虚拟区域完全隔开，随着三维存储器层数的增加，会导致三维存储器发生坍塌，从而影响三维存储器的器件性能。
发明内容
本发明提供了一种半导体器件及其制备方法，有效地解决了由于半导体器件中的竖直栅线狭缝与水平栅线狭缝将其堆叠层中不起电性作用、而起支撑作用的区域完全隔开，导致半导体器件发生坍塌，从而影响半导体器件的器件性能的问题。
为了解决上述问题，本发明提供了一种半导体器件，所述半导体器件包括：
衬底；
堆叠结构，设置于所述衬底上方，且包括交替层叠的绝缘层和栅极层；
第一栅线狭缝结构，垂直贯穿所述堆叠结构，且沿第一方向延伸；
第二栅线狭缝结构，垂直贯穿所述堆叠结构，且沿第二方向延伸；
其中，所述第一栅线狭缝结构包括多个间断的子栅线狭缝结构，所述第二栅线狭缝结构设置于所述子栅线狭缝结构的间断处，且在所述衬底平面内，所述第一方向与所述第二方向具有夹角。
进一步优选的，所述堆叠结构包括沿所述第二方向设置的第一区域和第二区域，所述第一栅线狭缝结构以及所述第二栅线狭缝结构位于所述第一区域。
进一步优选的，所述第二区域具有沿所述第一方向延伸的第三栅线狭缝结构，所述第三栅线狭缝结构用以将所述第二区域中的所述堆叠结构沿所述第二方向划分为多个块状结构。
进一步优选的，所述第一区域包括沿所述第一方向排列的第一存储区以及第一阶梯区，所述第二区域包括沿所述第一方向排列的第二存储区以及第二阶梯区。
进一步优选的，所述第一栅线狭缝结构以及所述第二栅线狭缝结构位于所述第一存储区。
进一步优选的，所述第一栅线狭缝结构以及所述第二栅线狭缝结构还位于所述第一阶梯区。
进一步优选的，所述第一栅线狭缝结构以及所述第二栅线狭缝结构的材料包括多晶硅以及钨。
进一步优选的，所述第一栅线狭缝结构以及所述第二栅线狭缝结构的材料还包括氧化铝以及氮化钛其中至少之一。
另一方面，本发明还提供了一种半导体器件的制备方法，所述制备方法包括：
提供衬底；
在所述衬底上形成堆叠结构，所述堆叠结构包括交替层叠的绝缘层和牺牲层；
形成垂直贯穿所述堆叠结构、且沿第一方向延伸的第一栅线狭缝结构；
形成垂直贯穿所述堆叠结构、且沿第二方向延伸的第二栅线狭缝结构；
将所述牺牲层置换为栅极层；
其中，所述第一栅线狭缝结构包括多个间断的子栅线狭缝结构，所述第二栅线狭缝结构设置于所述子栅线狭缝结构的间断处，且在所述衬底平面内，所述第一方向与所述第二方向具有夹角。
进一步优选的，所述堆叠结构包括沿所述第二方向设置的第一区域和第二区域，所述第一栅线狭缝结构以及所述第二栅线狭缝结构位于所述第一区域。
进一步优选的，在所述将所述牺牲层置换为栅极层的步骤之前，还包括：
在所述第二区域形成垂直贯穿所述堆叠结构、且沿所述第一方向延伸的第三栅线狭缝结构；
其中，所述第三栅线狭缝结构用以将所述第二区域中的所述堆叠结构沿所述第二方向划分为多个块状结构。
本发明的有益效果为：本发明提供了一种半导体器件，包括：衬底，设置于衬底上方且由绝缘层和栅极层交替层叠而成的堆叠结构，垂直贯穿堆叠结构且沿第一方向延伸的第一栅线狭缝结构，垂直贯穿堆叠结构且沿第二方向延伸的第二栅线狭缝结构，其中，第一栅线狭缝结构包括多个间断的子栅线狭缝结构，第二栅线狭缝结构设置于子栅线狭缝结构的间断处，且在衬底平面内，第一方向与第二方向具有夹角，本发明提供的半导体器件，通过将堆叠结构中的第二栅线狭缝结构设置于第一栅线狭缝结构的子栅线狭缝结构的间断处，避免了堆叠结构被第一栅线狭缝结构以及第二栅线狭缝结构完全隔开，从而有效地防止了半导体器件发生坍塌的问题出现，提高了半导体器件的器件性能。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明而成的第一实施例所提供的半导体器件的俯视结构示意图。
图2是根据本发明而成的第一实施例所提供的半导体器件的正视结构示意图。
图3是根据本发明而成的第一实施例所提供的半导体器件的制备方法的流程示意图。
图4是根据本发明而成的第一实施例所提供的半导体器件的制备方法的进一步流程示意图。
图5是根据本发明而成的第二实施例所提供的半导体器件的俯视结构示意图。
图6是根据本发明而成的第二实施例所提供的半导体器件的正视结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的半导体器件，由于其竖直栅线狭缝与水平栅线狭缝将其堆叠层完全隔开，导致半导体器件发生坍塌，从而影响半导体器件的器件性能的问题，本发明实施例用以解决该问题。
请参阅图1以及图2，图1是根据本发明而成的第一实施例所提供的半导体器件100的俯视结构示意图，图2是根据本发明而成的第一实施例所提供的半导体器件100的正视结构示意图，该正视结构示意图为如图1所示的俯视结构示意图沿aa’的截面示意图，从图中可以很直观的看到根据本发明而成的第一实施例的各组成部分，以及各组成部分的相对位置关系。
如图1所示，该半导体器件100包括衬底110、堆叠结构120、第一栅线狭缝结构130、第二栅线狭缝结构140以及设置于堆叠结构120上方的介质层160，其中：
衬底110可以为半导体衬底，具体包括至少一个单质半导体材料(例如：为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
堆叠结构120设置于衬底110上方，且由绝缘层121和栅极层122交替层叠而成。其中，绝缘层121由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合，栅极层122由导电材料制成，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(AL)、掺杂硅、硅化物或以上材料的组合。
第一栅线狭缝结构130垂直贯穿堆叠结构120，且该第一栅线狭缝结构130沿第一方向X1延伸。
第二栅线狭缝结构140垂直贯穿堆叠结构120，且该第二栅线狭缝结构140沿第二方向X2延伸。
需要说明的是，第一栅线狭缝结构130包括多个间断的子栅线狭缝结构131，第二栅线狭缝结构140设置于子栅线狭缝结构131的间断处，且在衬底110平面内，第一方向X1与第二方向X2具有夹角。
容易理解的是，第一栅线狭缝结构130的数量可以为多个，且第二栅线狭缝结构140的数量可以为多个。
进一步地，请继续参阅图1，堆叠结构120包括沿第二方向X2设置的第一区域S1和第二区域S2，第一栅线狭缝结构130以及第二栅线狭缝结构140位于第一区域S1，需要说明的是，第一区域S1为堆叠结构120中不起电性作用而只起支撑作用的虚拟区域，第二区域S2为堆叠结构120中起电性作用的器件区域。
需要说明的是，如图1所示，第一区域S1包括沿第一方向X1排列的第一存储区A11以及第一阶梯区A12，第二区域S2包括沿第一方向X1排列的第二存储区A21以及第二阶梯区A22。在本实施例中，第二栅线狭缝结构140位于第一存储区A11，而在由本发明而成的其它变形例中，第二栅线狭缝结构140还可以位于第一阶梯区A12。
具体地，第一栅线狭缝结构130以及第二栅线狭缝结构140的材料包括多晶硅以及钨(W)，进一步地，还可以包括氧化铝以及氮化钛其中至少之一。
容易理解的是，由于处于第一区域S1的堆叠结构120中的第二栅线狭缝结构140设置于第一栅线狭缝结构130的子栅线狭缝结构131的间断处，可以避免处于第一区域S1的堆叠结构120被第一栅线狭缝结构130以及第二栅线狭缝结构140完全隔开，从而有效地防止了半导体器件100发生坍塌的问题出现，从而提高了半导体器件100的器件性能。
进一步地，在第二区域S2内，具有沿第一方向X1延伸的第三栅线狭缝结构150，第三栅线狭缝结构150用以将第二区域S2中的堆叠结构120沿第二方向X2划分为多个块状结构。其中，在每个块状结构中，具有垂直贯穿该块状结构的多个存储沟道柱以及多个虚拟沟道柱，且多个存储沟道柱位于第二存储区A21，多个虚拟沟道柱位于第二阶梯区A22。
容易理解的是，第三栅线狭缝结构150的数量可以为多个，且第三栅线狭缝结构150的材料包括绝缘材料。
请参阅图3，图3是根据本发明而成的第一实施例所提供的半导体器件100的制备方法的流程示意图。
如图3所示，并请参考图1以及图2中对构成半导体器件100的各部件的标号，该制备方法具体包括：
衬底提供步骤S101：提供衬底110；
堆叠结构形成步骤S102：在衬底110上形成堆叠结构120，堆叠结构120包括交替层叠的绝缘层121和牺牲层；
第一栅线狭缝结构形成步骤S103：形成垂直贯穿堆叠结构120、且沿第一方向X1延伸的第一栅线狭缝结构130；
第二栅线狭缝结构形成步骤S104：形成垂直贯穿堆叠结构120、且沿第二方向X2延伸的第二栅线狭缝结构140；
置换步骤S105：将牺牲层置换为栅极层122。
其中，第一栅线狭缝结构130包括多个间断的子栅线狭缝结构131，第二栅线狭缝结构140设置于子栅线狭缝结构131的间断处，且在衬底110平面内，第一方向X1与第二方向X2具有夹角。
进一步地，堆叠结构120包括沿第二方向X2设置的第一区域S1和第二区域S2，第一栅线狭缝结构130以及第二栅线狭缝结构140位于第一区域S1。容易理解的是，第一区域S1为堆叠结构120中不起电性作用而只起支撑作用的虚拟区域，第二区域S2为堆叠结构120中起电性作用的器件区域。
请参阅图4，图4是根据本发明而成的第一实施例所提供的半导体器件100的制备方法的进一步流程示意图，如图4所示，在置换步骤S105之前，还包括：
第三栅线狭缝结构形成步骤S106：在第二区域S2形成垂直贯穿堆叠结构120、且沿第一方向X1延伸的第三栅线狭缝结构150。
其中，第三栅线狭缝结构150用以将第二区域S2中的堆叠结构120沿第二方向X2划分为多个块状结构。
区别于现有技术，本发明提供了一种半导体器件100，包括：衬底110，设置于衬底110上方且由绝缘层121和栅极层122交替层叠而成的堆叠结构120，垂直贯穿堆叠结构120且沿第一方向X1延伸的第一栅线狭缝结构130，垂直贯穿堆叠结构120且沿第二方向X2延伸的第二栅线狭缝结构140，其中，第一栅线狭缝结构130包括多个间断的子栅线狭缝结构131，第二栅线狭缝结构140设置于子栅线狭缝结构131的间断处，且在衬底110平面内，第一方向X1与第二方向X2具有夹角，本发明提供的半导体器件100，通过将堆叠结构120中的第二栅线狭缝结构140设置于第一栅线狭缝结构130的子栅线狭缝结构131的间断处，避免了堆叠结构120被第一栅线狭缝结构130以及第二栅线狭缝结构140完全隔开，从而有效地防止了半导体器件100发生坍塌的问题出现，提高了半导体器件100的器件性能。
请参阅图5以及图6，图5是根据本发明而成的第二实施例所提供的半导体器件100的俯视结构示意图，图6是根据本发明而成的第二实施例所提供的半导体器件100的正视结构示意图，该正视结构示意图为如图5所示的俯视结构示意图沿bb’的截面示意图，从图中可以很直观的看到根据本发明而成的第二实施例的各组成部分，以及各组成部分的相对位置关系。
如图5以及图6所示，该第二实施例与第一实施例的结构大致相同，其中，第二实施例中的衬底210与第一实施例中的衬底110的作用以及设置位置相同；第二实施例中的堆叠结构220(包括交替层叠设置的绝缘层221和栅极层222)与第一实施例中的堆叠结构120(包括交替层叠设置的绝缘层121和栅极层122)的作用以及设置位置相同；第二实施例中的第一栅线狭缝结构230(包括多个间断的子栅线狭缝结构231)与第一实施例中的第一栅线狭缝结构130(包括多个间断的子栅线狭缝结构131)的作用相同；第二实施例中的第二栅线狭缝结构240与第一实施例中的第二栅线狭缝结构140的作用相同；第二实施例中的介质层260与第一实施例中的介质层160的作用以及设置位置相同。
其不同之处在于，在本实施例中，堆叠结构220包括沿第一方向X1设置的第三区域S3和第四区域S4，第一栅线狭缝结构230以及第二栅线狭缝结构240位于第三区域S3，需要说明的是，第三区域S3为堆叠结构220中不起电性作用而只起支撑作用的虚拟区域，第四区域S4为堆叠结构220中起电性作用的器件区域。
进一步地，第三区域S3包括沿第二方向X2排列的第三存储区A31以及第三阶梯区A32，第四区域S4包括沿第二方向X2排列的第四存储区A41以及第四阶梯区A42。在本实施例中，第一栅线狭缝结构230位于第三存储区A31，而在由本发明而成的其它变形例中，第一栅线狭缝结构230还可以位于第三阶梯区A32。
进一步地，在第四区域S4内，具有沿第二方向X2延伸的第四栅线狭缝结构250，第四栅线狭缝结构250用以将第四区域S4中的堆叠结构220沿第一方向X1划分为多个块状结构。
区别于现有技术，本发明提供了一种半导体器件200，包括：衬底210，设置于衬底210上方且由绝缘层221和栅极层222交替层叠而成的堆叠结构220，垂直贯穿堆叠结构220且沿第一方向X1延伸的第一栅线狭缝结构230，垂直贯穿堆叠结构220且沿第二方向X2延伸的第二栅线狭缝结构240，其中，第一栅线狭缝结构230包括多个间断的子栅线狭缝结构231，第二栅线狭缝结构240设置于子栅线狭缝结构231的间断处，且在衬底210平面内，第一方向X1与第二方向X2具有夹角，本发明提供的半导体器件200，通过将堆叠结构220中的第二栅线狭缝结构240设置于第一栅线狭缝结构230的子栅线狭缝结构231的间断处，避免了堆叠结构220被第一栅线狭缝结构230以及第二栅线狭缝结构240完全隔开，从而有效地防止了半导体器件200发生坍塌的问题出现，提高了半导体器件200的器件性能。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (9)
1.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
堆叠结构，设置于所述衬底上方，且包括交替层叠的绝缘层和栅极层，所述堆叠结构包括第一区域和第二区域，所述第一区域为虚拟区域，所述第二区域为器件区域；
第一栅线狭缝结构，垂直贯穿所述堆叠结构，且沿第一方向延伸，所述第一栅线狭缝结构位于所述第一区域；
第二栅线狭缝结构，垂直贯穿所述堆叠结构，且沿第二方向延伸，所述第二栅线狭缝结构位于所述第一区域，且所述第一区域和所述第二区域沿所述第二方向延伸；
其中，所述第一栅线狭缝结构包括多个间断的子栅线狭缝结构，所述第二栅线狭缝结构设置于所述子栅线狭缝结构的间断处，且在所述衬底平面内，所述第一方向与所述第二方向具有夹角。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二区域具有沿所述第一方向延伸的第三栅线狭缝结构，所述第三栅线狭缝结构用以将所述第二区域中的所述堆叠结构沿所述第二方向划分为多个块状结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一区域包括沿所述第一方向排列的第一存储区以及第一阶梯区，所述第二区域包括沿所述第一方向排列的第二存储区以及第二阶梯区。
4.根据权利要求3所述的半导体器件，其特征在于，所述第二栅线狭缝结构位于所述第一存储区。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二栅线狭缝结构还位于所述第一阶梯区。
6.根据权利要求1所述的半导体器件，其特征在于，所述第一栅线狭缝结构以及所述第二栅线狭缝结构的材料包括多晶硅以及钨。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一栅线狭缝结构以及所述第二栅线狭缝结构的材料还包括氧化铝以及氮化钛其中至少之一。
8.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上形成堆叠结构，所述堆叠结构包括交替层叠的绝缘层和牺牲层，所述堆叠结构包括第一区域和第二区域，所述第一区域为虚拟区域，所述第二区域为器件区域；
形成垂直贯穿所述堆叠结构、且沿第一方向延伸的第一栅线狭缝结构，所述第一栅线狭缝结构位于所述第一区域；
形成垂直贯穿所述堆叠结构、且沿第二方向延伸的第二栅线狭缝结构，所述第二栅线狭缝结构位于所述第一区域，且所述第一区域和所述第二区域沿所述第二方向延伸；
将所述牺牲层置换为栅极层；
其中，所述第一栅线狭缝结构包括多个间断的子栅线狭缝结构，所述第二栅线狭缝结构设置于所述子栅线狭缝结构的间断处，且在所述衬底平面内，所述第一方向与所述第二方向具有夹角。
9.根据权利要求8所述的制备方法，其特征在于，在所述将所述牺牲层置换为栅极层的步骤之前，还包括：
在所述第二区域形成垂直贯穿所述堆叠结构、且沿所述第一方向延伸的第三栅线狭缝结构；
其中，所述第三栅线狭缝结构用以将所述第二区域中的所述堆叠结构沿所述第二方向划分为多个块状结构。
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