CN113169152A - 包含直通存储器层级通孔结构的存储器管芯及其制造方法 - Google Patents

包含直通存储器层级通孔结构的存储器管芯及其制造方法 Download PDF

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Abstract

绝缘层和间隔物材料层的交替堆叠在衬底上方形成。在与所述交替堆叠相邻的所述衬底上方形成至少一个介电材料部分。存储器堆叠结构穿过交替堆叠形成。使用相同各向异性蚀刻工艺形成延伸穿过交替堆叠的沟槽和延伸穿过至少一个介电材料部分的通孔腔体。通孔腔体比沟槽深，并且通孔腔体延伸到衬底的上部部分中。使用沟槽作为蚀刻剂和反应物的导管，用导电层替换牺牲材料层。在沟槽中形成沟槽填充结构，并且使用材料部分的同时沉积在通孔腔体中形成通孔结构组件。可在通孔结构组件的底表面上形成接合垫。

Description

包含直通存储器层级通孔结构的存储器管芯及其制造方法
相关申请
本申请要求提交于2019年3月7日的美国非临时专利申请序列号16/295,292的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体涉及包含直通存储器层级通孔结构的存储器管芯及其制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个实施方案，提供了一种包括存储器管芯的半导体结构。存储器管芯包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底和金属互连结构之间；存储器堆叠结构，该存储器堆叠结构延伸穿过交替堆叠；至少一个介电材料部分，该至少一个介电材料部分定位在衬底和金属互连结构之间并且与交替堆叠相邻；和通孔结构组件，该通孔结构组件竖直地延伸穿过至少一个介电材料部分并且穿过具有直侧壁的衬底，该直侧壁从第一水平表面延伸到第二水平表面，该第一水平表面接触金属互连结构中的一者并定位在第一水平平面处，该第二水平表面定位在第二水平平面处并接触定位在衬底的外表面上的接合垫，其中通孔结构组件包括：管状导电部分，该管状导电部分从第一水平表面延伸到第二水平表面；平面导电部分，该平面导电部分在第二水平表面处接触接合垫；和电介质通孔芯，该电介质通孔芯定位在管状导电部分内。
根据本公开的另一实施方案，提供了一种形成半导体结构的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠；在与交替堆叠相邻的衬底上方形成至少一个介电材料部分；通过交替堆叠形成存储器堆叠结构；使用相同各向异性蚀刻工艺形成延伸穿过交替堆叠的沟槽和延伸穿过至少一个介电材料部分的通孔腔体，其中通孔腔体比沟槽深，并且其中通孔腔体部分地延伸到衬底中；使用沟槽和通孔腔体中的材料部分的同时沉积，在沟槽中形成沟槽填充结构并且在通孔腔体中形成通孔结构组件；通过从背面减薄衬底来物理地暴露通孔结构组件的底表面；以及在通孔结构组件的底表面上形成接合垫。
附图说明
图1是根据本公开的实施方案的在半导体衬底上形成源极侧介电材料层和掺杂半导体层之后的示例性结构的竖直剖面图。
图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的实施方案的在图案化第一层楼梯区、第一阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。
图4A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。
图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图4A的竖直剖面图的平面。
图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。
图6是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图7A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。
图7B是沿着图7A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图7A的竖直剖面图的平面。
图8是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。
图9A至图9D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图10是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图11A是根据本公开的实施方案的在形成第一接触层级介电层、背侧沟槽和通孔腔体之后的示例性结构的竖直剖面图。
图11B是沿着图11A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图11A的竖直剖面图的平面。
图12是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图13A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
图13B是沿着图13A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图13A的竖直剖面图的平面。
图14A是根据本公开的实施方案的在形成沟槽绝缘间隔物和绝缘通孔衬垫之后的示例性结构的竖直剖面图。
图14B是沿着图14A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图14A的竖直剖面图的平面。
图15是根据本公开的实施方案的在形成第一金属氮化物衬垫层和连续掺杂半导体材料层之后的示例性结构的竖直剖面图。
图16是根据本公开的实施方案的在形成第一金属氮化物衬垫、掺杂半导体材料层、第一沟槽填充金属氮化物衬垫、掺杂沟槽填充材料部分之后的示例性结构的竖直剖面图。
图17是根据本公开的实施方案的在形成第二金属氮化物衬垫层、连续金属材料层和电介质通孔填充材料层之后的示例性结构的垂直剖面图。
图18A是根据本公开的实施方案的在形成通孔填充组件和沟槽填充结构的平面化工艺之后的示例性结构的竖直剖面图。
图18B是图18A的示例性结构的俯视图。
图18C是沿着图18B的铰接竖直剖面C-C’截取的示例性结构的竖直剖面图。
图19A是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。
图19B是沿着图19A的竖直平面B-B’的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图19A的竖直剖面图的平面。
图19C是图19A和图19B的示例性结构的俯视图。
图20是根据本公开的实施方案的在形成金属线结构之后的示例性结构的竖直剖面图。
图21是根据本公开的实施方案的在形成附加介电金属层和互连侧接合垫之后包含存储器管芯的示例性结构的竖直剖面图。
图22是根据本公开的实施方案的包含用于存储器管芯的外围电路的支撑管芯的竖直剖面图。
图23是根据本公开的实施方案的通过将支撑管芯接合到存储器管芯形成的示例性接合组件的竖直剖面图。
图24是根据本公开的实施方案在从存储器管芯的衬底材料层减薄之后的示例性接合组件的竖直剖面图。
图25A是根据本公开的实施方案的在形成背侧绝缘层和外部接合垫之后的示例性接合组件的竖直剖面图。
图25B是根据本公开的实施方案的在形成背侧绝缘层和外部接合垫之后的示例性接合组件的第二配置的竖直剖面图。
具体实施方式
如上所述，本公开涉及包括与沟槽填充结构(例如，源极线或源极电极)同时形成的直通存储器层级通孔结构的存储器管芯及其制造方法，其各种实施方案在本文中进行了讨论。本公开的实施方案可用于提供存储器元件的三维阵列，诸如三维NAND存储器阵列。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直重合”。基本上竖直的平面是沿着从竖直方向偏离小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿着竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿着垂直于竖直方向或基本上竖直的方向的方向的弯曲。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的大体区域的层级。如本文所用，“直通堆叠”元件是指竖直延伸通过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在三维NAND串阵列的第二器件层级中的另一个存储器单元上方。
一般来讲，半导体封装件(或“封装件”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装件或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯为存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1，示出了根据本公开的实施方案的第一示例性结构，其包括过程中存储器管芯。如本文所用，存储器管芯是包括存储器元件阵列的半导体管芯。因此，过程中存储器管芯是随后被修改以形成存储器管芯的结构。
在一个实施方案中，第一示例性结构可包括衬底908，该衬底包括衬底材料层909，该衬底材料层可以是硅晶圆或绝缘体衬底上的硅。衬底908也被称为存储器管芯衬底，因为衬底908随后被结合到存储器管芯中。衬底材料层909可包括衬底908的一部分或其可包括整个衬底908。例如，衬底材料层909可包括可商购获得的半导体晶圆，诸如单晶硅晶圆。
可在衬底材料层909的里面或顶部形成任选结构910。在一个实施方案中，结构910可以是掺杂半导体阱，诸如衬底材料层909的顶表面中的p型掺杂阱。在另一个实施方案中，结构910可为掺杂外延半导体层，诸如p型半导体层。在又一个实施方案中，结构910可以是形成在衬底材料层909上方的源极侧介电材料层或形成在衬底材料层909的顶表面中的源极侧介电隔离区。为简明起见，下文将结构910描述为源极侧介电材料层910。源极侧介电材料层910可包含介电材料，诸如氧化硅。源极侧介电材料层910的最大厚度可以在200nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。然而，应当理解，上述其他材料可用于结构910。
任选金属板层6和任选半导体材料层10可形成在任选结构910中或任选结构上，诸如在源极侧介电材料层910中。任选金属板层6(如果存在)为流入、沿着和/或流出任选半导体材料层10的电流提供高导电性传导路径。任选金属板层6包括导电材料诸如金属或重掺杂半导体材料。任选金属板层6例如可包括具有在3nm至100nm的范围内的厚度的钨层，但是也可使用更小和更大的厚度。可在金属板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。金属板层6可用作完成的管芯中的源极线部件。金属板层6的厚度可在20nm至200nm的范围内，但是也可使用更小和更大的厚度。
半导体材料层10可以是具有与随后要形成的竖直半导体沟道的导电类型相反的导电类型的掺杂的掺杂半导体层。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则半导体材料层10可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。半导体材料层10中第二导电类型掺杂剂的原子浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的原子浓度。半导体材料层10的厚度可以在100nm至600nm的范围内，但是也可以使用更小和更大的厚度。
半导体材料层10和金属板层6可被图案化，使得半导体材料层10和金属板层6在存储器阵列区100的至少一部分上方延伸其中随后将形成并且在楼梯区200上方形成存储器堆叠结构，其中随后将形成体现字线的导电层的阶梯式表面。可围绕存储器阵列区100和楼梯区200提供通孔互连区400。在一个实施方案中，半导体材料层10的顶表面可以与源极侧介电材料层910的顶表面共面。
参考图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一个交替堆叠的实施方案中，交替堆叠在本文被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在衬底908上方形成交替的多个第一绝缘层132和第一牺牲材料层142，诸如任选半导体材料层10(如果存在)上方。如本文所用，“牺牲材料”是指在后续加工步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可在其中具有相同的厚度，或者可具有不同的厚度。第二元件可在其中具有相同的厚度，或者可具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132，142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料可以是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132，142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
第一绝缘帽盖层170随后形成在第一交替堆叠(132，142)上方。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。
参考图3，可以对第一绝缘帽盖层170和第一层交替堆叠(132，142)进行图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在该第一阶梯式区域中，形成第一阶梯式表面，在该第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上面的区的剩余部分构成第一阶梯式介电材料部分165。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的垂直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132，142)和第一阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。
层间介电层180可以任选地沉积在第一层结构(132，142，170，165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可以包含磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。
参考图4A和图4B，各种第一层开口(149，129)可以形成为穿过层间介电层180和第一层结构(132，142，170，165)并且进入过半导体材料层10。可以在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺转印穿过层间介电层180和第一层结构(132，142，170，165)并且进入半导体材料层10，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149，129)。各种第一层开口(149，129)可以包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一交替堆叠(132，142)中的阶梯S的位置。
第一层存储器开口149是穿过第一交替堆叠(132，142)内的每个层可在存储器阵列区100中形成的开口，并且可随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。
第一层支撑开口129可以是形成在楼梯区200中的开口。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一阶梯式介电材料部分165形成的第一层支撑开口129的子集。
在一个实施方案中，第一各向异性蚀刻工艺可以包括初始步骤，其中第一层交替堆叠(132，142)的材料与第一阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132，142)中的第一材料和第二材料的蚀刻，同时提供与第一阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口(149，129)的侧壁可以是基本上竖直的，或可以是锥形的。在一个实施方案中，各向异性蚀刻工艺的末端部分可包括蚀刻到半导体材料层10的上部部分中的过蚀刻步骤。随后可以例如通过灰化移除光致抗蚀剂层。
任选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用了HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。
参考图5，可以在各种第一层开口(149，129)中形成牺牲第一层开口填充部分(148，128)。例如，在第一层开口(149，129)中的每一者中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可以包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100∶1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132，142)的材料可以选择性地移除的硅基聚合物。
可以从第一层交替堆叠(132，142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可以包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可以用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148，128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148，128)可以同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132，142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148，128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148，128)中的每一个可以或可以不包括其中的腔体。
参考图6，可以在第一层结构(132，142，170，148)上方形成第二层结构。第二层结构可以包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一交替堆叠(132，142)的顶表面上形成材料层的第二交替堆叠(232，242)。第二交替堆叠(232，242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。
在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二交替堆叠(232，242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二交替堆叠(232，242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的加工步骤相同的一组加工步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二阶梯式介电材料部分265。
随后可以在第二交替堆叠(232，242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可以包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142，242)可以包含氮化硅。
一般来讲，可以在半导体材料层10上方形成绝缘层(132，232)和间隔物材料层(诸如牺牲材料层(142，242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132，142，232，242)上的楼梯区上方形成至少一个阶梯式介电材料部分(165，265)。
任选地，可以穿过第二层交替堆叠(232，242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72可包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232，242)、第二阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232，242，265，270，72)。
参考图7A和图7B，可以穿过第二层结构(232，242，265，270，72)形成各种第二层开口(249，229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149，129)的图案相同，其与牺牲第一层开口填充部分(148，128)相同。因此，可以使用用于图案化第一层开口(149，129)的光刻掩模来图案化光致抗蚀剂层。
光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺转印穿过第二层结构(232，242，265，270，72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249，229)。各种第二层开口(249，229)可以包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一者的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一者的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232，242)与第二阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132，142)和第二层交替堆叠(232，242)中的阶梯S的位置。
第二各向异性蚀刻工艺可以包括蚀刻步骤，其中第二层交替堆叠(232，242)的材料与第二阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232，242)中的材料的蚀刻，同时提供与第二阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口(249，229)的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口(249，229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148，128)的顶表面的周边内。随后可以例如通过灰化移除光致抗蚀剂层。
参考图8，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148，128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132，232)、第一牺牲材料层和第二牺牲材料层(142，242)、第一绝缘帽盖层和第二绝缘帽盖层(170，270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图9A至图9D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一者中发生相同的结构变化。
参考图9A，可以通过在每个存储器开口49的底部和每个支撑开口19的底部处的选择性半导体材料沉积工艺来形成基座沟道部分11。具有第一导电类型的掺杂的掺杂半导体材料可选择性地从半导体材料层10的物理暴露表面生长，而在选择性半导体材料沉积工艺期间抑制掺杂半导体材料从电介质表面的生长。半导体前驱气体、包含第一导电类型的掺杂剂原子的掺杂剂气体和蚀刻剂可以同时或交替地流入包括示例性结构的处理室中。每个基座沟道部分11的顶表面的周边可以接触覆盖并接触最底部第一牺牲材料层142的第一绝缘层132的侧壁。基座沟道部分11的第一导电类型掺杂剂的原子浓度可以在1.0×1014/cm3至1.0×1018/cm3的范围内，但是也可以采用更小和更大的掺杂剂原子浓度。p-n结合部可以形成在半导体材料层10和基座沟道部分11之间的每个界面处。
参考图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可以包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142，242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142，242)和绝缘层(132，232)可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142，242)可以相对于绝缘层(132，232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1015/cm3至1.0×1019/cm3诸如1.0×1016/cm3至1.0×1018/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49′形成在每个存储器开口49的未填充有沉积的材料层(52，54，56，60L)的体积中。
参考图9C，在每个存储器开口中的腔体49′未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49′中以填充每个存储器开口内的腔体49′的任何剩余部分。介电芯层可包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参考图9D，可在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有半导体沟道材料层60L的掺杂的相反导电类型的掺杂。因此，掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
n掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成背侧阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。半导体材料层10、第一层结构(132，142，170，165)、第二层结构(232，242，270，265，72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参考图10，示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
参考图11A和图11B，可以在第二层结构(232，242，270，265，72)上方形成第一接触层级介电层280。第一接触层级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成分立开口和细长开口。穿过光致抗蚀剂层的分立开口可形成在通孔互连区400中，并且可具有圆形形状、椭圆形形状、多边形形状或圆形多边形形状。细长开口可包括形成在存储器阵列区100和楼梯区200中的矩形开口。细长开口可以沿着第一水平方向hd1在存储器开口填充结构58的群集之间横向延伸。
执行各向异性蚀刻以将分立开口和细长开口的图案转印穿过下面的材料部分。可以通过将光致抗蚀剂层中的图案转印穿过第一接触层级介电层280、第二层结构(232，242，270，265，72)和第一层结构(132，142，170，165)并且进入半导体材料层10中来形成背侧沟槽79。可以移除第一接触层级介电层280、第二层结构(232，242，270，265，72)、第一层结构(132，142，170，165)和半导体材料层10的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。各向异性蚀刻工艺可对半导体材料层10的材料具有选择性，使得背侧沟槽79不蚀刻穿过半导体材料层10。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿着第二水平方向hd2横向间隔开。
各向异性蚀刻工艺将光致抗蚀剂层中的分立开口的图案转印穿过第一接触层级介电层280、第二绝缘帽盖层270、第二后向阶梯式介电材料部分265，层间介电层180、第一后向阶梯式介电材料部分165和任选结构910(诸如源极侧介电材料层910)，并且进入衬底材料层909的上部部分中。通孔腔体379可在通孔互连区400内的光致抗蚀剂层中的每个分立开口下方形成。
分立开口和细长开口的侧向尺寸可被选择为使得每个分立开口的宽度大于细长开口的宽度。因此，通孔腔体379中的每一者可以具有比背侧沟槽79更大的宽度。例如，背侧沟槽79可沿着第一水平方向hd1横向延伸，并且沿着第二水平方向hd2具有均匀宽度。沿着第二水平方向的背侧沟槽79的宽度可以在100nm至500nm的范围内，并且每个通孔腔体379的最小宽度可以在200nm至4,000nm的范围内，诸如400nm至2,000nm，但是更小和更大的宽度也可以用于背侧沟槽79和通孔腔体379中的每一者。一般来讲，每个通孔腔体379的最小宽度可以是每个背侧沟槽79的宽度的至少1.5倍，并且可以在从每个背侧沟槽79的宽度的两倍到每个背侧沟槽79的宽度的40倍的范围内。如本文所用，腔体或沟槽的宽度是指彼此平行的一对相对侧壁之间的距离。因此，每个通孔腔体379可在相同高度处具有最小宽度和最大宽度。在通孔腔体379具有圆形水平横截面形状的情况下，通孔腔体379的最大宽度可以与通孔腔体379的最小宽度相同。
通孔腔体379的相对于背侧沟槽79的宽度更大的宽度在各向异性蚀刻工艺期间引起图案因子效应，并且导致通孔腔体379以相对于背侧沟槽79更高的蚀刻速率被蚀刻。因此，通孔腔体379可蚀刻穿过后向阶梯式介电材料层165并且穿过源极侧介电材料层910并且进入衬底材料层909的上部部分中，而背侧沟槽79穿过交替堆叠{(132，142)，(232，242)}形成并且仅部分地进入衬底材料层909。
换句话讲，通孔腔体379比背侧沟槽79深(即，长)。在省略结构910或在衬底材料层909中(例如，在硅晶圆中)包括掺杂阱并且省略半导体材料层10和/或金属板层6的实施方案中，通孔腔体379可以比背侧沟槽79更深地延伸到衬底908中。
另外，各向异性蚀刻工艺的化学性质可被选择为以比牺牲材料层(142，242)的材料更高的蚀刻速率蚀刻第二后向阶梯式介电材料部分265、第一后向阶梯式介电材料部分165和任选的源极侧介电材料层910的材料。
例如，绝缘层(132，232)、第二后向阶梯式介电材料部分265、第一后向阶梯式介电材料部分165和源极侧介电材料层910可包括氧化硅基材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃材料)，并且牺牲材料层(142，242)可包括氮化硅。在这种情况下，各向异性蚀刻工艺的化学性质可被调整为以比氧化硅更高的蚀刻速率(例如，1.5至5范围内的因子)蚀刻氧化硅基材料。因此，可以使用相同各向异性蚀刻工艺同时形成通孔腔体379和背侧沟槽79，使得通孔腔体379延伸到衬底材料层909的上部部分中，而背侧沟槽79在半导体材料层10处具有底表面，并且不延伸穿过半导体材料层10。
在一个实施方案中，半导体蚀刻步骤可以用于在背侧沟槽79到达半导体材料层10的顶表面之前蚀刻半导体材料层10的材料并增加通孔腔体379的深度。在这种情况下，各向异性蚀刻工艺可以包括在第一介电材料蚀刻步骤、半导体蚀刻步骤和第二介电材料蚀刻步骤之间的半导体蚀刻步骤，该第一介电材料蚀刻步骤在背侧沟槽79到达半导体材料层10之前将通孔腔体379延伸到衬底材料层909的顶表面，该半导体蚀刻步骤在第一介电材料蚀刻步骤之后，该第二介电材料蚀刻步骤在半导体蚀刻步骤之后并且使背侧沟槽79延伸到半导体材料层10的顶表面。第二介电材料蚀刻步骤可对半导体材料层10的半导体材料具有选择性。随后可以例如通过灰化移除光致抗蚀剂层。
一般来讲，背侧沟槽79可以延伸穿过每个交替堆叠{(132，142)，(232，242)}，并且通孔腔体379可以使用相同各向异性蚀刻工艺延伸穿过至少一个介电材料部分(诸如第二后向阶梯式介电材料部分265和第一后向阶梯式介电材料部分165)。背侧沟槽79竖直地延伸穿过交替堆叠{(132，142)，(232，242)}中的每一者，并且具有覆盖在衬底(即，衬底908)的顶表面上面的底表面。通孔腔体379延伸穿过至少一个介电材料部分并且延伸到衬底908的上部部分中。虽然本公开采用使用两个交替堆叠{(132，142)，(232，242)}的实施方案，但是本文明确设想使用单个交替堆叠或多于两个的交替堆叠的实施方案。
参考图12，牺牲材料层(142，242)可以对于绝缘层(132，232)、第一绝缘帽盖层和第二绝缘帽盖层(170，270)、第一接触层级介电层280、半导体材料层10、源极侧介电材料层910和衬底材料层909被选择性地移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132，232)、第一绝缘帽盖层和第二绝缘帽盖层(170，270)、阶梯式介电材料部分(165，265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142，242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142，242)可以包含氮化硅，绝缘层(132，232)、第一绝缘帽盖层和第二绝缘帽盖层(170，270)、阶梯式介电材料部分(165，265)、源级侧介电材料层910和存储器膜50的最外层的材料可以包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142，242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
在从中移除牺牲材料层(142，242)的体积中形成背侧凹陷部(143，243)。背侧凹陷部(143，243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143，243)中的每一个可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143，243)中的每一者的横向尺寸可以大于相应的背侧凹陷部(143，243)的高度。可以在从中移除牺牲材料层(142，242)的材料的体积中形成多个背侧凹陷部(143，243)。背侧凹陷部(143，243)中的每一者可以基本上平行于衬底材料层909的顶表面延伸。背侧凹陷部(143，243)可以由下面的绝缘层(132，232)的顶表面和覆盖在上面的绝缘层(132，232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143，243)中的每一者可以整个具有均匀高度。
参考图13A和图13B，可执行氧化工艺以氧化基座沟道部分11的物理暴露部分。管状绝缘间隔物(未明确示出)可围绕每个基座沟道部分11形成。背侧阻挡介电层(未示出)可以任选地沉积在背侧凹陷部(143，243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部(243，243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可以包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部(143，243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143，243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可以在背侧凹陷部(143，243)中通过沉积至少一种导电材料来形成导电层(146，246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一个可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142，242)可以分别用第一导电层和第二导电层(146，246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿着第一水平方向hd1的非周期性宽度变化和沿着竖直方向的非线性宽度变化。
每个导电层(146，246)可以是其中包括开口的导电片。穿过每个导电层(146，246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146，246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146，246)可以具有比任何下面的导电层(146，246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146，246)可以具有比任何覆盖在上面的导电层(146，246)更大的面积。
在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146，246)的子集可以用作定位在同一层级处的控制栅和字线的组合。每个导电层(146，246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
存储器堆叠结构55中的每一个包括定位在导电层(146，246)的每个层级处的存储器元件的竖直堆叠。导电层(146，246)的子集可以包括用于存储器元件的字线。下面的通孔互连区400中的半导体器件可以包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底材料层909上方。存储器层级组件包括至少一个交替堆叠(132，146，232，246)和竖直延伸穿过至少一个交替堆叠(132，146，232，246)的存储器堆叠结构55。
通过使用背侧沟槽作为导管，用导电层(146，246)替换牺牲材料层(142，242)，该导管用于为牺牲材料层(142，242)提供蚀刻剂并且用于提供用于在背侧凹陷部(143，242)中形成导电材料层(146，246)的反应物，即，在牺牲材料层(142，242)被移除的体积中。
参考图14A和图14B，绝缘衬垫材料层可以共形地沉积在背侧沟槽79和通孔腔体379的侧壁上以及第一接触层级介电材料层280的顶表面上。隔离衬垫材料层包括至少一种介电材料诸如氧化硅、氮化硅和/或至少一种介电金属氧化物。在一个实施方案中，绝缘衬垫材料层可包括硅酸盐玻璃材料。绝缘衬垫材料层的厚度可以在10nm至50nm的范围内，但是也可以使用更小和更大的厚度。绝缘衬垫材料层可例如通过低压化学气相沉积来进行沉积。
可执行各向异性蚀刻工艺以各向异性地蚀刻绝缘衬垫材料层。绝缘衬垫材料层的水平部分可通过各向异性蚀刻工艺移除。背侧沟槽79中的绝缘衬垫材料层的每个剩余部分构成沟槽绝缘间隔物74。通孔腔体379中的绝缘衬垫材料层的每个剩余部分构成绝缘通孔衬垫37。沟槽绝缘间隔物74和绝缘通孔衬垫37中的每一者可拓扑同型于环面(即，可连续拉伸到环面中而不形成或破坏任何孔)，并且可具有相同的材料组成和相同的均匀横向厚度。半导体材料层10的顶表面可以物理地暴露在每个背侧沟槽79的底部处，并且衬底材料层909的顶表面可以物理地暴露在每个通孔腔体379的底部处。
参考图15，可以将至少一种导电材料沉积在背侧沟槽79和通孔腔体379的剩余体积中。例如，第一金属氮化物衬垫层762L和连续掺杂半导体材料层764L可以共形地顺序沉积在背侧沟槽79和通孔腔体379的未填充体积中。第一金属氮化物衬垫层762L包含金属氮化物材料，诸如TiN、TaN和/或WN。第一金属氮化物衬垫层762L的厚度可以在5nm至50nm的范围内，但是也可以使用更小和更大的厚度。
连续掺杂半导体材料层764L可为重掺杂的以提供高电导率。连续掺杂半导体材料层764L可掺杂有p型掺杂剂或n型掺杂剂。连续掺杂半导体材料层764L的电掺杂剂的原子浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。在一个实施方案中，连续掺杂半导体材料层764L可包括多晶硅。连续掺杂半导体材料层764L的厚度可被选择为使得第一金属氮化物衬垫层762L，并且连续掺杂半导体材料层764L可填充背侧沟槽79中的整个空隙，而不完全填充通孔腔体379。换句话讲，未填充体积可存在于每个通孔腔体379内。
参考图16，示出了使连续掺杂半导体材料层764L的材料凹陷的第一各向异性蚀刻工艺。连续掺杂半导体材料层764L的水平部分可从第一接触层级介电材料层280上方和每个通孔腔体379的底部移除。背侧沟槽79中的连续掺杂半导体材料层764L的剩余部分可以凹陷到第一接触层级介电材料层280的顶表面下方。背侧沟槽79中的连续掺杂半导体材料层764L的每个剩余部分构成第一导电沟槽填充材料部分764。每个第一导电沟槽填充材料部分764可以具有从第一接触层级介电材料层280的顶表面竖直凹陷的顶表面。每个第一导电沟槽填充材料部分764可以拓扑同型于球体。
通孔腔体379中的连续掺杂半导体材料层764L的剩余部分可具有大致管状配置。通孔腔体379中的连续掺杂半导体材料层764L的每个剩余部分在本文中被称为掺杂半导体材料层364。每个掺杂半导体材料层364可以拓扑同型于环面。每个掺杂半导体材料层364可以具有环形底表面和环形顶表面，该环形顶表面竖直地凹陷到包括第一接触层级介电材料层280的顶表面的水平平面下方。
可执行第二各向异性蚀刻工艺以移除第一金属氮化物衬垫层762L的水平部分。背侧沟槽79中的第一金属氮化物衬垫层762L的每个剩余部分在本文中被称为第一沟槽填充金属氮化物衬垫762。通孔腔体379中的第一金属氮化物衬垫层762L的每个剩余部分在本文中被称为第一金属氮化物衬垫362。每个第一金属氮化物衬垫362可在底部部分处具有开口。每个掺杂半导体材料层364可以具有环形底表面，该环形底表面接触相应第一金属氮化物衬垫362的平坦底部部分的顶表面。未填充空隙379′可存在于每个通孔腔体379内。衬底材料层909的凹陷表面可物理地暴露在每个未填充空隙379’的底部处。
参考图17，可以将至少一种导电材料沉积在背侧沟槽79和通孔腔体379的剩余未填充体积中。例如，第二金属氮化物衬垫层766L和连续金属填充材料层768L可以共形地顺序沉积在背侧沟槽79和通孔腔体379的未填充体积中。第二金属氮化物衬垫层766L包含金属氮化物材料，诸如TiN、TaN和/或WN。第二金属氮化物衬垫层766L的厚度可以在5nm至50nm的范围内，但是也可以使用更小和更大的厚度。
连续金属填充材料层768L可包括金属填充材料，诸如钨、钌、钴、钼、铜、另一种元素金属和/或包含至少两种元素金属的金属合金。连续金属填充材料层768L的厚度可被选择为使得第二金属氮化物衬垫层766L和连续金属填充材料层768L填充背侧沟槽79中的整个空隙，而不完全填充通孔腔体379。
介电填充材料诸如氧化硅可沉积在通孔腔体379的未填充体积中。介电填充材料可完全填充通孔腔体379中的剩余空隙。可形成连续介电填充材料层380L，该连续介电填充材料层在第一接触层级介电材料层280上方连续延伸并包括向下突出的部分，该向下突出的部分延伸到通孔腔体379的中心部分中。
参考图18A至图18C，可执行平面化工艺诸如化学机械平面化(CMP)工艺以从包括第一接触层级介电材料层280的顶表面的水平平面上方移除连续介电填充材料层380L、连续金属填充材料层768L和第二金属氮化物衬垫层766L的部分。背侧沟槽79中的第二金属氮化物衬垫层766L的每个剩余部分构成第二沟槽填充金属氮化物衬垫766。背侧沟槽79中的连续金属填充材料层768L的每个剩余部分构成第二导电沟槽填充材料部分768。通孔腔体379中的第二金属氮化物衬垫层766L的每个剩余部分构成第二金属氮化物衬垫366。通孔腔体379中的连续金属填充材料层768L的每个剩余部分构成金属材料层368，该金属材料层包括水平板部分(底部部分)和具有大致管状形状的竖直部分。金属材料层368的每个竖直部分包括第一区段和第二区段，该第一区段定位在掺杂半导体材料层364的层级处并且被该掺杂半导体材料层横向包围，该第二区段定位在掺杂半导体材料层364上方并且具有比第一区段更大的横向范围。环形台阶区段可接合第一区段和每个金属材料层368内的区段。连续介电填充材料层380L的每个剩余部分构成电介质通孔芯38。
一般来讲，可以在背侧沟槽79和通孔腔体379中沉积至少一种导电材料。背侧沟槽79可以完全填充有至少一种导电材料，并且通孔腔体379可以仅部分填充有至少一种导电材料。掺杂半导体材料和至少一种金属材料的组合可用作至少一种导电材料以减小机械应力，如果仅使用金属材料填充背侧沟槽79，则机械应力可能过高。通孔腔体379的剩余体积可填充有介电材料，该介电材料形成电介质通孔芯38并且吸收来自通孔腔体379中的至少一种导电材料的机械应力。
填充背侧沟槽79的所有材料部分组在本文中被称为沟槽填充结构(74，76)。每个沟槽填充结构(74，76)包括沟槽绝缘间隔物74和沟槽接触通孔结构76。每个沟槽接触通孔结构76可包括第一沟槽填充金属氮化物衬垫762、第一导电沟槽填充材料部分764、第二沟槽填充金属氮化物衬垫766和第二导电沟槽填充材料部分768。因此，沟槽填充结构(74，76)形成在每个背侧沟槽79内。
填充通孔腔体379的所有材料部分组在本文中被称为通孔结构组件35。每个通孔结构组件35包括：绝缘通孔衬垫37；导电通孔结构36，该导电通孔结构包括沉积在相应通孔腔体379中的至少一种导电材料的剩余部分；以及电介质通孔芯38，该电介质通孔芯包括连续介电填充材料层380L的剩余部分。每个导电通孔结构36可包括第一金属氮化物衬垫362、掺杂半导体材料层364、第二金属氮化物衬垫366和金属材料层368。
一般来讲，每个通孔结构组件35可以竖直地延伸穿过至少一个介电材料部分(诸如第二后向阶梯式介电材料部分265和第一后向阶梯式介电材料部分165)并穿过衬底材料层909的上部部分(例如，部分地延伸到衬底908中)，其中直侧壁(其可以是圆柱形侧壁)从包括第一接触层级介电材料层280的顶表面的水平平面延伸到包括通孔结构组件35的底表面的水平平面。直侧壁可为竖直的或锥形的，具有小于5度的锥角。每个导电通孔结构36可包括从通孔结构组件35的最顶部表面延伸到通孔结构组件35的最底部表面的管状导电部分。电介质通孔芯38可定位在导电通孔结构36的管状导电部分内。源极侧介电材料层910可定位在半导体材料层10和衬底材料层909之间。通孔结构组件35可延伸穿过源极侧介电材料层910，并且可与半导体材料层10横向间隔开。
参考图19A至图19C，可以在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构88的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构86的开口。用于形成延伸通孔结构83的开口可直接在导电通孔结构36中的相应一者的顶表面上形成在通孔互连区400中。
执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转印穿过第二接触层级介电层和第一接触层级介电层(282，280)以及下面的介电材料部分。漏极区63和导电层(146，246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一阶梯式介电材料部分和第二阶梯式介电材料部分(165，265)下面的阶梯式表面处在每个导电层(146，246)上方形成楼梯区接触通孔腔体。延伸通孔腔体可以形成在每个导电通孔结构36上方。随后可以例如通过灰化移除光致抗蚀剂层。
漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一者的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及在导电层(146，246)中的相应一者的顶表面上。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，楼梯区接触通孔结构86可以包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146，246)并且用作存储器堆叠结构55的字线。延伸通孔结构83可直接形成在导电通孔结构36中的相应一者的顶表面上。随后可以例如通过灰化移除光致抗蚀剂层。
参考图20，可以在接触层级介电层(280，282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，至少一个附加介电层可以包括在接触层级介电层(280，282)上方形成的线层级介电层290。较高层级金属互连结构可包括：位线98，其接触漏极接触通孔结构88中的相应一者；以及互连线结构96，其接触和/或电连接到楼梯区接触通孔结构86中的至少一者。较高层级金属互连结构还可包括通孔连接金属线93，该通孔连接金属线接触延伸通孔结构83中的相应一者。
在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电条带(146，246)包括或电连接到单体三维NAND存储器器件的相应字线，衬底908包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对定位在其上的存储器器件的驱动器电路，导电条带(146，246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于衬底908的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一器件层级中的第一控制栅极电极和定位在第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部基本上垂直于衬底908的顶表面延伸，以及包括竖直半导体沟道60的该多个半导体沟道中的一者。单体三维NAND串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件定位成与多个半导体沟道60中的相应一者相邻。
参考图21，介电材料层960可以沉积在线路层级介电层290上方。各种附加存储器管芯金属互连结构980可以形成在介电材料层960中。一般来讲，各种金属互连结构(88，86，98，96，980)可以在第一接触层级介电层280、第二接触层级介电层282、线路层级介电层290和介电材料层960的组合中形成，其中金属互连层级具有适当的移位。介电材料层960的厚度可以在300nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。
垫腔可以形成在附加存储器管芯金属互连结构980的上部部分中，使得存储器管芯金属互连结构980中的相应一者暴露在每个垫腔的底部处。在一个实施方案中，垫腔可被布置成一维阵列或二维阵列，并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。
导电材料可以沉积在垫腔中以形成存储器管芯接合垫988，该存储器管芯接合垫也被称为存储器管芯接合垫。存储器管芯接合垫988可以包括：源极网络存储器侧接合垫，该源极网络存储器侧接合垫电连接到半导体材料层10；字线连接存储器侧接合垫，该字线连接存储器侧接合垫电连接到用作字线的导电层(146，246)中的相应一者；以及位线连接存储器侧接合垫，该位线连接存储器侧接合垫电连接到位线98。示例性结构包括存储器管芯900，其也被称为第一半导体管芯。
存储器管芯900可包括绝缘层(132，232)和字线的交替堆叠，该字线包括导电层(146，246)的子集。交替堆叠{(132，146)，(232，246)}可以具有阶梯式表面，其中导电层(146，246)的子集具有随着距包括存储器管芯接合垫988的存储器管芯900的接合表面的距离而增加的横向范围。存储器堆叠结构55竖直地延伸穿过交替堆叠{(132，146)，(232，246)}。存储器堆叠结构55中的每一者包括相应的竖直半导体沟道60和定位在导电层(146，246)的层级处的相应组的竖直堆叠的存储器元件。每组竖直堆叠的存储器元件可包括电荷存储层54的定位在导电层(146，246)的层级处的部分。字线接触通孔结构(其是接触用作字线的导电层146的子集的楼梯区接触通孔结构86的子集)可以接触字线中的相应一者。字线接触通孔结构中的每一者从字线中的相应一者朝向存储器管芯900的接合表面竖直地延伸。一般来讲，存储器管芯接合垫988可以形成在金属互连结构(88，86，98，96，980)上以提供存储器管芯900。存储器管芯900包括衬底908、存储器堆叠结构55、沟槽填充结构(74，76)、通孔结构组件35、金属互连结构(88，86，98，96，980)和存储器管芯接合垫988。
参考图22，示出了支撑管芯700。支撑管芯700可包括支撑管芯衬底708，该支撑管芯衬底包括衬底半导体层706。支撑管芯700可包括形成于衬底半导体层706上的各种半导体器件710。在一个实施方案中，半导体器件710包括用于操作存储器管芯900中的三维存储器阵列的外围电路。具体地讲，外围电路可被配置为操作定位在存储器管芯900的存储器堆叠结构55内的存储器元件。该外围电路可包括：驱动存储器管芯900内的三维存储器阵列(包括导电层(146，246))的字线驱动器；驱动存储器管芯900中的位线98的位线驱动器；对导电层(146，246)的地址进行解码的字线解码器电路；对位线98的地址进行解码的位线解码器电路；感测存储器管芯900中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路；向存储器管芯900中的半导体材料层10提供电力的源极电源电路；数据缓冲器和/或锁存器或可用于操作存储器管芯900中的存储器堆叠结构55的阵列的任何其他半导体电路。
可以在衬底半导体层706中提供浅沟槽隔离结构720，以提供与各种半导体器件710的电隔离。各种半导体器件710可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。例如，半导体器件710可包括：用于电偏置存储器管芯900的字线的字线驱动器，该字线驱动器包括导电层(146，246)；以及源极电源场效应晶体管，该源极电源场效应晶体管生成要供应到存储器管芯900中的半导体材料层的电力。在一个实施方案中，支撑管芯700的半导体器件710可包括互补金属氧化物半导体(CMOS)器件。
在半导体器件710上方形成介电材料层，该介电材料层在本文被称为支撑管芯介电材料层760。任选地，可形成介电衬垫(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从支撑管芯介电层760扩散到半导体器件710中。支撑管芯金属互连结构780在支撑管芯介电材料层760内形成。支撑管芯金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件或栅极电极触点的相应源极节点和漏极节点的源极电极和漏极电极)、互连层级金属线结构784和互连层级金属通孔结构786。支撑管芯接合垫788可形成在支撑管芯金属互连结构780中的相应一者上。支撑管芯接合垫788被配置为与存储器管芯900的存储器侧接合垫988配合，或者被配置为源极侧接合垫以随后形成在存储器管芯900上，以在存储器管芯900与支撑管芯700之间提供导电路径。
参考图23，示出了根据本公开的实施方案的示例性接合组件，其可以通过将存储器管芯900的存储器侧接合垫988接合到支撑管芯700的支撑管芯接合垫788来形成。金属到金属接合可用于将存储器管芯900接合到支撑管芯700。存储器管芯900和支撑管芯700可以被设置为使得存储器侧接合垫988接触支撑管芯接合垫788中的相应一者，并且可以通过在升高的温度下执行退火工艺在接触成对的支撑管芯接合垫788和存储器侧接合垫988之间引起金属到金属接合。例如，在存储器侧接合垫988和支撑管芯接合垫788包括铜部分的情况下，可以使用铜到铜接合。
参考图24，存储器管芯900的衬底材料层909(例如，硅晶圆)可从背面减薄。磨削、抛光、各向同性蚀刻工艺、各向异性蚀刻工艺或它们的组合可用于减薄衬底材料层909。在一个实施方案中，衬底材料层909可以是厚度在500微米至1mm范围内的可商购获得的硅衬底，并且在减薄之后衬底材料层909的厚度可以在2nm至60nm的范围内，诸如4nm至30nm，尽管在一个实施方案中，减薄的衬底材料层909可以具有各向同性蚀刻工艺(诸如使用KOH溶液的湿法蚀刻)或各向异性蚀刻工艺可在通孔结构组件35的顶表面物理地暴露之后执行，以使衬底材料层909的平坦背侧表面垂直凹陷到包括通孔结构组件35的顶表面的水平平面下方。然而，由于背侧沟槽79比通孔腔体379浅并且不延伸到衬底材料层909中或衬底材料层上方那么深，因此背侧沟槽79中的沟槽填充结构(74，76)在减薄工艺完成之后不会物理地暴露。凹陷深度可以在例如100nm至3微米的范围内，但是也可以使用更小和更大的深度。
参考图25A和图25B，背侧绝缘层916可形成在衬底材料层909的背侧表面上。背侧绝缘层916包含介电材料，诸如氧化硅。在一个实施方案中，背侧绝缘层916可通过衬底材料层909的半导体材料的表面部分的氧化来形成。另选地或除此之外，背侧绝缘层916可通过电介质材料诸如氧化硅的沉积和平面化来形成。根据第二金属氮化物衬垫366的部分在平面化工艺期间是否从金属材料层368移除，如图25A所示，第二金属氮化物衬垫366的平面部分可覆盖金属材料层368，或者如图25B所示，金属材料层368的顶表面可在平面化工艺之后物理地暴露。接合垫1088可形成在每个通孔结构组件35的物理暴露顶表面上。
参考所有附图并且根据本公开的各种实施方案，提供了包括存储器管芯900的半导体结构。存储器管芯900包括：绝缘层(132，146)和导电层(232，246)的交替堆叠{(132，146)，(232，246)}，该交替堆叠定位在衬底908与形成在介电材料层960内的金属互连结构980之间；延伸穿过交替堆叠{(132，146)，(232，246)}的存储器堆叠结构55；至少一个介电材料部分(165，265)，该至少一个介电材料部分定位在衬底908与金属互连结构980之间并且与交替堆叠{(132，146)，(232，246)}相邻；和通孔结构组件35，该通孔结构组件竖直地延伸穿过至少一个介电材料部分(165，265)并且穿过具有直侧壁的衬底908，该直侧壁从第一水平表面延伸到第二水平表面，该第一水平表面接触金属互连结构980中的一者并定位在第一水平平面HP1处，该第二水平表面定位在第二水平平面HP2处并接触定位在衬底908的外表面上的接合垫1088，其中通孔结构35组件包括：管状导电部分，该管状导电部分从第一水平表面延伸到第二水平表面；平面导电部分(诸如第二金属氮化物衬垫366和/或金属材料层368的水平部分)，该平面导电部分在第二水平表面处接触接合垫1088；和电介质通孔芯38，该电介质通孔芯定位在管状导电部分内。
在一个实施方案中，存储器堆叠结构55中的每一者包括竖直半导体沟道60和存储器膜50，该存储器膜接触竖直半导体沟道60并且包括存储器元件的竖直堆叠。
在一个实施方案中，存储器堆叠结构55中的每一者完全定位在第一水平平面HP1和第二水平平面HP2之间，并且与第一水平平面HP1和第二水平平面HP2中的每一者竖直地间隔开。
在一个实施方案中，半导体结构包括：漏极区63，该漏极区接触竖直半导体沟道60中的相应一者的第一端；半导体材料层10，该半导体材料层电连接到存储器堆叠结构55中的每一者的第二端并且定位在交替堆叠{(132，146)，(232，246)}与衬底908之间。
在一个实施方案中，半导体结构包括定位在半导体材料层10和衬底908之间的源极侧介电材料层910，其中通孔结构组件35延伸穿过源极侧介电材料层910并且与半导体材料层10横向间隔开。
在一个实施方案中，半导体结构包括沟槽接触通孔结构76，该沟槽接触通孔结构竖直地延伸穿过交替堆叠{(132，146)，(232，246)}并且接触半导体材料层10的一部分，并且包含与通孔结构组件35相同的一组导电材料。
在一个实施方案中，通孔结构组件35包括横向围绕管状导电部分的绝缘通孔衬垫37；并且沟槽绝缘间隔物74横向围绕沟槽接触通孔结构76，其中沟槽绝缘间隔物74包含与绝缘通孔衬垫37相同的介电材料并且具有与绝缘通孔衬垫37相同的厚度。
在一个实施方案中，绝缘通孔衬垫37从第一水平平面HP1延伸到第二水平平面HP2；并且沟槽绝缘间隔物74完全定位在第一水平平面HP1和第二水平平面HP2之间，并且与第一水平平面HP1和第二水平平面HP2中的每一者竖直地间隔开。
在一个实施方案中，通孔结构组件35包括：掺杂半导体材料层364，该掺杂半导体材料层包括定位在管状导电部分内的竖直部分；和金属材料层368，该金属材料层包括定位在管状导电部分内并且接触电介质通孔芯38的竖直部分。
在一个实施方案中，金属材料层368接触金属互连结构980中的一者；并且掺杂半导体材料层364与第一水平平面HP1竖直地间隔开。
在一个实施方案中，通孔结构组件35包括：第一金属氮化物衬垫362，该第一金属氮化物衬垫从第一水平平面HP1延伸到第二水平平面HP2，并且在第二水平平面HP2处接触接合垫1088，并且接触并横向围绕掺杂半导体材料层364。在一个实施方案中，通孔结构组件35包括第二金属氮化物衬垫366，该第二金属氮化物衬垫从第一水平平面HP1朝向第二水平平面HP2延伸，接触并横向围绕电介质通孔芯38，并且接触并被掺杂半导体材料层364横向包围。
在一个实施方案中，第二金属氮化物衬垫366的水平表面可直接接触接合垫1088。水平表面可以是在其周边内没有任何开口的平坦表面，或者可以是具有穿过其的开口的环形表面。如果第二金属氮化物衬垫366的水平表面具有穿过其的开口，则金属材料层368可直接接触接合垫1088。
在一个实施方案中，半导体结构可包括接合到存储器管芯900的支撑管芯700。支撑管芯700可包括外围电路，该外围电路被配置为操作定位在存储器堆叠结构55内的存储器元件。
本公开的各种实施方案提供了通孔结构组件35和沟槽填充结构(74，76)的同时形成，从而节省了制造成本。具体地讲，可以使用相同各向异性蚀刻工艺来形成背侧沟槽79和通孔腔体379。因为交替堆叠{(132，142)，(232，242)}可具有大量材料层和显著的厚度，所以用于形成深沟槽或深腔的加工成本可能很高。同时形成通孔结构组件35和沟槽填充结构(74，76)可以显著降低加工成本。另外，电介质通孔芯38可吸收由通孔结构组件35内的导电材料产生的机械应力。各种实施方案通过部分地由于用于形成沟槽填充结构(74，76)的加工步骤而减少在常规加工方法中形成通孔结构组件35所需的蚀刻工艺来降低加工成本。在各种实施方案中，可消除对常规方法的通孔腔体的牺牲多晶硅填充的需要。此外，也不再需要移除填充的牺牲多晶硅。因此，可减少加工步骤的数量和加工成本。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种包括存储器管芯的半导体结构，其中所述存储器管芯包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底和金属互连结构之间；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠；
至少一个介电材料部分，所述至少一个介电材料部分定位成与所述衬底和所述金属互连结构之间的所述交替堆叠相邻；和
通孔结构组件，所述通孔结构组件竖直地延伸穿过所述至少一个介电材料部分并穿过所述衬底，所述通孔结构组件包括直侧壁，所述直侧壁从第一水平表面延伸到第二水平表面，所述第一水平表面接触所述金属互连结构中的一者并定位在第一水平平面处，所述第二水平表面定位在第二水平平面处并接触定位在所述衬底的外表面上的接合垫，其中所述通孔结构组件包括：
管状导电部分，所述管状导电部分从所述第一水平表面延伸到所述第二水平表面；
平面导电部分，所述平面导电部分在所述第二水平表面处接触所述接合垫；和
电介质通孔芯，所述电介质通孔芯定位在所述管状导电部分内。
2.根据权利要求1所述的半导体结构，其中所述存储器堆叠结构中的每一者包括竖直半导体沟道和接触所述竖直半导体沟道的存储器膜。
3.根据权利要求2所述的半导体结构，其中所述存储器堆叠结构中的每一者完全定位在所述第一水平平面和所述第二水平平面之间，并且与所述第一水平平面和所述第二水平平面中的每一者竖直地间隔开。
4.根据权利要求2所述的半导体结构，还包括漏极区，所述漏极区接触所述竖直半导体沟道中的相应一者的第一端。
5.根据权利要求4所述的半导体结构，还包括半导体材料层，所述半导体材料层电连接到所述存储器堆叠结构中的每一者的第二端并且定位在所述交替堆叠和所述衬底之间。
6.根据权利要求5所述的半导体结构，还包括沟槽接触通孔结构，所述沟槽接触通孔结构竖直地延伸穿过所述交替堆叠并接触所述半导体材料层的一部分，并且包含与所述通孔结构组件相同的一组导电材料。
7.根据权利要求6所述的半导体结构，其中：
所述通孔结构组件包括横向围绕所述管状导电部分的绝缘通孔衬垫；并且
沟槽绝缘间隔物横向围绕所述沟槽接触通孔结构，其中所述沟槽绝缘间隔物包含与所述绝缘通孔衬垫相同的介电材料并且具有与所述绝缘通孔衬垫相同的厚度。
8.根据权利要求7所述的半导体结构，其中：
所述绝缘通孔衬垫从所述第一水平平面延伸到所述第二水平平面；并且
所述沟槽绝缘间隔物完全定位在所述第一水平平面和所述第二水平平面之间，并且与所述第一水平平面和所述第二水平平面中的每一者竖直地间隔开。
9.根据权利要求1所述的半导体结构，其中所述通孔结构组件包括：
掺杂半导体材料层，所述掺杂半导体材料层包括定位在所述管状导电部分内的竖直部分；和
金属材料层，所述金属材料层包括定位在所述管状导电部分内并接触所述电介质通孔芯的竖直部分。
10.根据权利要求9所述的半导体结构，其中：
所述金属材料层接触所述金属互连结构中的所述一者；并且
所述掺杂半导体材料层与所述第一水平平面竖直地间隔开。
11.根据权利要求10所述的半导体结构，其中所述通孔结构组件包括第一金属氮化物衬垫，所述第一金属氮化物衬垫从所述第一水平平面延伸到所述第二水平平面，并且在所述第二水平平面处接触所述接合垫，并且接触并横向围绕所述掺杂半导体材料层。
12.根据权利要求11所述的半导体结构，其中所述通孔结构组件包括第二金属氮化物衬垫，所述第二金属氮化物衬垫从所述第一水平平面朝向所述第二水平平面延伸，接触并横向围绕所述电介质通孔芯，并且接触并被所述掺杂半导体材料层横向包围。
13.根据权利要求12所述的半导体结构，其中所述第二金属氮化物衬垫直接接触所述接合垫。
14.根据权利要求11所述的半导体结构，还包括支撑管芯，所述支撑管芯接合到所述存储器管芯并且包括外围电路，所述外围电路被配置为操作定位在所述存储器堆叠结构内的存储器元件。
15.一种形成半导体结构的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠；
在与所述交替堆叠相邻的所述衬底上方形成至少一个介电材料部分；
通过所述交替堆叠形成存储器堆叠结构；
使用相同各向异性蚀刻工艺形成延伸穿过所述交替堆叠的沟槽和延伸穿过所述至少一个介电材料部分的通孔腔体，其中所述通孔腔体比所述沟槽深，并且其中所述通孔腔体部分地延伸到所述衬底中；
使用所述沟槽和所述通孔腔体中的材料部分的同时沉积，在所述沟槽中形成沟槽填充结构并且在所述通孔腔体中形成通孔结构组件；
通过从背面减薄所述衬底来物理地暴露所述通孔结构组件的底表面；以及
在所述通孔结构组件的所述底表面上形成接合垫。
16.根据权利要求15所述的方法，其中所述通孔结构组件包括：
管状导电部分，所述管状导电部分从第一水平表面延伸到第二水平表面；
平面导电部分，所述平面导电部分在所述第二水平表面处接触所述接合垫；和
电介质通孔芯，所述电介质通孔芯定位在所述管状导电部分内。
17.根据权利要求15所述的方法，还包括在形成所述沟槽填充结构之前，通过使用所述沟槽作为导管，用导电层替换所述牺牲材料层，所述导管用于为所述牺牲材料层提供蚀刻剂并且用于在所述牺牲材料层被移除的体积中提供用于形成导电材料层的反应物。
18.根据权利要求15所述的方法，还包括：
在所述沟槽和所述通孔腔体的侧壁上共形地沉积绝缘衬垫材料层；
各向异性地蚀刻所述绝缘衬垫材料层，其中所述沟槽中的所述绝缘衬垫材料层的剩余部分构成沟槽绝缘间隔物，并且所述通孔腔体中的所述绝缘衬垫材料层的剩余部分构成绝缘通孔衬垫；以及
在所述沟槽和所述通孔沟槽的剩余体积中沉积至少一种导电材料。
19.根据权利要求18所述的方法，其中：
所述至少一种导电材料填充所述沟槽的剩余体积；
所述方法还包括：在沉积所述至少一种导电材料之后，将介电填充材料沉积在所述通孔腔体的未填充体积中；以及从所述沟槽上方和所述通孔腔体上方移除所述至少一种导电材料和所述介电填充材料的多余部分；
所述沟槽填充结构包括所述沟槽中的所述至少一种导电材料的剩余部分；并且
所述通孔结构组件包括所述通孔腔体中的所述至少一种导电材料的其余部分。
20.根据权利要求15所述的方法，还包括：
在所述沟槽填充结构和所述通孔结构组件上方形成介电材料层和形成于其中的金属互连结构的组合；
在所述金属互连结构上形成存储器管芯接合垫，以形成包括所述衬底、所述存储器堆叠结构、所述沟槽填充结构、所述通孔结构组件、所述金属互连结构和所述存储器管芯接合垫的存储器管芯；以及
将所述存储器管芯接合到支撑管芯，所述支撑管芯包括外围电路，所述外围电路被配置为在减薄所述衬底之前控制定位在所述存储器堆叠结构内的存储器元件。
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