CN114730774A - 包括层间蚀刻停止层的三维存储器器件及其制造方法 - Google Patents

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CN114730774A CN202080081286.4A CN202080081286A CN114730774A CN 114730774 A CN114730774 A CN 114730774A CN 202080081286 A CN202080081286 A CN 202080081286A CN 114730774 A CN114730774 A CN 114730774A
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R·S·马卡拉
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Abstract

本发明提供了一种三维存储器器件，所述三维存储器器件包括：位于衬底上方的第一绝缘层和第一导电层的第一层交替堆叠；位于所述第一层交替堆叠上方的蚀刻停止材料层；位于所述蚀刻停止材料层上方的第二绝缘层和第二导电层的第二层交替堆叠；竖直延伸穿过所述第二层交替堆叠、所述蚀刻停止材料层和所述第一层交替堆叠的层间存储器开口；以及存储器开口填充结构，每个存储器开口填充结构包括位于所述层间存储器开口中的存储器膜和竖直半导体沟道。所述蚀刻停止材料层的材料与所述第一绝缘层、所述第二绝缘层、所述第一导电层和所述第二导电层的材料不同。

Description

包括层间蚀刻停止层的三维存储器器件及其制造方法
相关申请
本申请要求2020年3月27日提交的美国非临时专利申请号16/833,378的优先权的权益，该美国非临时专利申请的全部内容据此以引用的方式并入以用于所有目的。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及包括层间蚀刻停止层的三维存储器器件及其制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的实施方案，一种形成三维存储器器件的方法包括：在衬底上方形成第一绝缘层和第一间隔层的第一层交替堆叠；在第一层交替堆叠上方形成连续蚀刻停止材料层，该蚀刻停止材料层包含与第一绝缘层和第一间隔层的材料不同的蚀刻停止材料；通过执行第一各向异性蚀刻工艺形成穿过第一层交替堆叠的第一层存储器开口；在第一层存储器开口中形成牺牲存储器开口填充结构；在蚀刻停止材料层和牺牲存储器开口填充结构上方形成第二绝缘层和第二间隔层的第二层交替堆叠；通过执行对于蚀刻停止材料层具有选择性的第二各向异性蚀刻工艺来形成向下穿过第二层交替堆叠到达蚀刻停止材料层和牺牲存储器开口填充结构中的至少一者的第二层存储器开口；通过移除牺牲存储器开口填充结构来形成层间存储器开口，其中层间存储器开口包含第一层存储器开口和第二层存储器开口的体积；以及在层间存储器开口中形成存储器堆叠结构，每个存储器堆叠结构包括存储器膜和竖直半导体沟道。
根据本公开的另一个实施方案，一种三维存储器器件包括：位于衬底上方的第一绝缘层和第一导电层的第一层交替堆叠；位于第一层交替堆叠上方的蚀刻停止材料层；位于蚀刻停止材料层上方的第二绝缘层和第二导电层的第二层交替堆叠；竖直延伸穿过第二层交替堆叠、蚀刻停止材料层和第一层交替堆叠的层间存储器开口；以及存储器开口填充结构，每个存储器开口填充结构包括位于层间存储器开口中的存储器膜和竖直半导体沟道。所述蚀刻停止材料层的材料与所述第一绝缘层、所述第二绝缘层、所述第一导电层和所述第二导电层的材料不同。
附图说明
图1A是根据本公开的实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。
图1B是图1A的示例性结构的俯视图。铰接竖直平面A–A'是图1A的竖直剖面图的平面。
图1C是沿图1B的竖直平面C–C'截取的过程中源极层级材料层的放大视图。
图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和蚀刻停止材料层之后的示例性结构的竖直剖面图。
图4A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。
图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A–A'对应于图4A的竖直剖面图的平面。
图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。
图6是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图7A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。
图7B是沿图7A的水平平面B–B'截取的示例性结构的水平剖面图。铰接竖直平面A–A'对应于图7A的竖直剖面图的平面。
图8是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。
图9A至图9D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第一构型的顺序竖直剖面图。
图10A至图10D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第二构型的顺序竖直剖面图。
图11A至图11D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第三构型的顺序竖直剖面图。
图11E是沿图11D的水平平面E–E'截取的存储器开口的第三构型的水平剖面图。
图11F是沿图11D的水平平面F–F'截取的存储器开口的第三构型的水平剖面图。
图12A至图12D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第四构型的顺序竖直剖面图。
图13A至图13D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第五构型的顺序竖直剖面图。
图14A至图14D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第六构型的顺序竖直剖面图。
图15是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图16A是根据本公开的实施方案的在形成第一接触层级介电层和柱腔之后的示例性结构的竖直剖面图。
图16B是沿图16A的水平平面B–B'截取的示例性结构的水平剖面图。铰接竖直平面A–A'对应于图16A的竖直剖面图的平面。
图17是根据本公开的实施方案的在形成介电柱结构之后的示例性结构的竖直剖面图。
图18A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。
图18B是沿图18A的水平平面B–B'截取的示例性结构的水平剖面图。铰接竖直平面A–A'对应于图18A的竖直剖面图的平面。
图19是根据本公开的实施方案的在形成背侧沟槽间隔物之后的示例性结构的竖直剖面图。
图20A至图20E示出了根据本公开的实施方案的在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
图21是根据本公开的实施方案的在形成源极层级材料层之后的示例性结构的竖直剖面图。
图22是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图23A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
图23B是沿图23A的水平平面B–B'截取的示例性结构的水平剖面图。铰接竖直平面A–A'对应于图23A的竖直剖面图的平面。
图24A是根据本公开的实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。
图24B是沿图24A的水平平面B–B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图24A的竖直剖面图的平面。
图24C是沿图24B的竖直平面C–C'截取的示例性结构的竖直剖面图。
图25A是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。
图25B是沿图25A的竖直平面B–B'的示例性结构的水平剖面图。铰接竖直平面A–A'对应于图25A的竖直剖面图的平面。
图26是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的示例性结构的竖直剖面图。
图27是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的示例性结构的第一另选构型的竖直剖面图。
图28是根据本公开的实施方案的在形成第二层结构之后的示例性结构的第二另选构型的竖直剖面图。
图29是根据本公开的实施方案的在形成背侧凹陷部和层间背侧凹陷部之后的示例性结构的第二另选构型的竖直剖面图。
图30是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的示例性结构的第二另选构型的竖直剖面图。
图31A至图31C是示例性结构的过程中第三另选构型的竖直剖面图。
图32是根据本公开的实施方案的包括一组三层结构的示例性结构的另选构型的竖直剖面图。
具体实施方式
如上文所讨论，本公开的实施方案提供了一种包括层间蚀刻停止层的三维存储器器件及其制造方法，其各个方面在本文中详细描述。可使用本公开的实施方案来形成各种半导体设备，诸如包括多个NAND存储器串的三维单体存储器阵列设备。附图未按比例绘制。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触或彼此之间不直接接触，则这两个元件彼此“分离”或彼此“之间分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×107S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×107S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器设备的驱动器电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一设备层级中的至少一个存储器单元位于三维NAND串阵列的第二设备层级中的另一个存储器单元上方。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参见图1A至图1C，示出了根据本公开的实施方案的示例性结构。图1C是图1A和图1B所示的过程中源极层级材料层110'的放大视图。示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。
介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构向和从半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点提供电气布线。较低层级金属互连结构780形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底部表面下方并且任选地接触氮化硅层的底部表面的较低层级金属线结构。
例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极接触的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。
可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
金属材料的任选层和半导体材料的层可沉积在至少一个第二介电材料层768上方或该第二介电材料层的图案化凹陷部内，并且被光刻图案化以提供任选导电板层6和过程中源极层级材料层110'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层110'的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层110'可包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层110'可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
较低源极层级半导体层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。可选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，可选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层110'可以形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。
可对任选的导电板层6和过程中源极层级材料层110'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层110'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
可对任选的导电板层6和过程中源极层级材料层110'进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，楼梯区200可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成任选导电板层6和过程中源极层级材料层110'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围器件区400可以邻近楼梯区200提供。
半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。
较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。
参见图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，并且每个第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电(例如，金属或重掺杂多晶硅)层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层110'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直NAND设备的控制栅极电极。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。
在一个实施方案中，第一绝缘层132可包含氧化硅，并且牺牲材料层142可包括氮化硅或多晶硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
在一个实施方案中，第一层交替堆叠(132,242)的最顶部层可以是第一绝缘层132，其在本文中被称为最顶部第一绝缘层。在另一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是第一牺牲材料层142，其在本文中被称为最顶部第一牺牲材料层。
参见图3，第一层交替堆叠(132,142)可被图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层(未示出)、在最顶部层的层级或最顶部层和紧邻的下层的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可沉积介电填充材料(诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可从包括第一层交替堆叠(132,142)的最顶部表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的工艺中结构。
蚀刻停止材料层180沉积在第一层结构(132,142,165)上方。蚀刻停止材料层180包含蚀刻停止材料，该蚀刻停止材料可在随后将采用的各向异性蚀刻工艺中提供比第一绝缘层132和第一牺牲材料层142的材料更高的蚀刻抗性。在一个实施方案中，蚀刻停止材料层180可包含介电材料(诸如碳化硅氮化物)、介电金属氧化物(诸如氧化铝、氧化铪)、或至少一种过渡金属的任何其他介电氧化物、介电金属氮化物或介电金属氮氧化物。在另一个实施方案中，蚀刻停止材料层180可包含导电材料，诸如元素金属(诸如钨、钛、钽、钼、钴或钌)、金属间合金、导电金属氮化物材料(诸如TiN、TaN或WN)或导电金属碳化物材料(诸如TiC、TaC或WC)。另选地，蚀刻停止材料层180可包含半导体材料，诸如元素半导体材料如多晶硅或化合物半导体材料。另选地，蚀刻停止材料层180可包含碳。蚀刻停止材料层180的厚度可在30nm至300nm的范围内，但也可使用更小和更大的厚度。另选地，蚀刻停止材料层180可包括若干子层，诸如氮化硅子层和金属氧化物子层的组合、氧化硅子层和金属氧化物子层的组合、或包括位于两个氮化钛层之间的钨层的组合。
参见图4A和图4B，各种第一层开口(149,129)可形成为穿过蚀刻停止材料层180和第一层结构(132,142,165)并且进入过程中源极层级材料层110'。可在蚀刻停止材料层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可通过第一各向异性蚀刻工艺转移穿过蚀刻停止材料层180和第一层结构(132,142,165)并且进入过程中源极层级材料层110'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一层交替堆叠(132,142)中的阶梯S的位置。在一个实施方案中，第一层存储器开口149和第一层支撑开口129可被形成为具有相应侧壁，该侧壁具有在0.1度至5度范围内的锥角(如相对于竖直方向测量)。
第一层存储器开口149是穿过第一层交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可形成为第一层存储器开口149的二维阵列。
第一层支撑开口129是形成在楼梯区200中的开口，并且随后用于形成支撑柱结构。可穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的子集。
在一个实施方案中，第一各向异性蚀刻工艺可包括蚀刻所述蚀刻停止材料层180的蚀刻停止材料的初始步骤，以及其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时被蚀刻的后续蚀刻步骤。初始蚀刻步骤的化学性质可交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或可以是锥形的。
在蚀刻穿过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，第一各向异性蚀刻工艺的终端部分的化学性质可被选择成以比过程中源极层级材料层110'的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层110'中的部件层内的半导体材料具有选择性。
在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻通过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地进入较低源极层级半导体层112。第一各向异性蚀刻工艺的终端部分可包含用于蚀刻过程中源极层级材料层110'的各种半导体材料的至少一种蚀刻化学性质。随后可例如通过灰化移除光致抗蚀剂层。
参见图5，可在各种第一层开口(149,129)中形成牺牲第一层开口填充结构(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。优选地，牺牲第一层填充材料与蚀刻停止材料层180的材料不同。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一牺牲材料层142和蚀刻停止材料层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。
在一个实施方案中，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一层交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
可从蚀刻停止材料层180上方移除所沉积的牺牲材料的部分。例如，牺牲第一层填充材料可使用平面化工艺凹陷到蚀刻停止材料层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。蚀刻停止材料层180的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充结构(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲存储器开口填充结构148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲支撑开口填充结构128。各种牺牲第一层开口填充结构(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一层交替堆叠(132,142)上方(诸如从蚀刻停止材料层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充结构(148,128)的顶表面可以与蚀刻停止材料层180的顶表面共面。牺牲第一层开口填充结构(148,128)中的每一者可以或可以不包括其中的腔体。
参见图6，可在蚀刻停止材料层180和牺牲第一层开口填充结构(148,128)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一层交替堆叠(132,142)的顶表面上形成材料层的第二层交替堆叠(232,242)。第二层交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，并且每个第四材料层可包含与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可对第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直NAND设备的控制栅极电极。
在一个实施方案中，每个第二绝缘层232可包含第二绝缘材料，并且每个第二牺牲材料层242可包含第二牺牲材料。在这种情况下，第二层交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二层交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在阶梯区域200中形成，其中对至少一个掩模层的图案进行了适当的调整。可在阶梯区域200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。
随后可在第二层交替堆叠(232,242)上方形成绝缘帽盖层270。绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，绝缘帽盖层270可包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包含氮化硅。
一般来讲，可在过程中源极层级材料层110'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。
可选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸，并且可沿垂直于第一水平方向hd1的第二水平方向hd2横向地间隔开。第二层交替堆叠(232,242)、第二后向阶梯式介电材料部分265、绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。
参见图7A、图7B和图9A，可穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可在绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成穿过其中的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，后者与牺牲第一层开口填充结构(148,128)相同。因此，可使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。
光致抗蚀剂层中的开口的图案可通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。第二各向异性蚀刻工艺对于蚀刻停止材料层180选择性地蚀刻第二层结构(232,242,265,270,72)的材料。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。第二层存储器开口249被形成为向下穿过第二层交替堆叠(232,242)到达蚀刻停止材料层180和牺牲存储器开口填充结构148。第二层支撑开口229被形成为向下穿过第二层交替堆叠(232,242)和/或第二后向阶梯式介电材料部分265到达蚀刻停止材料层180和牺牲支撑开口填充结构128。在一个实施方案中，第二层存储器开口249和第二层支撑开口229可被形成为具有相应侧壁，该侧壁具有在0.1度至5度范围内的锥角(如相对于竖直方向测量)。
第二层存储器开口249直接形成在牺牲存储器开口填充结构148中的相应一者的顶表面上。第二层支撑开口229直接形成在牺牲支撑开口填充结构128中的相应一者的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二层交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。
第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口(249,229)的底部周边可以从下面的牺牲第一层开口填充结构(148,128)的顶表面的周边横向偏移，并且/或者可以完全定位在所述周边内。随后可例如通过灰化移除光致抗蚀剂层。
图9A示出了其中第二层存储器开口249的底部周边从下面的牺牲存储器开口填充结构148的顶表面的周边横向偏移的构型。在一个实施方案中，存储器开口49的第一层存储器开口149可被形成为具有相应侧壁，该侧壁具有0.1度至5度范围内的锥角，并且存储器开口49的第二层存储器开口249可被形成为具有相应侧壁，该侧壁具有0.1度至5度范围内的锥角。穿过第二层存储器开口249的几何中心的竖直轴线可以从穿过第一层存储器开口149的几何中心的竖直轴线横向偏移非零横向偏移距离。元件的几何中心是指假想物体的重心，该假想物体占据与元件相同的体积并且始终具有均匀密度。
牺牲存储器开口填充结构148的牺牲填充材料可以提供比第一绝缘层132和第一牺牲材料层142的材料更低的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。蚀刻停止材料层180的蚀刻停止材料提供比第一绝缘层132和第一牺牲材料层142的材料更高的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。因此，即使由于形成第二层存储器开口249和第二层支撑开口229的图案的光刻工艺的重叠变化，第二层存储器开口249的底部周边从下面的牺牲存储器开口填充结构148的顶表面的周边横向偏移，位于相应的下面的牺牲存储器开口填充结构148的顶表面的周边之外的每个第二层开口249的部分也不会延伸穿过蚀刻停止材料层180，并且第一层交替堆叠(132,142)不被第二各向异性蚀刻工艺蚀刻。
参见图8，可使用蚀刻工艺移除牺牲第一层开口填充结构(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)和蚀刻停止材料层180的材料选择性地蚀刻牺牲存储器开口填充结构148和牺牲支撑开口填充结构128的牺牲第一层填充材料。在第二层存储器开口249和从其移除牺牲存储器开口填充结构148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲支撑开口填充结构128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。每个第一层存储器开口149可以竖直向下延伸到过程中源极层级材料层110'，并且下部源极层级半导体层112的顶表面可物理地暴露于每个层间存储器开口49。在一个实施方案中，每个第一层支撑开口129可以竖直向下延伸到过程中源极层级材料层110'，并且下部源极层级半导体层112的顶表面可物理地暴露于每个层间支撑开口29。
图9A至图9D提供了在形成存储器开口填充结构期间的存储器开口49的第一构型的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。图9A的处理步骤与图7A和图7B的处理步骤相同。一般来讲，层间存储器开口49通过移除第二层存储器开口249下方的牺牲存储器开口填充结构148来形成。每个层间存储器开口49包含第一层存储器开口149和第二层存储器开口249的体积。图8的处理步骤在图7A、图7B和图9A的处理步骤之后执行。随后，在每个层间存储器开口49内形成包括存储器膜和竖直半导体沟道的存储器堆叠结构。
参见图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可围绕每个层间存储器开口49和围绕每个层间支撑开口19沉积在第一层交替堆叠(132,142)、第二层交替堆叠(232,242)和蚀刻停止材料层180的物理暴露表面上。电荷存储层54可包括位于第一牺牲材料层142和第二牺牲材料层242的每个层级处的电荷存储元件。隧穿介电层56形成在电荷存储元件上。
具体地，阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。在这种情况下，可在第一牺牲材料层142和第二牺牲材料层242的层级处形成离散电荷存储元件的竖直堆叠。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中。
参见图9C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口49内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。在一个实施方案中，可在第一层结构(132,142,165)内的存储器开口49的未填充体积中形成不含任何固体或液体材料的空隙(即，气隙)69。覆盖在绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到绝缘帽盖层270的顶表面与绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图9D，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,165)、第二层结构(232,242,270,265,72)、蚀刻停止材料层180、存储器开口填充结构58和支撑开口填充结构共同构成存储器层级组件。
在一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是最顶部第一绝缘层132，并且蚀刻停止材料层180可以直接位于第一层交替堆叠(132,142)内的最顶部第一绝缘层132的顶表面上。在一个实施方案中，蚀刻停止材料层180基本上由介电材料、半导体材料或碳组成。在另一个实施方案中，蚀刻停止材料层180基本上由导电材料组成，该导电材料与随后将通过替换第一牺牲材料层142和第二牺牲材料层242而形成的导电层的材料不同。
图10A至图10D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第二构型的顺序竖直剖面图。在第二构型中，在图3的处理步骤之后并且在执行图4A和图4B的处理步骤之前，修改用于形成如上文所述的示例性结构的第一构型的处理序列以形成附加绝缘层332。具体地，在执行图3的处理步骤之后，直接在第一层交替堆叠(132,232)内的最顶部第一绝缘层132的顶表面上形成蚀刻停止材料层180。附加绝缘层332沉积在蚀刻停止材料层180上。附加绝缘层332可具有与第一绝缘层132相同的材料组成。附加绝缘层332可具有与第一绝缘层132相同范围内的厚度，或者可具有更大的厚度。采用第一各向异性蚀刻工艺形成穿过附加绝缘层332、蚀刻停止材料层180和第一层交替堆叠(132,142)的第一层存储器开口149和第一层支撑开口129，与上述第一各向异性蚀刻工艺相比，该第一各向异性蚀刻工艺可具有用于蚀刻附加绝缘层332的额外蚀刻步骤。牺牲填充材料沉积在第一层存储器开口149和第一层支撑开口129中以及附加绝缘层332上方。可通过执行平面化工艺(诸如凹陷蚀刻和/或化学机械平面化工艺)移除位于水平平面(其包括附加绝缘层332的顶表面)上方的牺牲填充材料的部分来使牺牲填充材料平面化。
参见图10A，可执行图7A、图7B和图9A的处理步骤以形成第二层存储器开口249和第二层支撑开口229。每个第二层存储器开口249至少延伸到相应的下面的牺牲存储器开口填充结构148的顶表面，并且可以或可以不延伸穿过附加绝缘层332。第二层存储器开口249可竖直延伸穿过附加绝缘层332并进入蚀刻停止材料层180的一部分中。
牺牲存储器开口填充结构148的牺牲填充材料可以提供比第一绝缘层132和第一牺牲材料层142的材料更低的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。蚀刻停止材料层180的蚀刻停止材料提供比第一绝缘层132和第一牺牲材料层142的材料更高的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。因此，即使由于形成第二层存储器开口249和第二层支撑开口229的图案的光刻工艺的重叠变化，第二层存储器开口249的底部周边从下面的牺牲存储器开口填充结构148的顶表面的周边横向偏移，位于相应的下面的牺牲存储器开口填充结构148的顶表面的周边之外的每个第二层开口249的部分也不会延伸穿过蚀刻停止材料层180，并且第一层交替堆叠(132,142)不被第二各向异性蚀刻工艺蚀刻。另外，附加绝缘层332提供减少蚀刻停止材料层180的蚀刻的附加材料部分，并且因此降低在第二各向异性蚀刻工艺期间蚀刻穿过蚀刻停止材料层180的可能性。
参见图10B，可执行图9B的处理步骤以在存储器开口49(即，层间存储器开口49)和支撑开口19(即，层间支撑开口)中的每一者中形成包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。
参见图10C，可执行图9C的处理步骤以在腔体49'中沉积介电芯层。在一个实施方案中，可在第一层结构(132,142,165)内的存储器开口49的未填充体积中形成不含任何固体或液体材料的空隙69。覆盖在绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到绝缘帽盖层270的顶表面与绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图10D，可执行图9D的处理步骤以在每个存储器开口49内和每个支撑开口19内形成漏极区63。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,165)、第二层结构(232,242,270,265,72)、蚀刻停止材料层180、附加绝缘层332、存储器开口填充结构58和支撑开口填充结构共同构成存储器层级组件。
在一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是最顶部第一绝缘层132，并且蚀刻停止材料层180可以直接位于第一层交替堆叠(132,142)内的最顶部第一绝缘层132的顶表面上，并且附加绝缘层332可以接触蚀刻停止材料层180的顶表面和第二层交替堆叠(232,242)的底表面。第二层交替堆叠(232,242)的最底部层可以是第二牺牲材料层242或第二绝缘层232。在一个实施方案中，蚀刻停止材料层180基本上由介电材料、半导体材料或碳组成。在另一个实施方案中，蚀刻停止材料层180基本上由导电材料组成，该导电材料与随后将通过替换第一牺牲材料层142和第二牺牲材料层242而形成的导电层的材料不同。
图11A至图11D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第三构型的顺序竖直剖面图。通过对于第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的材料选择性地各向同性蚀刻所述蚀刻停止材料，可以从图9A所示的存储器开口的第一构型或从图10A所示的存储器开口的第二构型得到图11A的存储器开口的第三构型。例如，可采用蚀刻化学物质执行湿式蚀刻工艺，所述蚀刻化学物质对于第一绝缘层132、第一牺牲材料层142、第二绝缘层232、第二牺牲材料层242和附加绝缘层332(如果存在)的材料选择性地蚀刻所述蚀刻停止材料层180的蚀刻停止材料。横向凹陷部可以形成在蚀刻停止材料层180的层级处。横向凹陷距离(即，蚀刻停止材料层180的凹陷侧壁与第二层存储器开口249的侧壁的最近侧部分之间的距离)可在3nm至50nm的范围内，诸如6nm至25nm，但也可采用更小和更大的横向凹陷距离。
参见图11B，可执行图9B的处理步骤以在存储器开口49(即，层间存储器开口49)和支撑开口19(即，层间支撑开口)中的每一者中形成包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。
参见图11C，可执行图9C的处理步骤以在腔体49'中沉积介电芯层。在一个实施方案中，可在第一层结构(132,142,165)内的存储器开口49的未填充体积中形成不含任何固体或液体材料的空隙69。覆盖在绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到绝缘帽盖层270的顶表面与绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图11D至图11F，可执行图9D的处理步骤以在每个存储器开口49内和每个支撑开口19内形成漏极区63。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,165)、第二层结构(232,242,270,265,72)、蚀刻停止材料层180、附加绝缘层332(如果存在)、存储器开口填充结构58和支撑开口填充结构共同构成存储器层级组件。
在一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是最顶部第一绝缘层132，并且蚀刻停止材料层180可以直接位于第一层交替堆叠(132,142)内的最顶部第一绝缘层132的顶表面上。附加绝缘层332(如果存在)可以接触蚀刻停止材料层180的顶表面和第二层交替堆叠(232,242)的底表面。另选地，第二层交替堆叠(232,242)的最底部层可以接触蚀刻停止材料层180的顶表面。第二层交替堆叠(232,242)的最底部层可以是第二牺牲材料层242或第二绝缘层232。在一个实施方案中，蚀刻停止材料层180基本上由介电材料、半导体材料或碳组成。在另一个实施方案中，蚀刻停止材料层180基本上由导电材料组成，该导电材料与随后将通过替换第一牺牲材料层142和第二牺牲材料层242而形成的导电层的材料不同。
一般来讲，每个存储器开口填充结构58包括嵌入第一层交替堆叠(132,142)中的下部部分、嵌入第二层交替堆叠(232,242)中的上部部分和嵌入蚀刻停止材料层180中的层间部分。存储器开口填充结构58的层间部分可具有环形顶表面和环形底表面。存储器开口填充结构58的层间部分的环形顶表面与存储器开口填充结构58的上部部分邻接并重合。存储器开口填充结构58的层间部分的环形底表面与存储器开口填充结构58的下部部分邻接并重合。
每个第二层开口(249,229)的底部周边可以从下面的牺牲第一层开口填充结构(148,128)的顶表面的周边横向偏移，并且/或者可以完全定位在所述周边内，如图11A所示。存储器开口填充结构58的层间部分的环形顶表面的侧壁(即，周边)58T以围绕竖直轴线VA_I的所有方位角从存储器开口填充结构58的上部部分的底部侧壁(即，周边)58U横向向外偏移，所述竖直轴线穿过存储器开口填充结构58的层间部分的几何中心，如图11E所示。此外，如图11F所示，存储器开口填充结构58的层间部分的底表面的侧壁(即，周边)58B在围绕存储器开口填充结构58的层间部分的几何中心的第一方位角范围a内从存储器开口填充结构58的下部部分的顶部侧壁(即，周边)58L横向向外偏移，并且在与第一方位角范围a互补的第二方位角范围b内与存储器开口填充结构58的下部部分的顶部侧壁(即，周边)竖直重合。
穿过存储器开口填充结构58的上部部分的几何中心的竖直轴线VA_U可以沿第一方位角范围a的中点的方向从穿过存储器开口填充结构58的下部部分的几何中心的竖直轴线VA_L横向偏移。穿过存储器开口填充结构58的上部部分的几何中心的竖直轴线VA_U相对于穿过存储器开口填充结构58的下部部分的几何中心的竖直轴线VA_L之间的横向偏移方向可以与穿过层间部分的几何中心的竖直轴线VA_I相对于穿过存储器开口填充结构58的下部部分的几何中心的竖直轴线VA_L之间的横向偏移方向相同。穿过存储器开口填充结构58的上部部分的几何中心的竖直轴线VA_U可以相对于穿过层间部分的几何中心的竖直轴线VA_I沿第一方位角范围a的中点的方向从穿过存储器开口填充结构58的下部部分的几何中心的竖直轴线VA_L横向偏移。
图12A至图12D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第四构型的顺序竖直剖面图。通过在图3的处理步骤处直接在第一层交替堆叠(132,142)的最顶部第一牺牲材料层142的顶表面上形成蚀刻停止材料层180，可以从存储器开口的第一构型得到存储器开口的第四构型。在这种情况下，第一层交替堆叠(132,142)的最顶部层包括最顶部第一牺牲材料层142。可穿过蚀刻停止材料层180和第一层交替堆叠(132,142)形成第一层存储器开口149和第一层支撑开口129。
牺牲填充材料可沉积在第一层存储器开口149和第一层支撑开口129中以及蚀刻停止材料层180上方。可通过执行平面化工艺移除位于水平平面(其包括蚀刻停止材料层180的顶表面)上方的牺牲填充材料的部分来使牺牲填充材料平面化。填充第一层存储器开口149的牺牲填充材料的每个剩余部分构成牺牲存储器开口填充结构148。填充第一层支撑开口129的牺牲填充材料的每个剩余部分构成牺牲支撑开口填充结构128。
参见图12A，可执行图7A、图7B和图9A的处理步骤以形成第二层存储器开口249和第二层支撑开口229。每个第二层存储器开口249至少延伸到相应的下面的牺牲存储器开口填充结构148的顶表面。第二层存储器开口249可竖直延伸到蚀刻停止材料层180的一部分中。
牺牲存储器开口填充结构148的牺牲填充材料可以提供比第一绝缘层132和第一牺牲材料层142的材料更低的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。蚀刻停止材料层180的蚀刻停止材料提供比第一绝缘层132和第一牺牲材料层142的材料更高的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。因此，即使由于形成第二层存储器开口249和第二层支撑开口229的图案的光刻工艺的重叠变化，第二层存储器开口249的底部周边从下面的牺牲存储器开口填充结构148的顶表面的周边横向偏移，位于相应的下面的牺牲存储器开口填充结构148的顶表面的周边之外的每个第二层开口249的部分也不会延伸穿过蚀刻停止材料层180，并且第一层交替堆叠(132,142)不被第二各向异性蚀刻工艺蚀刻。
参见图12B，可执行图9B的处理步骤以在存储器开口49(即，层间存储器开口49)和支撑开口19(即，层间支撑开口)中的每一者中形成包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。
参见图12C，可执行图9C的处理步骤以在腔体49'中沉积介电芯层。在一个实施方案中，可在第一层结构(132,142,165)内的存储器开口49的未填充体积中形成不含任何固体或液体材料的空隙69。覆盖在绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到绝缘帽盖层270的顶表面与绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图12D，可执行图9D的处理步骤以在每个存储器开口49内和每个支撑开口19内形成漏极区63。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,165)、第二层结构(232,242,270,265,72)、蚀刻停止材料层180、附加牺牲材料层342、存储器开口填充结构58和支撑开口填充结构共同构成存储器层级组件。
在一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是最顶部第一牺牲材料层142，并且蚀刻停止材料层180可以直接位于第一层交替堆叠(132,142)内的最顶部第一牺牲材料层142的顶表面上。蚀刻停止材料层180可以接触第二层交替堆叠(232,242)的底表面。第二层交替堆叠(232,242)的最底部层可以是第二牺牲材料层242或第二绝缘层232。在一个实施方案中，蚀刻停止材料层180基本上由介电材料组成。
图13A至图13D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第五构型的顺序竖直剖面图。可通过在形成第二层交替堆叠(232,242)之前在蚀刻停止材料层180的顶表面上沉积牺牲材料层342而从存储器开口的第四构型得到存储器开口的第五构型。附加牺牲材料层342可具有与第一牺牲材料层142相同的材料组成和相同的厚度。可穿过附加牺牲材料层342、蚀刻停止材料层180和第一层交替堆叠(132,142)形成第一层存储器开口149和第一层支撑开口129。
牺牲填充材料可沉积在第一层存储器开口149和第一层支撑开口129中以及蚀刻停止材料层180上方以及附加牺牲材料层342上方。可通过执行平面化工艺移除位于水平平面(其包括附加牺牲材料层342的顶表面)上方的牺牲填充材料的部分来使牺牲填充材料平面化。填充第一层存储器开口149的牺牲填充材料的每个剩余部分构成牺牲存储器开口填充结构148。填充第一层支撑开口129的牺牲填充材料的每个剩余部分构成牺牲支撑开口填充结构128。
参见图13A，可执行图7A、图7B和图9A的处理步骤以形成第二层存储器开口249和第二层支撑开口229。每个第二层存储器开口249至少延伸到相应的下面的牺牲存储器开口填充结构148的顶表面，并且可以或可以不延伸穿过附加牺牲材料层342。第二层存储器开口249可竖直延伸穿过附加牺牲材料层342并进入蚀刻停止材料层180的一部分中。
牺牲存储器开口填充结构148的牺牲填充材料可以提供比第一绝缘层132和第一牺牲材料层142的材料更低的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。蚀刻停止材料层180的蚀刻停止材料提供比第一绝缘层132和第一牺牲材料层142的材料更高的对第二各向异性蚀刻工艺的化学性质的抗蚀刻性。因此，即使由于形成第二层存储器开口249和第二层支撑开口229的图案的光刻工艺的重叠变化，第二层存储器开口249的底部周边从下面的牺牲存储器开口填充结构148的顶表面的周边横向偏移，位于相应的下面的牺牲存储器开口填充结构148的顶表面的周边之外的每个第二层开口249的部分也不会延伸穿过蚀刻停止材料层180，并且第一层交替堆叠(132,142)不被第二各向异性蚀刻工艺蚀刻。另外，附加牺牲材料层342提供减少蚀刻停止材料层180的蚀刻的附加材料部分，并且因此降低在第二各向异性蚀刻工艺期间蚀刻穿过蚀刻停止材料层180的可能性。
参见图13B，可执行图9B的处理步骤以在存储器开口49(即，层间存储器开口49)和支撑开口19(即，层间支撑开口)中的每一者中形成包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。
参见图13C，可执行图9C的处理步骤以在腔体49'中沉积介电芯层。在一个实施方案中，可在第一层结构(132,142,165)内的存储器开口49的未填充体积中形成不含任何固体或液体材料的空隙69。覆盖在绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到绝缘帽盖层270的顶表面与绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图13D，可执行图9D的处理步骤以在每个存储器开口49内和每个支撑开口19内形成漏极区63。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,165)、第二层结构(232,242,270,265,72)、蚀刻停止材料层180、附加牺牲材料层342、存储器开口填充结构58和支撑开口填充结构共同构成存储器层级组件。
在一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是最顶部第一牺牲材料层142，并且蚀刻停止材料层180可以直接位于第一层交替堆叠(132,142)内的最顶部第一牺牲材料层142的顶表面上，并且附加牺牲材料层342可以接触蚀刻停止材料层180的顶表面和第二层交替堆叠(232,242)的底表面。第二层交替堆叠(232,242)的最底部层可以是第二牺牲材料层242或第二绝缘层232。在一个实施方案中，蚀刻停止材料层180基本上由介电材料组成。
图14A至图14D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的第六构型的顺序竖直剖面图。通过对于第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的材料选择性地各向同性蚀刻所述蚀刻停止材料，可以从图12A所示的存储器开口的第四构型或从图13A所示的存储器开口的第五构型得到图14A的存储器开口的第六构型。例如，可采用蚀刻化学物质执行湿式蚀刻工艺，所述蚀刻化学物质对于第一绝缘层132、第一牺牲材料层142、第二绝缘层232、第二牺牲材料层242和附加牺牲材料层342(如果存在)的材料选择性地蚀刻所述蚀刻停止材料层180的蚀刻停止材料。横向凹陷部可以形成在蚀刻停止材料层180的层级处。横向凹陷距离(即，蚀刻停止材料层180的凹陷侧壁与第二层存储器开口249的侧壁的最近侧部分之间的距离)可在3nm至50nm的范围内，诸如6nm至25nm，但也可采用更小和更大的横向凹陷距离。
参见图14B，可执行图9B的处理步骤以在存储器开口49(即，层间存储器开口49)和支撑开口19(即，层间支撑开口)中的每一者中形成包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。
参见图14C，可执行图9C的处理步骤以在腔体49'中沉积介电芯层。在一个实施方案中，可在第一层结构(132,142,165)内的存储器开口49的未填充体积中形成不含任何固体或液体材料的空隙69。覆盖在绝缘帽盖层270上面的介电芯层的水平部分可例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到绝缘帽盖层270的顶表面与绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图14D，可执行图9D的处理步骤以在每个存储器开口49内和每个支撑开口19内形成漏极区63。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,165)、第二层结构(232,242,270,265,72)、蚀刻停止材料层180、任何附加牺牲材料层342(如果存在)、存储器开口填充结构58和支撑开口填充结构共同构成存储器层级组件。
在一个实施方案中，第一层交替堆叠(132,142)的最顶部层可以是最顶部第一牺牲材料层142，并且蚀刻停止材料层180可以直接位于第一层交替堆叠(132,142)内的最顶部第一牺牲材料层142的顶表面上。附加牺牲材料层342(如果存在)可以接触蚀刻停止材料层180的顶表面和第二层交替堆叠(232,242)的底表面。另选地，第二层交替堆叠(232,242)的最底部层可以接触蚀刻停止材料层180的顶表面。第二层交替堆叠(232,242)的最底部层可以是第二牺牲材料层242或第二绝缘层232。在一个实施方案中，蚀刻停止材料层180基本上由介电材料组成。图14D的存储器开口填充结构58的部分可具有与图11D至图11F中的那些相同的构型和方位角关系。
参见图15，示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
参见图16A和图16B，可以在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区域内形成分立的开口。可执行各向异性蚀刻以形成竖直互连区腔体585，所述竖直互连区腔体具有延伸穿过第一接触层级介电层280的基本上竖直的侧壁，第二层结构(232,242,270,265,72)和第一层结构(132,142,165)可形成在光致抗蚀剂层中的开口下方。较低层级金属互连结构780的顶部表面可以在每个竖直互连区腔体585的底部处物理暴露。可以例如通过灰化来移除光致抗蚀剂层。
参见图17，可通过保形沉积工艺(诸如低压化学气相沉积)或自平面化沉积工艺(诸如旋涂)在竖直互连区腔体585中沉积介电材料诸如氧化硅。可以通过平面化工艺从第一接触级介电层280的顶表面上方移除沉积的介电材料的多余部分。竖直互连区腔体585中的介电材料的剩余部分构成互连区介电填充材料部分584。
参见图18A和图18B，可在第一接触层级介电层280上方施加光致抗蚀剂层，并且可对其进行光刻图案化以形成伸长开口，所述伸长开口沿第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可通过将光致抗蚀剂层(未示出)中的图案传递穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,165)并进入过程中源极层级材料层110'中来形成背侧沟槽79。可移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,165)和过程中源极层级材料层110'的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。
参见图19和图20A，可在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物77。例如，可在背侧沟槽79中以及第一接触层级介电层280上方沉积保形间隔物材料层，并且可对其进行各向异性蚀刻以形成背侧沟槽间隔物77。背侧沟槽间隔物77包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物77可包含氮化硅。
参见图20B，可以在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、绝缘帽盖层270、第一接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物77包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物77以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物77时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构包括物理暴露于源极腔体109的侧壁。
参考图20C，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
参考图20D，可在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括竖直半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长具有第二导电类型掺杂的掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×1020/cm3至2.0×1021/cm3(诸如2.0×1020/cm3至8.0×1020/cm3)的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
选择性半导体沉积工艺的持续时间可被选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物77的内侧壁的底端部分。在一个实施方案中，可以通过从源极腔体109周围的半导体表面选择性地沉积具有第二导电类型掺杂的掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层110，其替换过程中源极层级材料层110'。
参见图20E和图21，可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、绝缘帽盖层270、第一接触层级介电层280和源极接触层114选择性地移除背侧沟槽间隔物77。例如，如果背侧沟槽间隔物77包含氮化硅，则可执行使用热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物77。在一个实施方案中，可以将移除背侧沟槽间隔物77的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、绝缘帽盖层270、第一接触层级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。
可以执行氧化工艺以将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。
参见图22，牺牲材料层(142,242)可以对于绝缘层(132,232)、绝缘帽盖层270、蚀刻停止材料层180、第一接触层级介电层280、介电半导体氧化物板122和环形介电半导体氧化物间隔物124被选择性地移除。例如，可使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、绝缘帽盖层270、蚀刻停止材料层180、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包含氮化硅，绝缘层(132,232)、绝缘帽盖层270、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料，并且蚀刻停止材料层180可包含介电金属氧化物、介电金属氮化物、元素金属、金属间合金、导电金属氮化物材料、碳或半导体材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。蚀刻停止材料层180的水平表面可以或可以不物理地暴露于背侧凹陷部(143,243)，具体取决于蚀刻停止材料层180是否接触最顶部第一牺牲材料层142、最底部牺牲材料层242和/或附加牺牲材料层342。图22所示的构型采用图9D、图10D和图11D至图11F所示的存储器开口填充结构的第一构型、第二构型或第三构型，其中蚀刻停止材料层180包含介电材料和/或基本上由介电材料组成。在本文中明确地设想了对应于第四构型、第五构型和第六构型的结构。
在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一些构型中，背侧凹陷部(143,243)可由蚀刻停止材料层180的水平表面和最顶部第一绝缘层132的顶表面竖直地界定，或者由蚀刻停止材料层180的水平表面和最底部第二绝缘层232的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
在另选的实施方案中，代替将间隔物材料层形成为牺牲材料层(142,242)，间隔物材料层可以是随后不被其他层替换的导电(例如，金属或重掺杂多晶硅)层。在这种情况下，省略了背侧凹陷部(143,243)。如果导电层包含重掺杂多晶硅，那么暴露在背侧沟槽79中的多晶硅层的边缘可被硅化以形成面向背侧沟槽79的金属硅化物部分(例如，硅化钨、硅化钛等)。可通过将金属层(例如，钨或钛)沉积到背侧沟槽79中，使金属层与在退火期间暴露于背侧沟槽79中的多晶硅层的边缘部分反应，并且使用金属选择性蚀刻从背侧沟槽79移除任何未反应的金属来进行硅化。
参见图23A和图23B，背侧阻挡介电层(未示出)可以任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿着第一水平方向hd1的非周期性宽度变化和沿着竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可具有比任何覆盖在上面的导电层(146,246)更大的面积。第一牺牲材料层142和第二牺牲材料层242分别用第一导电层146和第二导电层246替换。
在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可包括字线开关器件，所述字线开关器件被配置为控制相应字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
参见图24A至图24C，可通过保形沉积工艺在背侧沟槽79中以及第一接触层级介电层280上方保形地沉积介电材料层。介电材料层可包括例如氧化硅。填充背侧沟槽79的介电材料层的每个部分构成介电壁结构176。在第一接触层级介电层280上方形成的介电材料层的水平部分构成第二接触层级介电层282。第二接触层级介电层282包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
参见图25A和图25B，可在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成各种接触通孔开口。例如，可在存储器阵列区域100中形成用于形成漏极接触通孔结构的开口，并且可在阶梯区域200中形成用于形成阶梯区域接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转移穿过第二和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可用作蚀刻停止结构。可在每个漏极区63上方形成漏极接触通孔腔体，并且可在第一和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。
漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶表面上。阶梯区域接触通孔结构86可包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，阶梯区域接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。
参见图26，可穿过第二和第一接触层级介电层(282,280)、第二和第一后向阶梯式介电材料部分(265,165)以及漏极侧介电层768到达外围器件区400中的较低层级金属互连结构780的第一子集的顶表面形成外围区通孔腔体。可以穿过互连区介电填充材料部分584和漏极侧介电层768到较低层级金属互连结构780的第二子集的顶部表面形成贯通存储器区通孔腔体。至少一种导电材料可以沉积在外围区通孔腔体中和贯通存储器区通孔腔体中。可以从包括第二接触层级介电层282的顶表面的水平平面上方移除至少一种导电材料的多余部分。外围区通孔腔体中的该至少一种导电材料的每个剩余部分构成外围区接触通孔结构488。贯穿存储器区通孔腔体中的该至少一种导电材料的每个剩余部分构成贯穿存储器区通孔结构588。外围区接触通孔结构488和直通存储器区通孔结构588统称为直通存储器层级通孔结构(488,588)。
可以在接触层级介电层(280,282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，至少一个附加介电层可以包括在接触层级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98，以及接触和/或电连接到阶梯区接触通孔结构86和/或外围区接触通孔结构488和/或直通存储器层级通孔结构588中的至少一者的互连线结构96。字线接触通孔结构(其作为阶梯区接触通孔结构86的子集提供)可以通过较低层级金属互连结构780的子集并且通过外围区接触通孔结构488的子集电连接到字线驱动器电路。在例示的示例性结构中，蚀刻停止材料层180可包含介电材料(例如，碳化硅氮化物)、介电金属氧化物(诸如氧化铝、氧化铪)、或至少一种过渡金属的任何其他介电氧化物、介电金属氮化物或介电金属氮氧化物和/或可基本上由它们组成。图26所示的构型采用图9D、图10D和图11D至图11F所示的存储器开口填充结构的第一构型、第二构型或第三构型，其中蚀刻停止材料层180包含介电材料和/或基本上由介电材料组成。在本文中明确地设想了对应于第三构型、第四构型、第五构型和第六构型的结构。
在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电层(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，衬底8包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对位于其上的存储器器件的驱动器电路，导电层(146,246)包括多个控制栅极电极，所述多个控制栅极电极具有基本上平行于衬底8的顶表面延伸的条带形状，所述多个控制栅极电极至少包括位于第一器件层级中的第一控制栅极电极和位于第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部基本上垂直于衬底8的顶表面延伸，以及包括竖直半导体沟道60的所述多个半导体沟道中的一者。单体三维NAND串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件定位成与多个半导体沟道60中的相应一者相邻。
参见图27，其是根据本公开的实施方案的在形成直通存储器层级通孔结构(488,588)和上部金属线结构(96,98)之后的示例性结构的第一另选构型的竖直剖面图。图27所示的构型采用图12D、图13D和图14D所示的存储器开口填充结构的第四构型、第五构型或第六构型，其中蚀刻停止材料层180包含介电材料和/或基本上由介电材料组成。
参见图28，可通过在相同层级处(即，在图6的结构内的蚀刻停止材料层180的层级处)采用蚀刻停止材料层180和层间绝缘层182的组合来从图6所示的第一示例性结构得到示例性结构的第二另选构型。在这种情况下，蚀刻停止材料层180可包含随后用导电材料替换的牺牲介电材料、随后用导电材料替换的牺牲导电材料、随后用导电材料替换的牺牲半导体材料、或保留在最终器件结构中的非牺牲(即，永久性)导电材料。第一阶梯式表面包括蚀刻停止材料层180的竖直表面，并且可包括蚀刻停止材料层180的顶表面的一部分。层间绝缘层182可被形成为第一后向阶梯式介电材料部分165的上部部分。换句话讲，层间绝缘层182和第一后向阶梯式介电材料部分165可被形成为具有相同材料组成的单个连续结构。另选地，层间绝缘层182可以在形成第一后向阶梯式介电材料部分165之后以及在第一后向阶梯式介电材料部分上方沉积并图案化蚀刻停止材料层180之后形成。层间绝缘层182的顶表面可以与蚀刻停止材料层180的顶表面共面。
参见图29，随后可执行图7A至图22的处理步骤。在蚀刻停止材料层180包含牺牲介电材料、牺牲导电材料或牺牲半导体材料的情况下，除了第一背侧凹陷部143和第二背侧凹陷部243之外，还可形成层间背侧凹陷部343。在这种情况下，层间背侧凹陷部343可例如通过执行图22的形成第一背侧凹陷部143和第二背侧凹陷部243的各向同性蚀刻工艺，以及通过执行对于绝缘层(132,232)、绝缘帽盖层270、蚀刻停止材料层180、第一接触层级介电层280、介电半导体氧化物板122和环形介电半导体氧化物间隔物124的材料选择性地各向同性蚀刻所述蚀刻停止材料层180的蚀刻停止材料的附加各向同性蚀刻工艺来形成。可在执行移除第一牺牲材料层142和第二牺牲材料层242的选择性各向同性蚀刻工艺之前或之后执行附加各向同性蚀刻工艺。在蚀刻停止材料层180包含非牺牲导电材料的情况下，在该处理步骤处不蚀刻所述蚀刻停止材料层180。
参见图30，可执行图23A至图26的处理步骤以提供图30所示的示例性结构的第二另选构型。在蚀刻停止材料层180包含牺牲介电材料、牺牲导电材料或牺牲半导体材料的情况下，可以在形成第一导电层146和第二导电层246的同时在层间背侧凹陷部343的体积中形成层间导电层346。在这种情况下，层间导电层346可具有与第一导电层146和第二导电层246相同的材料。另选地，如果蚀刻停止材料层180包含非牺牲导电材料，那么可在层间导电层346的位置处提供蚀刻停止材料层180。在这种情况下，蚀刻停止材料层180可用作层间导电层，并且可具有与第一导电层146和第二导电层246不同的材料组成，或者可具有与所述第一导电层和第二导电层相同的材料组成。
一般来讲，如果蚀刻停止材料层180包含牺牲材料，那么可通过执行层间各向同性蚀刻工艺对于第一绝缘层132、第二绝缘层232和存储器堆叠结构55选择性地移除蚀刻停止材料层180而形成层间背侧凹陷部343，所述层间各向同性蚀刻工艺可以是除形成第一背侧凹陷部143和第二背侧凹陷部243的各向同性蚀刻工艺之外的附加各向同性蚀刻工艺，或者可以是与形成第一背侧凹陷部143和第二背侧凹陷部243的各向同性蚀刻工艺相同的各向同性蚀刻工艺。如果层间各向同性蚀刻工艺与形成第一背侧凹陷部143和第二背侧凹陷部242的各向同性蚀刻工艺不同，那么层间各向同性蚀刻工艺可以在选择性各向同性蚀刻工艺之前或之后执行。在一个实施方案中，层间各向同性蚀刻工艺可以对于第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的材料选择性地蚀刻所述蚀刻停止材料层180的材料。
层间导电层346可通过在形成第一导电层146和第二导电层246的同时用导电材料填充层间背侧凹陷部343来形成。蚀刻停止材料层180可在层间存储器开口周围各向同性地横向凹陷并且通过执行层间各向同性蚀刻工艺来移除。
参见图31A至图31C，示出了示例性结构的过程中第三另选构型。在第三另选构型中，在形成牺牲第一层开口填充结构(148,128)之后但在形成第二层交替堆叠(232,242)之前形成蚀刻停止材料层180。可通过形成穿过第一层交替堆叠(132,242)的第一层开口填充结构(148,128)而不形成蚀刻停止材料层180而从图5所示的构型得到图31A所示的示例性结构的第三另选构型。
参见图31B，蚀刻停止材料层180形成在包含第一层开口填充结构(148,128)的第一层交替堆叠(132,242)上方。然后使用上文相对于图6所述的步骤在蚀刻停止材料层180上方形成包括第二层交替堆叠(232,242)和第二后向阶梯式介电材料部分265的第二层结构。
参见图31C，可使用上文相对于图7A、图7B和图9A所述的步骤形成穿过第二层结构(232,242,265,270,72)的各种第二层开口(249,229)。蚀刻停止材料层180在形成各种第二层开口(249,229)的各向异性蚀刻期间充当蚀刻停止件。然后在相同或单独的蚀刻步骤中穿过蚀刻停止材料层180蚀刻各种第二层开口(249,229)。然后，该过程如上文相对于图8和图9B至图9D所述继续进行。在形成牺牲第一层开口填充结构(148,128)之后，可以上述第一构型、第二构型、第三构型、第四构型、第五构型或第六构型中的任一者进行蚀刻停止材料层180的形成。
本公开的各种实施方案的方案可以扩展到包括多于两层结构的结构。参见图32，示出了示例性结构的第四另选构型，该第四另选构型可通过在形成各种第二层开口和牺牲第二层开口填充结构348之前形成第二蚀刻停止材料层280并且不形成绝缘帽盖层270，通过形成第三绝缘层932和第三牺牲材料层942的第三交替堆叠并且通过形成绝缘帽盖层270，通过形成第三层存储器开口和第三层支撑开口，以及通过执行如上所述的图8至图30的处理步骤并且鉴于第三交替堆叠(932,942)的存在对各个处理步骤进行必要调整，而从图7A和图7B所示的示例性结构得到。一般来讲，本公开的方法和结构可以扩展到包括三个或更多个交替堆叠和两个或更多个蚀刻停止材料层的结构。
在另选的实施方案中，代替形成接触竖直半导体沟道60的侧壁的水平源极接触层114，可在半导体衬底9的顶表面中形成源极区。竖直源极局部互连可以形成在与源极区电接触的背侧沟槽79中。在该另选实施方案中，层6、760和780不形成于存储器阵列区100下方，并且半导体器件700(例如，包括CMOS器件的驱动器电路)可形成于存储器阵列区100旁边(例如，阵列构型旁边的CMOS)或形成在随后接合到存储器阵列区100的单独衬底上(例如，接合到阵列构型的CMOS)。
本公开的各种实施方案采用蚀刻停止材料层180，该蚀刻停止材料层防止在形成第二层存储器开口249期间第一绝缘层132和第一牺牲材料层142的第一层交替堆叠的附带或无意的过度蚀刻。使用蚀刻停止材料层180可减少存储器开口49的扩大直径层间部分的高度和存储器开口49的侧壁凹陷深度的不期望的变化。可通过使用本公开的蚀刻停止材料层180减少和/或抑制存储器膜50中的缺陷以及存储器开口填充结构58内或穿过该存储器开口填充结构的泄漏电流。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成第一绝缘层和第一间隔层的第一层交替堆叠；
在所述第一层交替堆叠上方形成连续蚀刻停止材料层，所述蚀刻停止材料层包含与所述第一绝缘层和所述第一间隔层的材料不同的蚀刻停止材料；
通过执行第一各向异性蚀刻工艺来形成穿过所述第一层交替堆叠的第一层存储器开口；
在所述第一层存储器开口中形成牺牲存储器开口填充结构；
在所述蚀刻停止材料层和所述牺牲存储器开口填充结构上方形成第二绝缘层和第二间隔层的第二层交替堆叠；
通过执行对于所述蚀刻停止材料层具有选择性的第二各向异性蚀刻工艺来形成向下穿过所述第二层交替堆叠到达所述蚀刻停止材料层和所述牺牲存储器开口填充结构中的至少一者的第二层存储器开口；
通过移除所述牺牲存储器开口填充结构来形成层间存储器开口，其中所述层间存储器开口包含所述第一层存储器开口和所述第二层存储器开口的体积；以及
在所述层间存储器开口中形成存储器堆叠结构，每个存储器堆叠结构包括存储器膜和竖直半导体沟道。
2.根据权利要求1所述的方法，还包括分别用第一导电层和第二导电层替换包括第一牺牲材料层的所述第一间隔层和包括第二牺牲材料层的所述第二间隔层。
3.根据权利要求2所述的方法，其中所述蚀刻停止材料层基本上由与所述第一导电层和所述第二导电层的材料不同的导电材料组成。
4.根据权利要求1所述的方法，其中所述第一间隔层包括第一导电层，并且所述第二间隔层包括第二导电层。
5.根据权利要求4所述的方法，其中所述蚀刻停止材料层基本上由与所述第一导电层和所述第二导电层的材料不同的导电材料组成。
6.根据权利要求1所述的方法，还包括：
在所述第一层存储器开口中沉积牺牲填充材料；以及
使所述牺牲填充材料平面化以形成所述牺牲存储器开口填充结构。
7.根据权利要求6所述的方法，其中所述蚀刻停止材料层直接形成在所述第一层交替堆叠内的最顶部第一绝缘层的顶表面上。
8.根据权利要求7所述的方法，还包括：
在所述蚀刻停止材料层上方沉积附加绝缘层，其中所述第一层存储器开口穿过所述附加绝缘层形成，并且其中所述牺牲填充材料沉积在所述第一层存储器开口中以及所述附加绝缘层上方；以及
通过执行平面化工艺移除所述牺牲填充材料的位于包括所述附加绝缘层的顶表面的水平平面上方的一部分来使所述牺牲填充材料平面化。
9.根据权利要求6所述的方法，其中所述蚀刻停止材料层直接形成在所述第一层交替堆叠内的最顶部第一间隔层的顶表面上。
10.根据权利要求9所述的方法，还包括：
在所述蚀刻停止材料层上方沉积附加间隔层，其中所述第一层存储器开口穿过所述附加间隔层形成，并且其中所述牺牲填充材料沉积在所述第一层存储器开口中以及所述附加间隔层上方；以及
通过执行平面化工艺移除所述牺牲填充材料的位于包括所述附加间隔层的顶表面的水平平面上方的一部分来使所述牺牲填充材料平面化。
11.根据权利要求6所述的方法，其中：
穿过所述蚀刻停止材料层进一步形成第一层存储器开口；
在所述第一层存储器开口中以及所述蚀刻停止材料层上方沉积所述牺牲填充材料；并且
使所述牺牲填充材料平面化包括移除所述牺牲填充材料的位于所述蚀刻停止材料层上方的一部分。
12.根据权利要求1所述的方法，其中所述蚀刻停止材料层基本上由介电材料、半导体材料或碳组成。
13.根据权利要求2所述的方法，还包括：
通过执行层间各向同性蚀刻工艺对于所述第一绝缘层、所述第二绝缘层和所述存储器堆叠结构选择性地移除所述蚀刻停止材料层来形成层间背侧凹陷部；以及
通过用导电材料填充所述层间背侧凹陷部来形成层间导电层。
14.根据权利要求13所述的方法，还包括执行对于所述第一绝缘层和所述第二绝缘层选择性地蚀刻所述第一牺牲材料层和所述第二牺牲材料层的选择性各向同性蚀刻工艺，其中在从其移除所述第一牺牲材料层的体积中形成第一背侧凹陷部，并且在从其移除所述第二牺牲材料层的体积中形成第二背侧凹陷部，
其中：
在所述选择性各向同性蚀刻工艺之前或之后执行所述层间各向同性蚀刻工艺；并且
通过在所述第一背侧凹陷部、所述第二背侧凹陷部和所述层间背侧凹陷部中沉积所述导电材料，同时形成所述第一导电层、所述第二导电层和所述层间导电层。
15.根据权利要求1所述的方法，还包括通过执行各向同性蚀刻工艺来围绕所述层间存储器开口使所述蚀刻停止材料层各向同性地凹陷，所述各向同性蚀刻工艺对于所述第一层交替堆叠和所述第二层交替堆叠的材料选择性地蚀刻所述蚀刻停止材料层的材料。
16.根据权利要求1所述的方法，其中在形成所述牺牲存储器开口填充结构之后并且在形成所述第二层交替堆叠之前形成所述蚀刻停止材料层。
17.根据权利要求1所述的方法，其中通过以下操作形成所述存储器膜：
在所述第一层交替堆叠、所述第二层交替堆叠和所述蚀刻停止材料层的物理暴露表面上沉积阻挡介电层；
在所述第一间隔层和所述第二间隔层的每个层级处形成电荷存储元件；以及
在所述电荷存储元件上形成隧穿介电层。
18.根据权利要求1所述的方法，其中穿过所述层间存储器开口的所述第二层存储器开口的几何中心的竖直轴线从穿过所述层间存储器开口的对应第一层存储器开口的几何中心的竖直轴线横向偏移非零横向偏移距离。
19.一种三维存储器器件，所述三维存储器器件包括：
第一绝缘层和第一导电层的第一层交替堆叠，所述第一层交替堆叠位于衬底上方；
蚀刻停止材料层，所述蚀刻停止材料层位于所述第一层交替堆叠上方；
第二绝缘层和第二导电层的第二层交替堆叠，所述第二层交替堆叠位于所述蚀刻停止材料层上方；
层间存储器开口，所述层间存储器开口竖直延伸穿过所述第二层交替堆叠、所述蚀刻停止材料层和所述第一层交替堆叠；以及
存储器开口填充结构，每个存储器开口填充结构包括位于所述层间存储器开口中的存储器膜和竖直半导体沟道，
其中所述蚀刻停止材料层包含与所述第一绝缘层、所述第二绝缘层、所述第一导电层和所述第二导电层的材料不同的蚀刻停止材料。
20.根据权利要求19所述的三维存储器器件，还包括位于所述第二层交替堆叠上方的第二绝缘层和第二导电层的第三层交替堆叠；
其中：
所述存储器开口填充结构中的每个存储器开口填充结构包括嵌入所述第一层交替堆叠中的下部部分、嵌入所述第二层交替堆叠中的上部部分和嵌入所述蚀刻停止材料层中的层间部分；
所述存储器开口填充结构的所述层间部分的环形顶表面的侧壁以围绕竖直轴线的所有方位角从所述存储器开口填充结构的所述上部部分的侧壁横向向外偏移，所述竖直轴线穿过所述层间部分的几何中心；并且
所述存储器开口填充结构的所述层间部分的底表面的侧壁在围绕所述存储器开口填充结构的所述层间部分的所述几何中心的第一方位角范围内从所述下部部分的侧壁横向向外偏移，并且在与所述第一方位角范围互补的第二方位角范围内与所述下部部分的所述侧壁竖直重合；并且
穿过所述存储器开口填充结构的所述上部部分的所述几何中心的竖直轴线相对于穿过所述层间部分的所述几何中心的所述竖直轴线沿所述第一方位角范围的中点的方向从穿过所述存储器开口填充结构的所述下部部分的所述几何中心的竖直轴线横向偏移。
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