CN111684596B - 具有电介质支撑柱的多层三维存储器装置及其制造方法 - Google Patents

具有电介质支撑柱的多层三维存储器装置及其制造方法 Download PDF

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Abstract

一种多层三维存储器阵列包含竖直堆叠的绝缘层和导电层的多个交替堆叠。包含存储器膜和半导体通道的存储器堆叠结构延伸穿过所述交替堆叠。所述交替堆叠形成为绝缘层和牺牲材料层的交替堆叠，且随后通过用导电层替换所述牺牲材料层来修改。用所述导电层替换所述牺牲材料层期间的结构支撑由所述存储器堆叠结构和电介质支撑柱结构提供。所述电介质支撑柱结构可仅针对包含第一绝缘层和第一间隔物材料层的第一层交替堆叠的第一层结构形成，或可在多个层上方竖直地延伸。可在所述交替堆叠中形成阶梯式表面之前或之后形成所述电介质支撑柱结构。

Description

具有电介质支撑柱的多层三维存储器装置及其制造方法
相关申请
本申请要求2018年10月17日提交的第62/747,047号美国临时申请以及2019年2月15日提交的第16/276,952号和第16/276,996号美国非临时专利申请的优先权，且这些文献的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，且确切地说涉及一种具有电介质支撑柱的三维存储器装置及其制造方法。
背景技术
在T.Endoh等人的标题为“具有堆叠环绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本公开的一方面，提供一种三维半导体装置，所述三维半导体装置包括：第一绝缘层和第一导电层的第一层交替堆叠，其位于衬底上方；第二绝缘层和第二导电层的第二层交替堆叠，其位于所述第一层交替堆叠上方；存储器堆叠结构，其竖直地延伸穿过存储器阵列区中的交替堆叠的每一层；所述第一层交替堆叠和所述第二层交替堆叠的阶梯式表面，其位于邻近于存储器阵列区的台阶区中；以及第一层电介质支撑柱结构，其延伸穿过第一层交替堆叠的下伏于阶梯式表面的部分，其中所述电介质支撑柱结构中的每一个的高度随着距存储器阵列区的横向距离而减小。
根据另一实施例，一种三维半导体装置包括：第一绝缘层和第一导电层的第一层交替堆叠，其位于衬底上方；第二绝缘层和第二导电层的第二层交替堆叠，其位于所述第一层交替堆叠上方；存储器阵列区，其包含竖直地延伸穿过第一层交替堆叠和第二层交替堆叠的每一层的存储器堆叠结构；台阶区，其包含第一层交替堆叠的第一阶梯式表面和第二层交替堆叠的第二阶梯式表面；电介质支撑柱结构，其基本上由至少一种电介质材料组成且延伸穿过第一层交替堆叠而不延伸穿过第二层交替堆叠的任何层；以及复合支撑柱结构，其包括半导体材料部分且延伸穿过第一层交替堆叠的所有层并穿过第二阶梯式表面。
根据另一实施例，一种形成半导体结构的方法包括：在衬底上方形成第一绝缘层和第一间隔物材料层的第一层交替堆叠；在第一台阶区中穿过第一层交替堆叠形成处理中电介质支撑柱结构；在第一层交替堆叠和处理中支撑柱结构上方形成第二绝缘层和第二牺牲材料层的第二层交替堆叠；图案化第二层交替堆叠和第一层交替堆叠以形成第一层交替堆叠上的第一阶梯式表面和第二层交替堆叠上的第二阶梯式表面，其中所述处理中电介质支撑柱结构竖直地侧支凹进以提供包括至少一种电介质材料且延伸穿过第一层交替堆叠并具有不同高度的电介质支撑柱结构；在存储器阵列区中形成竖直地延伸穿过第一层交替堆叠和第二层交替堆叠的每一层的存储器堆叠结构；以及用第一导电层和第二导电层替换第一间隔物材料层和第二间隔物材料层的剩余部分。
根据另一实施例，一种三维半导体装置包括：第一绝缘层和第一导电层的第一层交替堆叠，其位于衬底上方；第二绝缘层和第二导电层的第二层交替堆叠，其位于所述第一层交替堆叠上方；存储器阵列区，其包含竖直地延伸穿过第一层交替堆叠和第二层交替堆叠的每一层的存储器堆叠结构；台阶区，其包含第一层交替堆叠的第一阶梯式表面和第二层交替堆叠的第二阶梯式表面；以及电介质支撑柱结构，其基本上由至少一种电介质材料组成且定位于台阶区内，其中电介质支撑柱结构中的一个延伸穿过第一层交替堆叠的所有层和第二层交替堆叠的至少一最底部层，且在第一层交替堆叠的最顶部层的层级处具有比第二层交替堆叠的最底部层的层级处大的横向范围。
根据另一实施例，一种形成半导体结构的方法包括：在衬底上方形成第一绝缘层和第一间隔物材料层的第一层交替堆叠；在第一层交替堆叠上方形成第二绝缘层和第二牺牲材料层的第二层交替堆叠；形成至少从包含第二层交替堆叠的最顶部表面的水平平面至少向包含第一层交替堆叠的最底部表面的水平平面竖直地延伸的层间支撑开口，其中所述层间支撑开口中的每一个在第一层交替堆叠的最顶部层的层级处具有比第二层交替堆叠的最底部层的层级处大的横向范围；在层间支撑开口中形成电介质支撑柱结构；通过在形成电介质支撑柱结构之前或之后图案化第一层交替堆叠和第二层交替堆叠来形成第一层交替堆叠上的第一阶梯式表面和第二层交替堆叠上的第二阶梯式表面；在存储器阵列区中形成竖直地延伸穿过第一层交替堆叠和第二层交替堆叠的每一层的存储器堆叠结构；以及用第一导电层和第二导电层替换第一间隔物材料层和第二间隔物材料层的剩余部分。
附图说明
图1A是根据本公开的第一实施例在半导体衬底上形成半导体装置、下部层级电介质层、下部金属互连结构和处理中源极层级材料层之后的第一示例性结构的竖直横截面图。
图1B是图1A的第一示例性结构的俯视图。铰合的竖直平面A-A'是图1A的竖直横截面图的平面。
图1C是沿着图1B的竖直平面C-C'的处理中源极层级材料层的放大图。
图2是根据本公开的实施例在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第一示例性结构的竖直横截面图。
图3是根据本公开的实施例在图案化第一台阶区、第一逆向阶梯式电介质材料部分和层间电介质层之后的第一示例性结构的竖直横截面图。
图4A是根据本公开的实施例在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直横截面图。
图4B是图4A的第一示例性结构的水平横截面图。铰合的竖直平面A-A'对应于图4A的竖直横截面图的平面。
图5是根据本公开的实施例在形成各种牺牲填充结构之后的第一示例性结构的竖直横截面图。
图6是根据本公开的实施例在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二逆向阶梯式电介质材料部分之后的第一示例性结构的竖直横截面图。
图7A是根据本公开的实施例在形成第二层存储器开口和第二层支撑开口之后的第一示例性结构的竖直横截面图。
图7B是沿着图7A的水平平面B-B'的第一示例性结构的水平横截面。铰合的竖直平面A-A'对应于图7A的竖直横截面图的平面。
图8是根据本公开的实施例在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直横截面图。
图9A-9D示出根据本公开的实施例在形成存储器开口填充结构期间的存储器开口的循序竖直横截面图。
图10是根据本公开的实施例在形成存储器开口填充结构和支撑柱结构之后的第一示例性结构的竖直横截面图。
图11A是根据本公开的实施例在形成第一触点层级电介质层和背侧沟槽之后的第一示例性结构的竖直横截面图。
图11B是沿着图11A的水平平面B-B'的第一示例性结构的水平横截面。铰合的竖直平面A-A'对应于图11A的竖直横截面图的平面。
图12是根据本公开实施例在形成背侧沟槽间隔物之后的第一示例性结构的竖直横截面图。
图13A-13E示出根据本公开的实施例在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的循序竖直横截面图。
图14是根据本公开的实施例在形成源极层级材料层之后的第一示例性结构的竖直横截面图。
图15是根据本公开的实施例在形成背侧凹部之后的第一示例性结构的竖直横截面图。
图16是根据本公开的实施例在形成导电层之后的第一示例性结构的竖直横截面图。
图17A是根据本公开的实施例在背侧沟槽中形成电介质壁结构之后的第一示例性结构的竖直横截面图。
图17B是沿着图17A的水平平面B-B'的第一示例性结构的水平横截面。铰合的竖直平面A-A'对应于图17A的竖直横截面图的平面。
图17C是沿着图17B的竖直平面C-C'的第一示例性结构的竖直横截面图。
图18A是根据本公开的实施例在形成第二触点层级电介质层和各种触点通孔结构之后的第一示例性结构的竖直横截面图。
图18B是沿着图18A的竖直平面B-B'的第一示例性结构的竖直横截面图。铰合的竖直平面A-A'对应于图18A的竖直横截面图的平面。
图19是根据本公开的实施例在形成贯穿存储器层级的通孔结构和上部金属线结构之后的第一示例性结构的竖直横截面图。
图20A是根据本公开的实施例在形成第一层存储器开口和第一层支撑开口之后的第二示例性结构的台阶区的竖直横截面图。
图20B是图20A的第二示例性结构的存储器阵列区的竖直横截面图。
图21是根据本公开的实施例在移除图案化蚀刻掩模之后的第二示例性结构的台阶区的竖直横截面图。
图22是根据本公开的实施例在形成牺牲第一层存储器开口填充结构和牺牲第一层支撑开口填充结构之后的第二示例性结构的台阶区的竖直横截面图。
图23是根据本公开的实施例在形成电介质掩模层之后的第二示例性结构的台阶区的竖直横截面图。
图24是根据本公开的实施例在形成图案化光致抗蚀剂层之后的第二示例性结构的台阶区的竖直横截面图。
图25是根据本公开的实施例在图案化电介质掩模层之后的第二示例性结构的台阶区的竖直横截面图。
图26是根据本公开的实施例在移除图案化光致抗蚀剂层之后的第二示例性结构的台阶区的竖直横截面图。
图27是根据本公开的实施例在移除牺牲第一层支撑开口填充结构的第一子组之后的第二示例性结构的台阶区的竖直横截面图。
图28是根据本公开的实施例在第一层支撑开口的第一子组中沉积电介质填充材料层之后的第二示例性结构的台阶区的竖直横截面图。
图29是根据本公开的实施例在形成处理中电介质支撑柱结构之后的第二示例性结构的台阶区的竖直横截面图。
图30是根据本公开的实施例在移除电介质掩模层之后的第二示例性结构的台阶区的竖直横截面图。
图31是根据本公开的实施例在形成第二绝缘层和第二牺牲材料层的第二层交替堆叠之后的第二示例性结构的竖直横截面图。
图32是根据本公开的实施例在形成第一阶梯式表面和第二阶梯式表面之后的第二示例性结构的竖直横截面图。
图33是根据本公开的实施例在形成逆向阶梯式电介质材料部分之后的第二示例性结构的竖直横截面图。
图34是根据本公开的实施例在形成第二层存储器开口和第二层支撑开口之后的第二示例性结构的竖直横截面图。
图35是根据本公开的实施例在形成存储器开口填充结构和复合支撑柱结构之后的第二示例性结构的竖直横截面图。
图36是根据本公开的实施例在形成字线触点通孔结构之后的第二示例性结构的竖直横截面图。
图37是根据本公开的实施例在形成第一绝缘层和第一牺牲材料层的第一层交替堆叠、第一阶梯式表面和第一逆向阶梯式电介质材料部分之后的第三示例性结构的竖直横截面图。
图38是根据本公开的实施例在形成牺牲第一层存储器开口填充结构和牺牲第一层支撑开口填充结构之后的第三示例性结构的竖直横截面图。
图39是根据本公开的实施例在形成第二绝缘层和第二牺牲材料层的第二层交替堆叠、第二阶梯式表面和第二逆向阶梯式电介质材料部分之后的第三示例性结构的竖直横截面图。
图40是根据本公开的实施例在形成第二层存储器开口和第二层支撑开口之后的第三示例性结构的竖直横截面图。
图41是根据本公开的实施例在形成牺牲第二层存储器开口填充结构和牺牲第二层支撑开口填充结构之后的第三示例性结构的竖直横截面图。
图42是根据本公开的实施例在沉积电介质掩模层之后的第三示例性结构的竖直横截面图。
图43是根据本公开的实施例在形成图案化光致抗蚀剂层之后的第三示例性结构的台阶区的竖直横截面图。
图44是根据本公开的实施例在图案化电介质掩模层之后的第三示例性结构的台阶区的竖直横截面图。
图45是根据本公开的实施例在移除图案化光致抗蚀剂层之后的第三示例性结构的台阶区的竖直横截面图。
图46是根据本公开的实施例在移除牺牲支撑开口填充结构和形成层间支撑开口之后的第三示例性结构的台阶区的竖直横截面图。
图47是根据本公开的实施例在层间支撑开口中沉积电介质填充材料层之后的第三示例性结构的台阶区的竖直横截面图。
图48是根据本公开的实施例在形成电介质支撑柱结构之后的第三示例性结构的台阶区的竖直横截面图。
图49是根据本公开的实施例在移除电介质掩模层之后的第三示例性结构的台阶区的竖直横截面图。
图50是根据本公开的实施例在移除牺牲存储器开口填充结构和形成层间存储器开口之后的第三示例性结构的竖直横截面图。
图51是根据本公开的实施例在形成存储器开口填充结构之后的第三示例性结构的竖直横截面图。
图52是根据本公开的实施例在形成第一绝缘层和第一牺牲材料层的第一层交替堆叠之后的第四示例性结构的竖直横截面图。
图53是根据本公开的实施例在形成牺牲第一层存储器开口填充结构和牺牲第一层支撑开口填充结构之后的第四示例性结构的竖直横截面图。
图54是根据本公开的实施例在形成第二绝缘层和第二牺牲材料层的第二层交替堆叠、第二层存储器开口和第二层支撑开口之后的第四示例性结构的竖直横截面图。
图55是根据本公开的实施例在形成牺牲第二层存储器开口填充结构和牺牲第二层支撑开口填充结构之后的第四示例性结构的竖直横截面图。
图56是根据本公开的实施例在沉积覆盖氮化硅层之后的第四示例性结构的竖直横截面图。
图57是根据本公开的实施例在形成图案化光致抗蚀剂层之后的第四示例性结构的竖直横截面图。
图58是根据本公开的实施例在图案化覆盖氮化硅层之后的第四示例性结构的竖直横截面图。
图59是根据本公开的实施例在移除图案化光致抗蚀剂层之后的第四示例性结构的竖直横截面图。
图60是根据本公开的实施例在移除牺牲支撑开口填充结构和形成层间支撑开口之后的第四示例性结构的竖直横截面图。
图61是根据本公开的实施例在层间支撑开口中沉积电介质填充材料层之后的第四示例性结构的竖直横截面图。
图62是根据本公开的实施例在形成电介质支撑柱结构之后的第四示例性结构的竖直横截面图。
图63是根据本公开的实施例在形成第二电介质掩模层之后的第四示例性结构的竖直横截面图。
图64是根据本公开的实施例在移除台阶区中的第一和第二电介质掩模层之后的第四示例性结构的竖直横截面图。
图65是根据本公开的实施例在形成第一阶梯式表面和第二阶梯式表面之后的第四示例性结构的竖直横截面图。
图66是根据本公开的实施例在形成逆向阶梯式电介质材料部分之后的第四示例性结构的竖直横截面图。
图67是根据本公开的实施例在移除电介质掩模层之后的第四示例性结构的竖直横截面图。
图68是根据本公开的实施例在移除牺牲存储器开口填充结构和形成层间存储器开口之后的第四示例性结构的竖直横截面图。
图69是根据本公开的实施例在形成存储器开口填充结构之后的第四示例性结构的竖直横截面图。
图70是根据本公开的实施例在形成字线触点通孔结构之后的第四示例性结构的竖直横截面图。
具体实施方式
缝隙沟槽、支撑柱结构和字线触点通孔结构形成有紧密间距以便按比例缩放三维存储器装置。包含虚设半导体通道和虚设存储器膜且与半导体通道和存储器膜同时形成的支撑柱结构减小处理成本，但归因于与字线触点通孔结构和缝隙沟槽中的源极线形成电短路的风险而使得难以按比例缩放支撑柱结构。此外，例如非晶硅等牺牲半导体材料如果在形成用于阶台区的阶梯式表面期间物理地暴露则可能致使粒子生成。因此，优选地避免在形成阶梯式表面期间蚀刻牺牲半导体材料，这对处理造成约束。鉴于上述内容，本公开的实施例是针对一种具有电介质支撑柱的三维存储器装置及其制造方法，其各个方面在下文详细论述。电介质支撑柱结构不会在阶梯式表面蚀刻期间造成短路和粒子生成的风险。本公开的实施例可用于形成各种半导体装置，例如包括多个NAND存储器串的三维单片存储器阵列装置。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个例项的情况下，可重复元件的多个例项。相同参考标号指代相同元件或类似元件。除非另外明确地陈述，否则推测具有相同参考标号的元件具有相同的材料组成。例如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，且可跨越本公开的说明书和权利要求书使用不同序数。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文所用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。如本文所使用，“处理中”结构或“瞬时”结构指代随后被修改的结构。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。举例来说，层可定位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可在其中包含一个或多个层，和/或可在其上、其上方和/或其下方具有一个或多个层。
如本文中所使用，“存储器层级”或“存储器阵列层级”指代对应于包含存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶部表面的平面)和包含存储器元件阵列的最底部表面的第二水平平面之间的总体区的层级。如本文中所使用，“贯穿堆叠”元件是指竖直地延伸穿过存储器层级的元件。
如本文中所使用，“半导电材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且能够在与电掺杂剂合适地掺杂后产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重度掺杂半导体材料”是指以足够高的原子浓度与电掺杂剂掺杂以变为导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重度掺杂半导体材料，或可以是包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导电或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导电或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
单片三维存储器阵列是其中在例如半导体晶片等单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可以单独形成，且接着封装在一起以形成非单片存储器装置。举例来说，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构造，如标题为“三维结构存储器(Three-dimensionalStructure Memory)”的第5,915,167号美国专利中所描述。衬底可在结合之前薄化或从存储器层级移除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。衬底可包含在其上制造的集成电路，例如用于存储器装置的驱动器电路。
根据本公开的一方面，p-n结可形成于源极-选择栅极电极层的层级处，方式是提供重度掺杂有硼原子的源极层级p掺杂层和随后被n掺杂源极接触层替换的下伏牺牲源极层级牺牲层。归因于与来自n掺杂源极接触层的n型掺杂剂原子相比硼原子的快速扩散率，在每一竖直半导体通道的底部部分处，硼原子比来自n掺杂源极接触层的n型掺杂剂原子向上扩散得更远。陡峭的p-n结形成于源极-选择栅极电极层的层级处以提供用于单元擦除操作的足够的GIDL电流。
本公开的各种实施例的三维存储器装置包含单片三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。单片三维NAND串位于定位在衬底上方的单片三维NAND串阵列中。三维NAND串阵列的第一装置层级中的至少一个存储器单元位于三维NAND串阵列的第二装置层级中的另一存储器单元上方。
大体上，半导体封装(或“封装”)指代可通过一组引脚或焊球附接到电路板的单位半导体装置。半导体封装可以包含半导体芯片(或“芯片”)或例如通过倒装芯片结合或另一种晶片到晶片结合而结合在一起的多个半导体芯片。封装或芯片可以包含单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可独立地执行外部命令或报告状态的最小单位。通常，具有多个裸片的封装或芯片能够同时执行与其中的平面总数目一样多的外部命令。每一裸片包含一个或多个平面。相同的并发操作可在同一裸片内的每一平面中执行，但可能存在一些限制。在其中裸片是存储器裸片(即，包含存储器元件的裸片)的实施例中，并发读取操作、并发写入操作或并发擦除操作可在同一存储器裸片内的每一平面中执行。在存储器裸片中，每一平面含有若干存储器块(或“块”)，其为可在单个擦除操作中被擦除的最小单位。每一存储器块含有若干页，页是可选择用于编程的最小单位。页也是可针对读取操作选择的最小单位。
参看图1A-1C，示出根据本公开的第一实施例的第一示例性结构。图1C是图1A和1B中示出的处理中源极层级材料层10'的放大图。第一示例性结构包含衬底8和形成于其上的半导体装置710。衬底8包含至少在其上部部分处的衬底半导体层9。浅沟槽隔离结构720可形成于衬底半导体层9的上部部分中以在半导体装置之间提供电隔离。半导体装置710可包含例如场效应晶体管，其包含相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以CMOS配置来布置。每一栅极结构750可包含例如栅极电介质752、栅极电极754、电介质栅极间隔物756和栅极顶盖电介质758。半导体装置可包含任何半导体电路以支持随后待形成的存储器结构的操作，所述存储器结构通常被称作驱动器电路，其也被称为外围电路。如本文中所使用，外围电路是指可在用于存储器装置的存储器阵列结构外部实施的字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、供电/配电电路、数据缓冲器和/或锁存器，或任何其它半导体电路中的任一个、每一个或全部。举例来说，半导体装置可包含用于对随后待形成的三维存储器结构的字线进行电偏置的字线切换装置。
电介质材料层形成于半导体装置上方，其在本文中被称作下部层级电介质材料层760。下部层级电介质材料层760可包含例如电介质衬里762(例如，阻止移动离子的扩散和/或将适当应力施加到下伏结构的氮化硅衬里)、上覆于电介质衬里762的第一电介质材料层764、上覆于第一电介质材料层764的氮化硅层(例如，氢扩散屏障)766，以及至少一个第二电介质层768。
包含下部层级电介质材料层760的电介质层堆叠充当用于下部层级金属互连结构780的基质，所述下部层级金属互连结构提供半导体装置的各种节点之间的电学布线以及用于随后待形成的贯穿存储器层级的触点通孔结构的着陆衬垫。下部层级金属互连结构780嵌入于下部层级电介质材料层760的电介质层堆叠内，且包括位于氮化硅层766的底部表面下方且任选地接触所述底部表面的下部层级金属线结构。
举例来说，下部层级金属互连结构780可嵌入于第一电介质材料层764内。第一电介质材料层764可以是其中循序地嵌入下部层级金属互连结构780的各种元件的多个电介质材料层。第一电介质材料层764当中的每一电介质材料层可以包含经掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和电介质金属氧化物(例如氧化铝)中的任一种。在一个实施例中，第一电介质材料层764可包括具有不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数的介电常数3.9的电介质材料层，或基本上由所述电介质材料层组成。下部层级金属互连结构780可包含各种装置触点通孔结构782(例如，接触装置的相应源极和漏极节点的源极和漏极电极或栅极电极接触件)、中间下部层级金属线结构784、下部层级金属通孔结构786，以及配置成充当用于随后待形成的贯穿存储器层级的触点通孔结构的着陆衬垫的着陆衬垫层级金属线结构788。
着陆衬垫层级金属线结构788可形成于第一电介质材料层764(其可以是多个电介质材料层)的最顶部电介质材料层内。下部层级金属互连结构780中的每一个可包含金属氮化物衬里和金属填充结构。着陆衬垫层级金属线结构788的顶部表面和第一电介质材料层764的最顶部表面可通过例如化学机械平坦化等平坦化过程而平坦化。氮化硅层766可直接形成在着陆衬垫层级金属线结构788的顶部表面和第一电介质材料层764的最顶部表面上。
所述至少一个第二电介质材料层768可以包含单个电介质材料层或多个电介质材料层。所述至少一个第二电介质材料层768当中的每一电介质材料层可以包含经掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一种。在一个实施例中，所述至少一个第一第二材料层768可包括具有不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层，或基本上由所述电介质材料层组成。
任选的金属材料层和半导体材料层可沉积在所述至少一个第二电介质材料层768上方，或所述至少一个第二电介质材料层768的图案化凹部内，且经光刻图案化以提供任选的导电板层6和处理中源极层级材料层10'。任选的导电板层6(如果存在)提供用于流入或流出处理中源极层级材料层10'的电流的高电导率导电路径。任选的导电板层6包含例如金属或重度掺杂半导体材料等导电材料。举例来说，任选的导电板层6可包含厚度在3nm到100nm的范围内的钨层，但也可使用更小和更大的厚度。金属氮化物层(未图示)可作为扩散屏障层提供在导电板层6的顶部上。导电板层6可充当成品装置中的特殊源极线。另外，导电板层6可以包括蚀刻终止层，且可以包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包含例如导电金属氮化物(例如，TiN)等金属化合物材料和/或金属(例如，W)。任选的导电板层6的厚度可在5nm到100nm的范围内，但也可使用更小和更大的厚度。
处理中源极层级材料层10'可以包含随后被修改以形成源极层级材料层的各种层。在通过修改处理中源极层级材料层10'而在后续处理步骤中形成后，源极层级材料层包含充当用于三维存储器装置的竖直场效应晶体管的共同源极区的源极接触层。处理中源极层级材料层10'包含源极层级牺牲层104，以及包含硼原子作为p型掺杂剂原子的至少一个源极层级半导体层(例如下部源极层级半导体层112和/或上部源极层级半导体层116)。在一个实施例中，处理中源极层级材料层10'从下到上可包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105、上部源极层级半导体层116、源极层级绝缘层117以及源极选择层级导电层118。
在一个实施例中，下部源极层级半导体层112可包含p掺杂半导体材料，例如p掺杂多晶硅或p掺杂非晶硅。下部源极层级半导体层112可包含在1.0×1019/cm3到1.0×1021/cm3的范围内(例如1.0×1020/cm3到8.0×1020/cm3)的原子浓度下的硼原子。下部源极层级半导体层112可通过利用原位n型掺杂或利用非原位n型掺杂进行化学气相沉积来形成。举例来说，硼原子可植入到本征非晶硅层或本征多晶硅层中以提供下部源极层级半导体层112。
或者，下部源极层级半导体层112包含n掺杂半导体材料，例如n掺杂多晶硅或n掺杂非晶硅。下部源极层级半导体层112可包含在1.0×1020/cm3到2.0×1021/cm3的范围内(例如2.0×1020/cm3到8.0×1020/cm3)的原子浓度下的n型掺杂剂原子。n型掺杂剂原子可包含磷原子、砷原子、锑原子或其组合。在一个实施例中，下部源极层级半导体层112中的n型掺杂剂原子可基本上由磷原子组成。在另一实施例中，下部源极层级半导体层112中的n型掺杂剂原子可基本上由砷原子组成。在一个实施例中，下部源极层级半导体层112中的n型掺杂剂原子可基本上由磷原子和砷原子组成。下部源极层级半导体层112可通过利用原位n型掺杂或利用非原位n型掺杂进行化学气相沉积来形成。下部源极层级半导体层112的厚度可在10nm到300nm的范围内，例如20nm到150nm，但也可使用更小和更大的厚度。
下部牺牲衬里103和上部牺牲衬里105包含在源极层级牺牲层104的移除期间可以充当蚀刻终止材料的材料。例如，下部牺牲衬里103和上部牺牲衬里105可以包含氧化硅、氮化硅和/或电介质金属氧化物。在一个实施例中，下部牺牲衬里103和上部牺牲衬里105中的每一个可包含具有在2nm到30nm的范围内的厚度的氧化硅层，但也可使用更小和更大的厚度。
源极层级牺牲层104包含可相对于下部牺牲衬里103和上部牺牲衬里105选择性地移除的牺牲材料。在一个实施例中，源极层级牺牲层104可包含具有大于20％的锗的原子浓度的例如未掺杂非晶硅或硅-锗合金等半导体材料。在一个实施例中，源极层级牺牲层104可基本上由具有大于20％的锗的原子浓度的未掺杂非晶硅或硅-锗合金组成。源极层级牺牲层104可通过化学气相沉积来沉积。源极层级牺牲层104的厚度可在30nm到400nm的范围内，例如60nm到200nm，但也可使用更小和更大的厚度。
在一个实施例中，上部源极层级半导体层116包含n掺杂半导体材料，例如n掺杂多晶硅或n掺杂非晶硅。上部源极层级半导体层116可包含在1.0×1020/cm3到2.0×1021/cm3的范围内(例如2.0×1020/cm3到8.0×1020/cm3)的原子浓度下的n型掺杂剂原子。n型掺杂剂原子可包含磷原子、砷原子、锑原子或其组合。在一个实施例中，上部源极层级半导体层116中的n型掺杂剂原子可基本上由磷原子组成。在另一实施例中，上部源极层级半导体层116中的n型掺杂剂原子可基本上由砷原子组成。在一个实施例中，上部源极层级半导体层116中的n型掺杂剂原子可基本上由磷原子和砷原子组成。上部源极层级半导体层116可通过利用原位n型掺杂或利用非原位n型掺杂进行化学气相沉积来形成。
或者，上部源极层级半导体层116可包含p掺杂半导体材料，例如p掺杂多晶硅或p掺杂非晶硅。上部源极层级半导体层116可包含在1.0×1019/cm3到1.0×1021/cm3的范围内(例如1.0×1020/cm3到8.0×1020/cm3)的原子浓度下的硼原子。上部源极层级半导体层116可通过利用原位n型掺杂或利用非原位n型掺杂进行化学气相沉积来形成。举例来说，硼原子可植入到本征非晶硅层或本征多晶硅层中以提供上部源极层级半导体层116。上部源极层级半导体层116的厚度可在10nm到300nm的范围内，例如20nm到150nm，但也可使用更小和更大的厚度。
下部源极层级半导体层112和上部源极层级半导体层116中的至少一个具有p型掺杂且包含硼作为电掺杂剂。在一个实施例中，下部源极层级半导体层112为p掺杂，且上部源极层级半导体层116为n掺杂。在另一实施例中，下部源极层级半导体层112为n掺杂，且上部源极层级半导体层116为p掺杂。在又一实施例中，下部源极层级半导体层112和上部源极层级半导体层116为p掺杂。
源极层级绝缘层117包含例如氧化硅等电介质材料。源极层级绝缘层117的厚度可在20nm到400nm的范围内，例如40nm到200nm，但也可使用更小和更大的厚度。源极选择层级导电层118可包含可用作源极选择层级栅极电极的导电材料。举例来说，源极选择层级导电层118可包含掺杂半导体材料，例如经掺杂多晶硅或可随后通过退火过程转换为经掺杂多晶硅的经掺杂非晶硅。任选的源极层级导电层118的厚度可在30nm到200nm的范围内，例如60nm到100nm，但也可使用更小和更大的厚度。
处理中源极层级材料层10'可形成在衬底8(例如，硅晶片)的半导体装置的子组的正上方。如本文所使用，如果第一元件位于包含第二元件的最顶部表面的水平平面上方且第一元件的区域和第二元件的区域在平面图中具有区域重叠，那么第一元件位于第二元件的“正上方”(即，沿着竖直平面或垂直于衬底8的顶部表面的方向)。
可以对任选的导电板层6和处理中源极层级材料层10'进行图案化，以在随后将形成贯穿存储器层级的触点通孔结构和贯穿电介质的触点通孔结构的区域中提供开口。导电板层6与处理中源极层级材料层10'的堆叠的图案化部分存在于随后将形成三维存储器堆叠结构的每一存储器阵列区100中。所述至少一个第二电介质材料层768可包含下伏于导电板层6和处理中源极层级材料层10'的毯覆层部分，以及填充导电板层6和处理中源极层级材料层10'的图案化部分当中的间隙的图案化部分。
任选的导电板层6和处理中源极层级材料层10'可经图案化使得开口在随后将形成接触字线导电层的触点通孔结构的台阶区200上方延伸。在一个实施例中，台阶区200可沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文中被称作第二水平方向hd2。在一个实施例中，任选的导电板层6和处理中源极层级材料层10'中的额外开口可形成于存储器阵列区100的随后将形成包含存储器堆叠结构的三维存储器阵列的区域内。随后用场电介质材料部分填充的外围装置区400可设置成邻近于台阶区200。
半导体装置710以及下部层级电介质层760和下部层级金属互连结构780的组合的区在本文中称为下伏外围装置区700，其位于随后待形成的存储器层级组合件下面且包含用于所述存储器层级组合件的外围装置。下部层级金属互连结构780嵌入于下部层级电介质层760中。
下部层级金属互连结构780可电连接到半导体装置710(例如，CMOS装置)的有源节点(例如，晶体管有源区742或栅极电极754)，且位于下部层级电介质层760的层级处。贯穿存储器层级的触点通孔结构可随后直接形成在下部层级金属互连结构780上以提供到随后待形成的存储器装置的电连接。在一个实施例中，可选择下部层级金属互连结构780的图案，使得着陆衬垫层级金属线结构788(其是位于下部层级金属互连结构780的最顶部部分处的下部层级金属互连结构780的子组)可以为随后待形成的贯穿存储器层级的触点通孔结构提供着陆衬垫结构。
参看图2，随后形成第一材料层和第二材料层的交替堆叠。每一第一材料层可包含第一材料，且每一第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的实施例中，所述交替堆叠在本文称为第一层交替堆叠。第一层交替堆叠的层级在本文称为第一层层级，且将随后形成于第一层层级正上方的交替堆叠的层级在本文称为第二层层级，等等。
第一层交替堆叠可包含作为第一材料层的第一绝缘层132，和作为第二材料层的第一间隔物材料层。在一个实施例中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一实施例中，第一间隔物材料层可以是随后不会被其它层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施例来描述本公开，但在其它实施例中，间隔物材料层形成为导电层(借此避免需要执行替换过程)。
在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每一第一绝缘层132可包含第一绝缘材料，且每一第一牺牲材料层142可包含第一牺牲材料。交替的多个第一绝缘层132和第一牺牲材料层142形成于处理中源极层级材料层10'上方。如本文所使用，“牺牲材料”指代在后续处理步骤期间移除的材料。
如本文中所使用，第一元件和第二元件的交替堆叠是指其中第一元件的例项与第二元件的例项交替的结构。不是所述交替的多个的末端元件的第一元件的每一例项在两侧上由第二元件的两个例项邻接，且不是所述交替的多个的末端元件的第二元件的每一例项在两端上由第一元件的两个例项邻接。第一元件可以在其间具有相同厚度，或可以具有不同厚度。第二元件可以在其间具有相同厚度，或可以具有不同厚度。交替的多个第一材料层和第二材料层可以第一材料层的例项或以第二材料层的例项开始，且可以第一材料层的例项或以第二材料层的例项结束。在一个实施例中，第一元件的例项和第二元件的例项可形成在所述交替的多个内周期性重复的单元。
第一层交替堆叠(132、142)可包含由第一材料组成的第一绝缘层132，和由不同于第一材料的第二材料组成的第一牺牲材料层142。第一绝缘层132的第一材料可为至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包含(但不限于)氧化硅(包含经掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可为氧化硅。
第一牺牲材料层142的第二材料是可相对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文中所使用，如果移除过程以为第二材料的移除速率的至少两倍的速率移除第一材料，则第一材料的移除相对于第二材料是“选择性”的。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。
第一牺牲材料层142可包括绝缘材料、半导体材料或导电材料。第一牺牲材料层142的第二材料可随后被导电电极替换，所述导电电极可例如充当竖直NAND装置的控制栅极电极。在一个实施例中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施例中，第一绝缘层132可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。第一绝缘层132的第一材料可例如通过化学气相沉积(CVD)而沉积。举例来说，如果氧化硅用于第一绝缘层132，那么正硅酸四乙酯(tetraethylorthosilicate，TEOS)可用作CVD过程的前驱体材料。第一牺牲材料层142的第二材料可例如通过CVD或原子层沉积(ALD)而形成。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm到50nm的范围内，但更小和更大的厚度可用于每一第一绝缘层132和每一第一牺牲材料层142。第一绝缘层132和第一牺牲材料层142的对的重复数目可在2到1,024的范围内，且通常为8到256，但也可使用更大的重复数目。在一个实施例中，第一层交替堆叠(132、142)中的每一第一牺牲材料层142可具有在每一相应第一牺牲材料层142内大体上不变的均匀厚度。
第一绝缘顶盖层170随后形成于第一层交替堆叠(132、142)上方。第一绝缘顶盖层170包含电介质材料，其可为可用于第一绝缘层132的任何电介质材料。在一个实施例中，第一绝缘顶盖层170包含与第一绝缘层132相同的电介质材料。绝缘顶盖层170的厚度可在20nm到300nm的范围内，但也可使用更小和更大的厚度。
参看图3，第一绝缘顶盖层170和第一层交替堆叠(132、142)可图案化以形成台阶区200中的第一阶梯式表面。台阶区200可包含其中形成第一阶梯式表面的相应第一阶梯式区域，以及其中随后将在第二层结构(随后将形成于第一层结构上方)和/或额外层结构中形成额外阶梯式表面的第二阶梯式区域。可例如通过形成其中具有开口的掩模层，在第一绝缘顶盖层170的层级内蚀刻腔，且通过蚀刻位于已蚀刻区域内的已蚀刻腔的底部表面正下方的每一对第一绝缘层132和第一牺牲材料层142来反复地扩展已蚀刻区域且使腔竖直凹进，来形成第一阶梯式表面。在一个实施例中，第一牺牲材料层142的顶部表面可在第一阶梯式表面处物理地暴露。上覆于第一阶梯式表面的腔在本文称为第一阶梯式腔。
可沉积电介质填充材料(例如未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃)以填充第一阶梯式腔。可从包含第一绝缘顶盖层170的顶部表面的水平平面上方移除电介质填充材料的过量部分。填充上覆于第一阶梯式表面的区的电介质填充材料的剩余部分构成第一逆向阶梯式电介质材料部分165。如本文所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面区域的元件，所述水平横截面区域作为距元件所存在于的衬底的顶部表面的竖直距离的函数而单调地增加。第一层交替堆叠(132、142)和第一逆向阶梯式电介质材料部分165共同构成第一层结构，其为随后被修改的处理中结构。
层间电介质层180可以任选地沉积于第一层结构(132、142、170、165)上方。层间电介质层180包含例如氧化硅等电介质材料。在一个实施例中，层间电介质层180可包含蚀刻速率大于第一绝缘层132的材料(其可包含未掺杂硅酸盐玻璃)的经掺杂硅酸盐玻璃。举例来说，层间电介质层180可包含磷硅酸盐玻璃。层间电介质层180的厚度可在30nm到300nm的范围内，但也可使用更小和更大的厚度。
参看图4A和4B，各个第一层开口(149、129)可穿过层间电介质层180和第一层结构(132、142、170、165)形成并进入处理中源极层级材料层10'。光致抗蚀剂层(未图示)可施加于层间电介质层180上方，并且可经光刻图案化以形成穿过其中的各个开口。光致抗蚀剂层中的开口的图案可通过第一各向异性蚀刻过程转印穿过层间电介质层180和第一层结构(132、142、170、165)并进入处理中源极层级材料层10'以同时(即，在第一各向同性蚀刻过程期间)形成各个第一层开口(149、129)。各个第一层开口(149、129)可包含第一层存储器开口149和第一层支撑开口129。第一层交替堆叠(132、142)中的阶梯S的位置在图4B中示出为点线。
第一层存储器开口149是形成于存储器阵列区100中穿过第一层交替堆叠(132、142)内的每一层且随后用于形成其中的存储器堆叠结构的开口。第一层存储器开口149可形成于沿着第二水平方向hd2横向隔开的第一层存储器开口149的群集中。第一层存储器开口149的每一群集可形成为第一层存储器开口149的二维阵列。
第一层支撑开口129是形成于台阶区200中且随后用于形成台阶区触点通孔结构的开口，所述台阶区触点通孔结构互连相应对的下伏下部层级金属互连结构780(例如，着陆衬垫层级金属线结构788)和导电层(其可形成为间隔物材料层中的一个或可通过替换导电层内的牺牲材料层而形成)。穿过第一逆向阶梯式电介质材料部分165形成的第一层支撑开口129的子组可穿过第一阶梯式表面的相应水平表面形成。此外，第一层支撑开口129中的每一个可形成在下部层级金属互连结构780中的相应一个的正上方(即，上方，且与之具有区域重叠)。
在一个实施例中，第一各向异性蚀刻过程可包含初始步骤，其中第一层交替堆叠(132、142)的材料与第一逆向阶梯式电介质材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可交替以优化第一层交替堆叠(132、142)中的第一和第二材料的蚀刻，同时提供与第一逆向阶梯式电介质材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻过程可使用例如一系列反应性离子蚀刻过程或单个反应蚀刻过程(例如，CF4/O2/Ar蚀刻)。各个第一层开口(149、129)的侧壁可大体上竖直，或可为锥形。
在蚀刻穿过交替堆叠(132、142)和第一逆向阶梯式电介质材料部分165之后，第一各向异性蚀刻过程的终端部分的化学性质可选择为以比针对处理中源极层级材料层10'的平均蚀刻速率高的蚀刻速率蚀刻穿过所述至少一个第二电介质层768的电介质材料。举例来说，各向异性蚀刻过程的终端部分可包含以下步骤：相对于处理中源极层级材料层10'中的组件层内的半导体材料选择性地蚀刻所述至少一个第二电介质层768的电介质材料。在一个实施例中，第一各向异性蚀刻过程的终端部分可蚀刻穿过源极选择层级导电层118、源极层级绝缘层117、上部源极层级半导体层116、上部牺牲衬里105、源极层级牺牲层104和下部牺牲衬里103，且至少部分进入下部源极层级半导体层112。第一各向异性蚀刻过程的终端部分可包含用于蚀刻处理中源极层级材料层10'的各种半导体材料的至少一个蚀刻化学性质。随后可例如通过灰化移除光致抗蚀剂层。
可选地，第一层存储器开口149和第一层支撑开口129的处于层间电介质层180的层级处的部分可通过各向同性蚀刻横向扩展。在此情况下，层间电介质层180可包括在稀释氢氟酸中具有比第一绝缘层132(其可包含未掺杂硅酸盐玻璃)大的蚀刻速率的电介质材料(例如硼硅酸盐玻璃)。可使用各向同性蚀刻(例如使用HF的湿式蚀刻)在层间电介质层180的层级处扩展第一层存储器开口149的横向尺寸。第一层存储器开口149的位于层间电介质层180的层级处的部分可以任选地加宽以为将随后穿过第二层交替堆叠(将随后在形成第二层存储器开口之前形成)形成的第二层存储器开口提供较大的着陆衬垫。
参看图5，牺牲第一层开口填充结构(148、128)可形成于各个第一层开口(149、129)中。举例来说，在第一层开口(149，129)中的每一个中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包含可随后相对于第一绝缘层132和第一牺牲材料层142的材料选择性地移除的材料。
在一个实施例中，牺牲第一层填充材料可包含半导体材料，例如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V化合物半导体材料，或其组合。可选地，薄蚀刻终止衬里(例如具有在1nm到3nm的范围内的氧化硅层或氮化硅层)可在沉积牺牲第一层填充材料之前使用。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一实施例中，牺牲第一层填充材料可包含具有比第一绝缘层132、第一绝缘顶盖层170和层间电介质层180的材料高的蚀刻速率的氧化硅材料。举例来说，牺牲第一层填充材料可包含在100:1稀释氢氟酸中具有比致密化TEOS氧化物(即，通过化学气相沉积过程中正硅酸四乙酯玻璃的分解及随后退火过程中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率的硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃。在此情况下，薄蚀刻终止衬里(例如，具有在1nm到3nm的范围内的厚度的氮化硅层)可在沉积牺牲第一层填充材料之前使用。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一实施例中，牺牲第一层填充材料可包含可随后通过灰化移除的非晶硅或含碳材料(例如非晶碳或类金刚石碳)，或可随后相对于第一层交替堆叠(132、142)的材料选择性地移除的硅基聚合物。
可从第一层交替堆叠(132、142)的最顶部层上方(例如从层间电介质层180上方)移除所沉积牺牲材料的部分。举例来说，牺牲第一层填充材料可使用平坦化过程向层间电介质层180的顶部表面凹进。所述平坦化过程可包含凹部蚀刻、化学机械平坦化(CMP)或其组合。层间电介质层180的顶部表面可以用作蚀刻终止层或平坦化终止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148，128)。确切地说，第一层存储器开口149中的牺牲材料的每一剩余部分构成牺牲第一层存储器开口填充结构148。第一层支撑开口129中的牺牲材料的每一剩余部分构成牺牲第一层支撑开口填充结构128。各种牺牲第一层开口填充结构(148、128)同时形成，即，在一组相同的过程期间形成，所述组相同的过程包含沉积牺牲第一层填充材料的沉积过程以及从第一层交替堆叠(132、142)上方(例如从层间电介质层180的顶部表面上方)移除第一层沉积过程的平坦化过程。牺牲第一层开口填充结构(148、128)的顶部表面可与层间电介质层180的顶部表面共面。牺牲第一层开口填充结构(148、128)中的每一个中可或可不包含腔。
参看图6，第二层结构可形成于第一层结构(132、142、170、148)上方。第二层结构可包含绝缘层和可为牺牲材料层的间隔物材料层的额外交替堆叠。举例来说，可随后在第一层交替堆叠(132、142)的顶部表面上形成材料层的第二层交替堆叠(232、242)。第二层交替堆叠(232、242)包含交替的多个第三材料层和第四材料层。每一第三材料层可包含第三材料，且每一第四材料层可包含不同于第三材料的第四材料。在一个实施例中，第三材料可与第一绝缘层132的第一材料相同，且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层可以是第二绝缘层232，且第四材料层可以是提供每一竖直相邻对的第二绝缘层232之间的竖直间隔的第二间隔物材料层。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是可相对于第二绝缘层232的第三材料选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。第二牺牲材料层242的第四材料可随后被导电电极替换，所述导电电极可例如充当竖直NAND装置的控制栅极电极。
在一个实施例中，每一第二绝缘层232可包含第二绝缘材料，且每一第二牺牲材料层242可包含第二牺牲材料。在此情况下，第二层交替堆叠(232、242)可包含交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)沉积第二绝缘层232的第三材料。第二牺牲材料层242的第四材料可例如通过CVD或原子层沉积(ALD)而形成。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是可相对于第二绝缘层232的第三材料选择性地移除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施例中，第二绝缘材料可与第一绝缘材料相同，且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm到50nm的范围内，但更小和更大的厚度可用于每一第二绝缘层232和每一第二牺牲材料层242。第二绝缘层232和第二牺牲材料层242的对的重复数目可在2到1,024的范围内，且通常为8到256，但也可使用更大的重复数目。在一个实施例中，第二层交替堆叠(232、242)中的每一第二牺牲材料层242可具有在每一相应第二牺牲材料层242内大体上不变的均匀厚度。
可使用与用以在第一阶梯式区域中形成第一阶梯式表面的处理步骤相同的一组处理步骤，在对至少一个掩蔽层的图案进行合适的调整的情况下，在台阶区200中形成第二阶梯式区域中的第二阶梯式表面。第二逆向阶梯式电介质材料部分265可形成于台阶区200中的第二阶梯式表面上方。
第二绝缘顶盖层270可随后形成于第二层交替堆叠(232、242)上方。第二绝缘顶盖层270包含不同于第二牺牲材料层242的材料的电介质材料。在一个实施例中，第二绝缘顶盖层270可包含氧化硅。在一个实施例中，第一和第二牺牲材料层(142、242)可包括氮化硅。
一般来说，可以在处理中源极层级材料层10'上方形成绝缘层(132、232)和间隔物材料层(例如，牺牲材料层(142、242))的至少一个交替堆叠，并且可以在所述至少一个交替堆叠(132、142、232、242)上的台阶区上方形成至少一个逆向阶梯式电介质材料部分(165、265)。
可选地，漏极选择层级隔离结构72可穿过第二层交替堆叠(232、242)的上部部分中的层的子组形成。通过选择漏极层级隔离结构72切割的第二牺牲材料层242对应于其中随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含例如氧化硅等电介质材料。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2横向隔开。第二层交替堆叠(232、242)、第二逆向阶梯式电介质材料部分265、第二绝缘顶盖层270和任选的漏极选择层级隔离结构72的组合共同地构成第二层结构(232、242、265、270、72)。
参看图7A和7B，各个第二层开口(249、229)可穿过第二层结构(232、242、265、270、72)形成。光致抗蚀剂层(未图示)可施加于第二绝缘顶盖层270上方，并且可经光刻图案化以形成穿过其中的各个开口。所述开口的图案可与各个第一层开口(149、129)的图案相同，其与牺牲第一层开口填充结构(148、128)相同。因此，用于图案化第一层开口(149、129)的光刻掩模可用于图案化光致抗蚀剂层。
可以通过第二各向异性蚀刻过程穿过第二层结构(232、242、265、270、72)转印光致抗蚀剂层中的开口的图案以同时地，即在第二各向异性蚀刻过程期间形成各个第二层开口(249、229)。各个第二层开口(249、229)可包含第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充结构148中的相应一个的顶部表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充结构128中的相应一个的顶部表面上。此外，每一第二层支撑开口229可穿过包含第二层交替堆叠(232、242)和第二逆向阶梯式电介质材料部分265之间的界面的第二阶梯式表面内的水平表面形成。第一层交替堆叠(132、142)和第二层交替堆叠(232、242)中的阶梯S的位置在图7B中示出为点线。
第二各向异性蚀刻过程可包含蚀刻步骤，其中与第二逆向阶梯式电介质材料部分265的材料同时蚀刻第二层交替堆叠(232、242)的材料。蚀刻步骤的化学性质可交替以优化第二层交替堆叠(232、242)中的材料的蚀刻，同时提供与第二逆向阶梯式电介质材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻过程可使用例如一系列反应性离子蚀刻过程或单个反应蚀刻过程(例如，CF4/O2/Ar蚀刻)。各个第二层开口(249、229)的侧壁可大体上竖直，或可为锥形。每一第二层开口(249、229)的底部外围可横向偏移，和/或可完全位于下伏牺牲第一层开口填充结构(148、128)的顶部表面的外围内。随后可例如通过灰化移除光致抗蚀剂层。
参看图8，可使用蚀刻过程移除牺牲第一层开口填充结构(148、128)的牺牲第一层填充材料，所述蚀刻过程相对于第一和第二绝缘层(132、232)、第一和第二牺牲材料层(142、242)、第一和第二绝缘顶盖层(170、270)和层间电介质层180的材料选择性地蚀刻牺牲第一层填充材料。也称为层间存储器开口49的存储器开口49形成于第二层存储器开口249和从其移除牺牲第一层存储器开口填充结构148的体积的每一组合中。也称为层间支撑开口19的支撑开口19形成于第二层支撑开口229和从其移除牺牲第一层支撑开口填充结构128的体积的每一组合中。
图9A-9D提供在存储器开口填充结构的形成期间存储器开口49的循序横截面图。相同结构改变在存储器开口49和支撑开口19中的每一个中发生。
参看图9A，示出图8的第一示例性装置结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。
参看图9B，包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和半导体通道材料层60L的层堆叠可循序沉积于存储器开口49中。阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可基本上由所述至少一种金属元素和氧组成，或可基本上由所述至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数，即具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。电介质金属氧化物层可随后充当阻止所存储电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可以是电荷捕集材料的连续层或图案化离散部分，所述电荷捕集材料包含可例如为氮化硅的电介质电荷捕集材料。或者，电荷存储层54可包含例如经掺杂多晶硅或金属材料等导电材料的连续层或图案化离散部分，所述导电材料例如通过形成于到牺牲材料层(142、242)中的橫向凹部内而图案化为多个电隔离部分(例如，浮动栅极)。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层(142、242)和绝缘层(132、232)可具有竖直重合侧壁，且电荷存储层54可形成为单个连续层。或者，牺牲材料层(142、242)可相对于绝缘层(132、232)的侧壁横向凹进，且沉积过程和各向异性蚀刻过程的组合可用于将电荷存储层54形成为竖直隔开的多个存储器材料部分。电荷存储层54的厚度可在2nm到20nm的范围内，但是也可使用更小和更大的厚度。
隧穿电介质层56包含在合适的电偏置条件下可穿过其中执行电荷隧穿的电介质材料。取决于待形成的单片三维NAND串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发的电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含实质上不含碳的氧化硅层或实质上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但是也可使用更小和更大的厚度。阻挡电介质层52、电荷存储层54和隧穿电介质层56的堆叠构成存储存储器位的存储器膜50。
半导体通道材料层60L包含p掺杂半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或此项技术中已知的其它半导体材料。在一个实施例中，半导体通道材料层60L可具有均匀的掺杂。在一个实施例中，半导体通道材料层60L具有p型掺杂，其中存在在1.0×1012/cm3到1.0×1018/cm3的范围内(例如1.0×1014/cm3到1.0×1017/cm3)的原子浓度下的p型掺杂剂(例如硼原子)。在一个实施例中，半导体通道材料层60L包含掺杂硼的非晶硅或掺杂硼的多晶硅，和/或基本上由掺杂硼的非晶硅或掺杂硼的多晶硅组成。在另一实施例中，半导体通道材料层60L具有n型掺杂，其中存在在1.0×1015/cm3到1.0×1019/cm3的范围内(例如1.0×1016/cm3到1.0×1018/cm3)的原子浓度下的n型掺杂剂(例如磷原子或砷原子)。半导体通道材料层60L可通过例如低压化学气相沉积(LPCVD)等保形沉积方法来形成。半导体通道材料层60L的厚度可在2nm到10nm的范围内，但是也可使用更小和更大的厚度。在未填充有沉积材料层(52、54、56、60L)的每一存储器开口49的体积中形成腔49'。
参看图9C，在每一存储器开口中的腔49'未由半导体通道材料层60L完全填充的情况下，电介质芯层可沉积在腔49'中以填充每一存储器开口内的腔49'的任何剩余部分。电介质芯层包含例如氧化硅或有机硅酸盐玻璃等电介质材料。电介质芯层可通过例如低压化学气相沉积(LPCVD)等保形沉积方法或通过例如旋涂等自平坦化沉积过程来沉积。上覆于第二绝缘顶盖层270的电介质芯层的水平部分可例如通过凹部蚀刻而移除。凹部蚀刻继续直到电介质芯层的剩余部分的顶部表面凹进到第二绝缘顶盖层270的顶部表面与第二绝缘顶盖层270的底部表面之间的高度为止。电介质芯层的每一剩余部分构成电介质芯62。
参看图9D，掺杂半导体材料可沉积在上覆于电介质芯62的腔中。掺杂半导体材料具有与半导体通道材料层60L的掺杂的导电类型相反的导电类型的掺杂。因此，掺杂半导体材料具有n型掺杂。所沉积的掺杂半导体材料、半导体通道材料层60L、隧穿电介质层56、电荷存储层54和阻挡电介质层52的上覆于包含第二绝缘顶盖层270的顶部表面的水平平面的部分可通过例如化学机械平坦化(CMP)过程等平坦化过程来移除。
n掺杂半导体材料的每一剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但也可使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。
半导体通道材料层60L的每一剩余部分构成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时电流可流过所述竖直半导体通道。隧穿电介质层56由电荷存储层54环绕，且横向环绕竖直半导体通道60。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，所述存储器膜可以宏观滞留时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤处可能不存在于存储器膜50中，且阻挡电介质层可以随后在形成背侧凹部之后形成。如本文所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
存储器开口49内的存储器膜50和竖直半导体通道60(其为竖直半导体通道)的每一组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体通道60、隧穿电介质层56、包括电荷存储层54的部分的多个存储器元件和任选的阻挡电介质层52的组合。存储器开口49内的存储器堆叠结构55、电介质芯62和漏极区63的每一组合构成存储器开口填充结构58。处理中源极层级材料层10'、第一层结构(132、142、170、165)、第二层结构(232、242、270、265、72)、层间电介质层180和存储器开口填充结构58共同地构成存储器层级组合件。
参看图10，示出形成存储器开口填充结构58之后的第一示例性结构。支撑柱结构20与存储器开口填充结构58的形成同时形成于支撑开口19中。每一支撑柱结构20可具有一组与存储器开口填充结构58相同的组件。
参看图11A和11B，第一触点层级电介质层280可形成于第二层结构(232、242、270、265、72)上方。第一触点层级电介质层280包含例如氧化硅等电介质材料，并且可通过保形或非保形沉积过程形成。举例来说，第一触点层级电介质层280可包含未掺杂硅酸盐玻璃，且可具有在100nm到600nm的范围内的厚度，但也可使用更小和更大的厚度。
光致抗蚀剂层可施加在第一触点层级电介质层280上方，并且可经光刻图案化以形成沿着第一水平方向hd1在存储器开口填充结构58的群集之间延伸的伸长开口。可通过将光致抗蚀剂层中的图案转印穿过第一触点层级电介质层280、第二层结构(232、242、270、265、72)和第一层结构(132、142、170、165)并进入处理中源极层级材料层10'来形成背侧沟槽79。第一触点层级电介质层280、第二层结构(232、242、270、265、72)、第一层结构(132、142、170、165)和处理中源极层级材料层10'的下伏于光致抗蚀剂层中的开口的部分可被移除以形成背侧沟槽79。在一个实施例中，背侧沟槽79可形成于存储器堆叠结构55的群集之间。存储器堆叠结构58的群集可沿着第二水平方向hd2由背侧沟槽79横向隔开。
参看图12和13A，背侧沟槽间隔物74可形成于每一背侧沟槽79的侧壁上。举例来说，保形间隔物材料层可沉积在背侧沟槽79中和第一触点层级电介质层280上方，并且可经各向异性蚀刻以形成背侧沟槽间隔物74。背侧沟槽间隔物74包含不同于源极层级牺牲层104的材料的材料。举例来说，背侧沟槽间隔物74可包含氮化硅。
参看图13B，相对于第一层交替堆叠(132、142)、第二层交替堆叠(232、242)、第一和第二绝缘顶盖层(170、270)、第一触点层级电介质层280、上部牺牲衬里105和下部牺牲衬里103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂可在各向同性蚀刻过程中引入到背侧沟槽中。举例来说，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅-锗合金，背侧沟槽间隔物74包含氮化硅，且上部和下部牺牲衬里(105、103)包含氧化硅，则可以使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来相对于背侧沟槽间隔物74以及上部和下部牺牲衬里(105、103)选择性地移除源极层级牺牲层104。源极腔109形成于从其移除源极层级牺牲层104的体积中。
例如热TMY和TMAH等湿式蚀刻化学物质对于例如上部源极层级半导体层116和下部源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料等经掺杂半导体材料是选择性的。因此，将例如热TMY和TMAH等选择性湿式蚀刻化学物质用于形成源极腔109的湿式蚀刻过程提供抵抗背侧沟槽79的形成期间的蚀刻深度变化的大过程窗口。确切地说，在形成源极腔109和/或背侧沟槽间隔物74后，即使上部源极层级半导体层116的侧壁物理地暴露，或即使下部源极层级半导体层112的表面物理地暴露，上部源极层级半导体层116和/或下部源极层级半导体层112的侧支蚀刻最少，且因制造步骤期间上部源极层级半导体层116和/或下部源极层级半导体层112的表面的物理暴露而导致的对第一示例性结构的结构改变不会导致装置故障。存储器开口填充结构58中的每一个物理地暴露于源极腔109。确切地说，存储器开口填充结构58中的每一个包含物理地暴露于源极腔109的侧壁和底部表面。
参看图13C，例如湿式蚀刻剂等一系列各向同性蚀刻剂可施加到存储器膜50的物理暴露部分以从外部向内部循序地蚀刻存储器膜50的各个组件层，且在源极腔109的层级处物理地暴露竖直半导体通道60的圆柱形表面。上部和下部牺牲衬里(105、103)可在移除位于源极腔109的层级处的存储器膜50的部分期间被侧支蚀刻。通过移除在源极腔109以及上部和下部牺牲衬里(105、103)的层级处的存储器膜50的部分，源极腔109可扩展体积。下部源极层级半导体层112的顶部表面和上部源极层级半导体层116的底部表面可物理地暴露于源极腔109。通过相对于至少一个源极层级半导体层(例如下部源极层级半导体层112和上部源极层级半导体层116)和竖直半导体通道60选择性地各向同性地蚀刻源极层级牺牲层104和存储器膜50中的每一个的底部部分来形成源极腔109。
参看图13D，n掺杂半导体材料可沉积于源极腔109周围的物理暴露的半导体表面上。所述物理暴露的半导体表面包含竖直半导体通道60的外侧壁的底部部分和至少一个源极层级半导体层的掺杂硼的水平表面(例如上部源极层级半导体层116的底部表面和/或下部源极层级半导体层112的顶部表面)。举例来说，所述物理暴露的半导体表面可包含竖直半导体通道60的外侧壁的底部部分、下部源极层级半导体层112的顶部水平表面，以及上部源极层级半导体层116的底部表面。
在一个实施例中，n掺杂半导体材料可通过选择性半导体沉积过程沉积于源极腔109周围的物理暴露的半导体表面上。在选择性半导体沉积过程期间，半导体前驱气体、蚀刻剂以及n型掺杂剂前驱气体可同时流入到包含第一示例性结构的处理腔室中。举例来说，半导体前驱气体可包含硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包含气态氯化氢，以及例如磷化氢、砷化氢或锑化氢等n型掺杂剂前驱气体。在此情况下，选择性半导体沉积过程从源极腔109周围的物理暴露的半导体表面生长n掺杂半导体材料。所沉积的n掺杂半导体材料形成源极接触层114，其可接触竖直半导体通道60的侧壁。所沉积的半导体材料中的n型掺杂剂的原子浓度可在1.0×1020/cm3到2.0×1021/cm3的范围内，例如2.0×1020/cm3到8.0×1020/cm3。初始形成的源极接触层114可基本上由半导体原子和n型掺杂剂原子组成。或者，至少一种非选择性n掺杂半导体材料沉积过程可用于形成源极接触层114。可选地，一种或多种回蚀过程可与多种选择性或非选择性沉积过程组合使用以提供无缝和/或无空隙的源极接触层114。
选择性半导体沉积过程的持续时间可选择为使得源极腔109填充有源极接触层114，且源极接触层114接触背侧沟槽间隔物74的内侧壁的底端部分。在一个实施例中，源极接触层114可通过从源极腔109周围的半导体表面沉积n掺杂半导体材料而选择性地形成。在一个实施例中，掺杂半导体材料可包含经掺杂多晶硅。因此，源极层级牺牲层104可用源极接触层114替换。
包含下部源极层级半导体层112、源极接触层114和上部源极层级半导体层116的层堆叠构成掩埋源极层(112，114，116)。源极接触层114和上部源极层级半导体层116之间存在p-n结。包含掩埋源极层(112，114，116)、源极层级绝缘层117和源极选择层级导电层118的层的集合构成源极层级材料层10，其替换处理中源极层级材料层10'。
参看图13E和14，可使用各向同性蚀刻过程相对于绝缘层(132、232)、第一和第二绝缘顶盖层(170、270)、第一触点层级电介质层280和源极接触层114选择性地移除背侧沟槽间隔物74。举例来说，如果背侧沟槽间隔物74包含氮化硅，则可执行使用热磷酸的湿式蚀刻过程来移除背侧沟槽间隔物74。在一个实施例中，移除背侧沟槽间隔物74的各向同性蚀刻过程可与后续各向同性蚀刻过程组合，所述后续各向同性蚀刻过程相对于绝缘层(132、232)、第一和第二绝缘顶盖层(170、270)、第一触点层级电介质层280和源极接触层114选择性地蚀刻牺牲材料层(142、242)。
可以执行氧化过程以将半导体材料的物理暴露表面部分转换为电介质半导体氧化物部分。举例来说，源极接触层114和上部源极层级材料层116的表面部分可以转换为电介质半导体氧化物板122，且源极选择层级导电层118的表面部分可以转换为环形电介质半导体氧化物间隔物124。
参看图15，可相对于绝缘层(132、232)、第一和第二绝缘顶盖层(170、270)、第一触点层级电介质层280和源极接触层114、电介质半导体氧化物板122和环形电介质半导体氧化物间隔物124选择性地移除牺牲材料层(142、242)。举例来说，相对于绝缘层(132、232)、第一和第二绝缘顶盖层(170、270)、逆向阶梯式电介质材料部分(165、265)的材料以及存储器膜50的最外层的材料选择性地选择性地蚀刻牺牲材料层(142、242)的材料的蚀刻剂可例如使用各向同性蚀刻过程引入到背侧开口79中。举例来说，牺牲材料层(142、242)可包含氮化硅，绝缘层(132、232)、第一和第二绝缘顶盖层(170、270)、逆向阶梯式电介质材料部分(165、265)和存储器膜50的最外层的材料可包含氧化硅材料。
各向同性蚀刻过程可以是使用湿式蚀刻溶液的湿式蚀刻过程，或可以是其中将呈气相的蚀刻剂引入到背侧开口79中的气相(干式)蚀刻过程。举例来说，如果牺牲材料层(142、242)包含氮化硅，那么蚀刻过程可以是其中第一示例性结构浸没在包含磷酸的湿式蚀刻槽内的湿式蚀刻过程，其相对于氧化硅、硅和此项技术中使用的各种其它材料选择性地蚀刻氮化硅。
背侧凹部(143、243)形成于从其移除牺牲材料层(142、242)的体积中。背侧凹部(143、243)包含形成于从其移除第一牺牲材料层142的体积中的第一背侧凹部143，以及形成于从其移除第二牺牲材料层242的体积中的第二背侧凹部243。背侧凹部(143、243)中的每一个可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，背侧凹部(143、243)中的每一个的横向尺寸可大于相应背侧凹部(143、243)的高度。多个背侧凹部(143、243)可形成于从其移除牺牲材料层(142、242)的材料的体积中。背侧凹部(143、243)中的每一个可大体上平行于衬底半导体层9的顶部表面延伸。背侧凹部(143、243)可由下伏绝缘层(132、232)的顶部表面和上覆绝缘层(132、232)的底部表面竖直地定界。在一个实施例中，背侧凹部(143、243)中的每一个可始终具有均匀的高度。
参看图16，背侧阻挡电介质层(未图示)可任选地沉积在背侧凹部(143、243)和背侧沟槽79中以及第一触点层级电介质层280上方。背侧阻挡电介质层包含例如电介质金属氧化物、氧化硅或其组合等电介质材料。举例来说，背侧阻挡电介质层可包含氧化铝。可以通过例如原子层沉积或化学气相沉积等保形沉积过程来形成背侧阻挡电介质层。背侧阻挡电介质层的厚度可在1nm到20nm的范围内，例如2nm到10nm，但也可使用更小和更大的厚度。
至少一种导电材料可沉积在所述多个背侧凹部(243、243)中、背侧沟槽79的侧壁上，以及第一触点层级电介质层280上方。所述至少一种导电材料可通过保形沉积方法沉积，所述保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀敷、电镀或其组合。所述至少一种导电材料可包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、例如金属硅化物等导电金属-半导体合金、其合金，以及其组合或堆叠。
在一个实施例中，所述至少一种导电材料可包含至少一种金属材料，即，包含至少一种金属元素的导电材料。可在背侧凹部(143、243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。举例来说，所述至少一种导电材料可包含包括例如TiN、TaN、WN或其组合等导电金属氮化物材料的导电金属氮化物衬里，以及例如W、Co、Ru、Mo、Cu或其组合等导电填充材料。在一个实施例中，用于填充背侧凹部(143、243)的所述至少一种导电材料可以是氮化钛层和钨填充材料的组合。
导电层(146、246)可通过沉积所述至少一种导电材料而形成于背侧凹部(143、243)中。多个第一导电层146可形成于所述多个第一背侧凹部143中，多个第二导电层246可形成于所述多个第二背侧凹部243中，且连续金属材料层(未图示)可形成于每一背侧沟槽79的侧壁上和第一触点层级电介质层280上方。第一导电层146和第二导电层246中的每一个可包含相应导电金属氮化物衬里和相应导电填充材料。因此，第一和第二牺牲材料层(142、242)可分别用第一和第二导电层(146、246)替换。确切地说，每一第一牺牲材料层142可用背侧阻挡电介质层的任选部分和第一导电层146替换，且每一第二牺牲材料层242可用背侧阻挡电介质层的任选部分和第二导电层246替换。每一背侧沟槽79的未填充有连续金属材料层的部分中存在背侧腔。
可从背侧沟槽79内部移除残余导电材料。确切地说，可例如通过各向异性或各向同性蚀刻从每一背侧沟槽79的侧壁以及从第一触点层级电介质层280上方回蚀连续金属材料层的所沉积金属材料。第一背侧凹部中的所沉积金属材料的每一剩余部分构成第一导电层146。第二背侧凹部中的所沉积金属材料的每一剩余部分构成第二导电层246。
每一导电层(146、246)可以是其中包含开口的导电片。穿过每一导电层(146、246)的开口的第一子组可填充有存储器开口填充结构58。穿过每一导电层(146、246)的开口的第二子组可填充有支撑柱结构20。每一导电层(146、246)可由于第一和第二阶梯式表面的缘故而具有比任何下伏导电层(146、246)小的面积。每一导电层(146、246)可由于第一和第二阶梯式表面的缘故而具有比任何上覆导电层(146、246)大的面积。
在一些实施例中，漏极选择层级隔离结构72可设置在第二导电层246的最顶部层级处。位于漏极选择层级隔离结构72的层级处的第二导电层246的子组构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146、246)的子组可充当位于相同层级处的控制栅极和字线的组合。每一导电层(146、246)内的控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。
存储器堆叠结构55中的每一个包括位于导电层(146、246)的每一层级处的存储器元件的竖直堆叠。导电层(146、246)的子组可包括用于存储器元件的字线。下伏外围装置区700中的半导体装置可包括配置成控制到达相应字线的偏置电压的字线切换装置。存储器层级组合件位于衬底半导体层9上方。存储器层级组合件包含至少一个交替堆叠(132、146、232、246)和竖直地延伸穿过所述至少一个交替堆叠(132、146、232、246)的存储器堆叠结构55。
参看图17A-17C，在背侧沟槽79中沉积电介质材料以形成电介质壁结构76。电介质壁结构76中的每一个可沿着第一水平方向hd1横向延伸，且可竖直地延伸穿过绝缘层(132、232)和字线层级导电层(146、246)的交替堆叠的每一层。每一电介质壁结构76可接触第一和第二绝缘顶盖层(170、270)的侧壁。
参看图18A和18B，第二触点层级电介质层282可形成于第一触点层级电介质层280上方。第二触点层级电介质层282包含例如氧化硅等电介质材料，且可具有在100nm到600nm的范围内的厚度，但也可使用更小和更大的厚度。
光致抗蚀剂层(未图示)可施加于第二触点层级电介质层282上方，并且可经光刻图案化以形成各个触点通孔开口。举例来说，可在存储器阵列区100中形成用于形成漏极触点通孔结构的开口，且可在台阶区200中形成用于形成台阶区触点通孔结构的开口。执行各向异性蚀刻过程以将光致抗蚀剂层中的图案转印穿过第二和第一触点层级电介质层(282、280)和下伏电介质材料部分。漏极区63和导电层(146、246)可用作蚀刻终止结构。漏极触点通孔腔可形成于每一漏极区63上方，且台阶区触点通孔腔可形成于每一导电层(146、246)上方在下伏于第一和第二逆向阶梯式电介质材料部分(165、265)的阶梯式表面处。随后可例如通过灰化移除光致抗蚀剂层。
漏极触点通孔结构88形成于漏极触点通孔腔中和漏极区63中的相应一个的顶部表面上。台阶区触点通孔结构86形成于台阶区触点通孔腔中和导电层(146、246)中的相应一个的顶部表面上。台阶区触点通孔结构86可包含漏极选择层级触点通孔结构，其接触充当漏极选择层级栅极电极的第二导电层246的子组。此外，台阶区触点通孔结构86可包含字线触点通孔结构，其接触下伏于漏极选择层级栅极电极且充当用于存储器堆叠结构55的字线的导电层(146、246)。
参看图19，外围区通孔腔可穿过第二和第一触点层级电介质层(282、280)、第二和第一逆向阶梯式电介质材料部分(265、165)以及所述至少一个第二电介质层768形成到外围装置区400中的下部金属互连结构780的顶部表面。至少一种导电材料可沉积在外围区通孔腔中以形成外围区触点通孔结构488。
至少一个额外电介质层可形成于触点层级电介质层(280、282)上方，且额外金属互连结构(在本文中被称作上部层级金属互连结构)可形成于所述至少一个额外电介质层中。举例来说，所述至少一个额外电介质层可包含形成于触点层级电介质层(280、282)上方的线层级电介质层290。上部层级金属互连结构可包含接触或电连接到漏极触点通孔结构88中的相应一个的位线98，以及接触和/或电连接到台阶区触点通孔结构86和外围区触点通孔结构488中的至少一个的互连线结构96。
在形成源极接触层114之后执行至少一种热退火过程。所述至少一种热退火过程可作为独立的退火过程执行，或可以是热氧化过程或热沉积过程期间发生的侧支退火过程。举例来说，所述至少一种热退火过程可包含氧化过程，其形成电介质半导体氧化物板122和环形电介质半导体氧化物间隔物124。此外，热退火过程可包含掺杂剂激活退火，其经执行以激活源极接触层114中的电掺杂剂，以及例如下部源极层级半导体层112中的掺杂剂、上部源极层级半导体层116中的掺杂剂和漏极区63中的掺杂剂等任何其它电掺杂剂。
参看图20A和20B，根据本公开的第二实施例的第二示例性结构可从图2的第一示例性结构导出，方式是省略第一逆向阶梯式电介质材料部分165和层间电介质层180的形成，以及执行图4A和4B的处理步骤。
图案化电介质掩模层171可形成于第一绝缘顶盖层170上方使得图案化电介质掩模层171覆盖存储器阵列区100，且不覆盖台阶区200。台阶区200包含其中随后将形成第一层交替堆叠(132、142)的阶梯式表面的第一台阶区200A，以及其中随后将形成第二层交替堆叠(232、242)的阶梯式表面的第二台阶区200B。图案化电介质掩模层171包含与绝缘顶盖层170不同的材料。举例来说，图案化电介质掩模层171可包含氮化硅。图案化电介质掩模层171的厚度可在10nm到200nm的范围内，但也可使用更小和更大的厚度。
图案化膜177可施加在台阶区200中的图案化电介质掩模层171上方和存储器阵列区100中的第一绝缘顶盖层170上方。图案化膜177可包含可辅助通过充当蚀刻掩模来图案化下伏材料层的材料。举例来说，图案化膜177可包含基于非晶碳的材料。在一个实施例中，图案化膜177可包含可购自Applied Materials IncTM的高级图案化膜(AdvancedPatterning Film，APF)。第一光致抗蚀剂层178可施加在图案化膜177上方，并且可以随后待形成的第一层存储器开口149和第一层支撑开口129的图案进行光刻图案化。举例来说，第一光致抗蚀剂层178中的开口的图案可与第一实施例(例如，如图4B中所示出)中的第一层存储器开口149和第一层支撑开口129的图案相同。
执行各向异性蚀刻过程以将第一光致抗蚀剂层178中的图案转印穿过图案化膜177，且穿过第一绝缘顶盖层170并穿过第一层交替堆叠(132、142)的上部部分。存在于台阶区200中的图案化电介质掩模层171可相对于形成于存储器阵列区100中的开口的深度减小形成于台阶区200中的开口的深度。在各向异性蚀刻过程期间蚀刻图案化电介质掩模层171穿过台阶区200中的第一光致抗蚀剂层178中的每一开口的底层，且台阶区200中和存储器阵列区100中的开口的深度贯穿各向异性蚀刻过程增加。
第一层存储器开口149穿过存储器阵列区100中的第一层交替堆叠(132、142)形成，且第一层支撑开口129穿过台阶区200中的第一层交替堆叠(132、142)形成。在一个实施例中，各向异性蚀刻过程持续直至支撑开口129的底部表面到达位于源极选择层级导电层118的层级处的第一水平平面HP1且第一层存储器开口149的底部表面到达位于下部源极层级半导体层112的层级处的第二水平平面HP2。
图案化电介质掩模层171可用于在各向异性蚀刻过程期间区分第一层存储器开口149的深度和第一层支撑开口129的深度。确切地说，图案化电介质掩模层171可添加额外材料来相对于存储器阵列区100蚀刻穿过台阶区200，使得各向异性蚀刻过程形成具有比第一层支撑开口129大的深度的第一层存储器开口149。
参看图21，第一光致抗蚀剂层178和图案化膜177可随后例如通过灰化移除。可通过电介质材料层的保形沉积形成牺牲电介质衬里127。牺牲电介质衬里127可包含例如氧化硅等薄电介质材料。牺牲电介质衬里127的厚度可在3nm到10nm的范围内，但也可使用更小和更大的厚度。
参看图22，通过执行图5的处理步骤，牺牲第一层支撑开口填充结构128形成于第一层支撑开口129中，且牺牲第一层存储器开口填充结构148形成于第一层存储器开口149中。牺牲第一层支撑开口填充结构128和牺牲第一层存储器开口填充结构148可包含牺牲填充材料，其可以是例如非晶硅等半导体材料。牺牲第一层支撑开口填充结构128和牺牲第一层存储器开口填充结构148包含相同材料。在一个实施例中，牺牲第一层支撑开口填充结构128的顶部表面可相对于图案化电介质掩模层171的顶部表面凹进。在此情况下，牺牲第一层存储器开口填充结构148的顶部表面可相对于第一层绝缘顶盖层170的顶部表面凹进。牺牲电介质衬里127的上覆于第一绝缘顶盖层170的部分可在牺牲填充材料的凹进期间移除。
参看图23，覆盖氮化硅层173可沉积在图案化电介质掩模层171的顶部表面以及牺牲第一层支撑开口填充结构128和牺牲第一层存储器开口填充结构148的顶部表面上方。覆盖氮化硅层173的厚度可在5nm到30nm的范围内，但也可使用更小和更大的厚度。
参看图24，第二光致抗蚀剂层297施加在覆盖氮化硅层173上方，且经光刻图案化以覆盖存储器阵列区100、外围装置区400和其中随后将形成第二层交替堆叠的阶梯式表面的第二台阶区200B，同时不覆盖其中随后将形成第一层交替堆叠(132、142)的阶梯式表面的第一台阶区200A。换句话说，第二光致抗蚀剂层297中的每一开口可仅存在于相应第一台阶区200A中。
参看图25，覆盖氮化硅层173的每一未掩蔽部分可在被第二光致抗蚀剂层297覆盖的区域外部蚀刻。可使用各向同性蚀刻过程或各向异性蚀刻过程。各向同性或各向异性蚀刻过程的持续时间可选择为使得图案化电介质掩模层171保持在牺牲第一层支撑开口填充结构128的区域外部。第一台阶区200A中的牺牲第一层支撑开口填充结构128的顶部表面物理暴露，而第二台阶区200B中的牺牲第一层支撑开口填充结构128被覆盖氮化硅层173覆盖。
参看图26，可例如通过灰化移除第二光致抗蚀剂层297。
参看图27，第一台阶区200A内的牺牲第一层支撑开口填充结构128可通过蚀刻过程移除，所述蚀刻过程相对于第一层交替堆叠(132、142)和源极选择层级导电层118的材料选择性地蚀刻牺牲第一层支撑开口填充结构128的牺牲填充材料。举例来说，如果源极选择层级导电层118包含重度掺杂硅且如果牺牲第一层支撑开口填充结构128包含非晶形未掺杂硅、未掺杂多晶硅或硅-锗合金，则可以使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来移除牺牲第一层支撑开口填充结构128。第一层支撑开口129的第一子组的体积在第一台阶区200A内变为空，而第二台阶区200B内的第一层支撑开口129的第二子组的体积被牺牲第一层支撑开口填充结构128的剩余子组填充。牺牲电介质衬里127的部分可从第一层支撑开口129的第一子组移除。
参看图28，例如未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃等电介质填充材料可沉积在第一台阶区200A内的第一层支撑开口129的空体积中和覆盖氮化硅层173上方以形成连续电介质填充材料层322L。
参看图29，例如通过凹部蚀刻回蚀电介质填充材料。第一层支撑开口129中的电介质填充材料的每一剩余部分构成处理中电介质支撑柱结构322'。牺牲第一层支撑开口填充结构128的第一子组被处理中电介质支撑柱结构322'替换。处理中电介质支撑柱结构322'是随后在用第一导电层替换第一牺牲材料层142期间用作支撑柱结构的电介质支撑柱结构。处理中电介质支撑柱结构322'是处理中结构，即，在后续处理步骤期间被修改的结构。处理中电介质支撑柱结构322'穿过第一台阶区200A中的第一层交替堆叠(132、142)形成。每一第一层电介质支撑柱结构322'可具有包含第一绝缘顶盖层170的底部表面的水平平面上方的顶部表面。
参看图30，覆盖氮化硅层173和图案化电介质掩模层171可例如通过使用热磷酸的湿式蚀刻过程从第一绝缘顶盖层170上方移除。
参看图31，可在不图案化第二层交替堆叠(232、242)的情况下执行图6的处理步骤。换句话说，省略用于形成第二层交替堆叠(232、242)上的阶梯式表面的处理步骤，且省略用于形成第二逆向阶梯式电介质材料部分265的处理步骤。实际上，第二层交替堆叠(232、242)内的每一层和第二绝缘顶盖层270形成为未图案化毯覆层。
参看图32，通过以下操作在台阶区200中形成阶梯式表面：将可修整蚀刻掩模层施加在第二层交替堆叠(232、242)上方，在台阶区200的远离存储器阵列区100的部分内形成开口，以及迭代地重复蚀刻第一层交替堆叠(132、142)和第二层交替堆叠(232、242)内的至少一对绝缘层(132、232)和间隔物材料层(例如牺牲材料层(142、242)中的一个)的各向异性蚀刻过程以及修整可修整蚀刻掩模层的横向范围的修整过程。可修整蚀刻掩模层包含可以受控的蚀刻速率进行各向同性蚀刻的材料。可修整蚀刻掩模层可包含具有添加剂的基于碳的材料，所述添加剂减小修整速率以提供各向同性受控修整过程。各向异性蚀刻过程和修整过程的迭代重复迭代地蚀刻成对的牺牲材料层(242、142)和绝缘层(232、132)，且扩展可修整掩模层中的开口的横向范围。第二层交替堆叠(232、242)和第一层交替堆叠(132、142)经图案化以形成第一层交替堆叠(132、142)上的第一阶梯式表面和第二层交替堆叠(232、242)上的第二阶梯式表面。
处理中电介质支撑柱结构322'在第一绝缘层132和第一牺牲材料层142的蚀刻期间竖直地侧支凹进。确切地说，处理中电介质支撑柱结构322'在处理中电介质支撑柱结构322'物理暴露之后执行的各向异性蚀刻过程的子组期间被部分蚀刻。处理中电介质支撑柱结构322'竖直地凹进不同蚀刻距离。处理中电介质支撑柱结构322'的剩余部分形成包括至少一种电介质材料的电介质支撑柱结构322。电介质支撑柱结构322延伸穿过第一层交替堆叠(132、142)且具有不同高度。
在一个实施例中，电介质支撑柱结构322可具有随着距存储器阵列区100的横向距离而减小的可变高度。在一个实施例中，每一电介质支撑柱结构322可具有比牺牲第一层存储器开口填充结构128的顶部表面小的高度。在一个实施例中，每一电介质支撑柱结构322可位于包含第一绝缘顶盖层170的底部表面和第一层交替堆叠(132、142)的最顶部层的顶部表面的水平平面下方。
参看图33，可通过在阶梯式表面上方沉积电介质材料来形成逆向阶梯式电介质材料部分65。逆向阶梯式电介质材料部分65的阶梯式表面可从第一层交替堆叠(132、142)的最底部层连续地延伸到第二层交替堆叠(232、242)的最顶部层。逆向阶梯式电介质材料部分65包含例如硅酸盐玻璃等可平坦化电介质材料。逆向阶梯式电介质材料部分65的材料可与电介质支撑柱结构322的材料相同或不同。在一个实施例中，电介质支撑柱结构322可包含未掺杂硅酸盐玻璃，且逆向阶梯式电介质材料部分65可包含经掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。逆向阶梯式电介质材料部分65可始终具有均质组成。逆向阶梯式电介质材料部分65形成于第一层交替堆叠(132、142)上的第一阶梯式表面和第二层交替堆叠(232、242)上的第二阶梯式表面上方。逆向阶梯式电介质材料部分65接触电介质支撑柱结构322。
参看图34，可执行图7A和7B的处理步骤以形成牺牲第一层存储器开口填充结构148上方的第二层存储器开口249且形成牺牲第一层支撑开口填充结构128上方的第二层支撑开口229。第二层支撑开口229的图案可从图7A和7B的处理步骤处的第二层支撑开口229的图案修改使得第二层支撑开口229仅形成在第二台阶区200B中且不形成于第一台阶区200A中。
参看图35，可执行图8和9A-9D的处理步骤。可在第二台阶区200B中的第二层支撑开口229下面移除牺牲第一层支撑开口填充结构128以形成支撑开口，所述支撑开口也称为层间支撑开口。层间支撑开口可延伸穿过逆向阶梯式电介质材料部分65、下伏于第二阶梯式表面的第二层交替堆叠(232、242)的区，以及第一层交替堆叠(132、142)。可在存储器阵列区100中的第二层存储器开口249下面移除牺牲第一层存储器开口填充结构148以形成存储器开口，所述存储器开口也称为层间存储器开口。可从第一层支撑开口129的第二子组以及从第一层存储器开口149移除牺牲电介质衬里127的部分。
可如第一实施例中形成存储器开口填充结构58和支撑柱结构20。每一支撑柱结构20可包含存储器膜50、竖直半导体通道60(其为并非电活跃的虚设竖直半导体通道)、任选的电介质芯62，和漏极区63(其为并非电活跃的虚设漏极区)。支撑柱结构20包含具有不同组成的多个材料部分，且在本文中被称作复合支撑柱结构。
存储器开口填充结构58形成于层间存储器开口49中，且支撑柱结构20(即，复合支撑柱结构)同时形成于层间支撑开口19中。存储器开口填充结构58中的每一个包括存储器堆叠结构58中的相应一个。存储器堆叠结构55竖直地延伸穿过存储器阵列区100中的第一层交替堆叠(132、142)和第二层交替堆叠(232、242)的每一层。支撑柱结构20穿过第一层交替堆叠(132、142)和第二阶梯式表面形成。支撑柱结构20中的每一个包括相应半导体材料部分，即，并非电活跃的竖直半导体通道60。
参看图36，可执行第一实施例的后续处理步骤。第一间隔物材料层(例如第一牺牲材料层142)和第二间隔物材料层(例如第二牺牲材料层242)的剩余部分被第一导电层146和第二导电层246替换。支撑柱结构20和电介质支撑柱结构322的组合在用导电层(146、246)替换牺牲材料层(142、242)期间提供结构支撑。台阶区触点通孔结构86可随后形成于导电层(146、246)中的相应一个上。字线触点通孔结构86可形成于第一导电层146和第二导电层246中的相应一个的顶部表面上。
参看图1A-36且根据本公开的各种实施例，提供一种三维半导体装置，所述三维半导体装置包括：第一绝缘层142和第一导电层146的第一层交替堆叠(132、146)，其位于衬底8上方；第二绝缘层232和第二导电层246的第二层交替堆叠(232、246)，其位于第一层交替堆叠(132、146)上方；存储器阵列区100，其包含竖直地延伸穿过第一层交替堆叠(132、146)和第二层交替堆叠(232、246)的每一层的存储器堆叠结构55；台阶区200，其包含第一层交替堆叠(132、146)的第一阶梯式表面和第二层交替堆叠(232、246)的第二阶梯式表面；电介质支撑柱结构322，其基本上由至少一种电介质材料组成且延伸穿过第一层交替堆叠(132、146)，而不延伸穿过第二层交替堆叠(232、246)的任何层；以及复合支撑柱结构20，其包括半导体材料部分(例如竖直半导体通道60)且延伸穿过第一层交替堆叠(132、146)的所有层并穿过第二阶梯式表面。
如本文中所使用，电介质支撑柱结构322基本上由至少一种电介质材料组成意味着，电介质支撑柱结构322具有半导体相的小于5体积百分比，例如半导体相的0到0.5体积百分比，且含有电介质材料的95到100体积百分比。应注意，氧化硅或氮化硅电介质材料中的硅原子不构成单独的半导体相。
逆向阶梯式电介质材料部分65可上覆于且接触第一阶梯式表面和第二阶梯式表面。复合支撑柱结构20延伸穿过逆向阶梯式电介质材料部分65。
在一个实施例中，复合支撑柱结构20中的每一个具有上覆于第二层交替堆叠(232、246)的最顶部层的相同水平平面内的顶部表面。举例来说，复合支撑柱结构20的顶部表面可在与逆向阶梯式电介质材料部分65的顶部表面和上覆于第二层交替堆叠(232、246)的第二绝缘顶盖层270的顶部表面相同的水平平面内。
在一个实施例中，电介质支撑柱结构322具有随着距存储器阵列区100的横向距离而减小的不同高度。在一个实施例中，电介质支撑柱结构322中的每一个突出到第一阶梯式表面上方且包含由逆向阶梯式电介质材料部分65横向环绕的相应上部部分。
在一个实施例中，三维半导体装置包括延伸穿过逆向阶梯式电介质材料部分65且接触第一导电层146中的相应一个的第一字线触点通孔结构86，以及延伸穿过逆向阶梯式电介质材料部分65且接触第二导电层246中的相应一个的第二字线触点通孔结构86。
在一个实施例中，逆向阶梯式电介质材料部分65从第一层交替堆叠(132、146)内的最底部绝缘层(即，第一绝缘层132中的最底部的一个第一绝缘层)的表面连续地延伸到第二层交替堆叠(232、246)内的最顶部绝缘层(即，第二绝缘层232中的最顶部的一个第二绝缘层)的表面，始终具有均质组成，具有位于第二层交替堆叠(232、246)的最顶部表面处或上覆于所述最顶部表面的顶部表面，上覆于电介质支撑柱结构322，且横向环绕复合支撑柱结构20。
在一个实施例中，电介质支撑柱结构322的底部表面和复合支撑柱结构20的底部表面定位于第一水平平面HP1内。在一个实施例中，存储器堆叠结构58的底部部分接触下伏于第一水平平面HP1的源极接触层114。
在一个实施例中，存储器堆叠结构55中的每一个包括相应存储器膜50和相应竖直半导体通道60。在一个实施例中，存储器膜50中的每一个包括包含电荷存储层54和隧穿电介质56的层堆叠，且复合支撑柱结构20中的每一个包括包含具有与电荷存储层54相同的组成和相同的厚度的第一电介质材料层和具有与隧穿电介质56相同的组成和相同的厚度的第二电介质材料层的层堆叠。在一个实施例中，复合支撑柱结构20中的每一个的半导体材料部分包括具有与竖直半导体通道60相同的材料组成的半导体材料。
在一个实施例中，三维半导体装置包括位于第一层交替堆叠(132、146)和第二层交替堆叠(232、246)之间绝缘顶盖层(例如第一绝缘顶盖层170)。第一层存储器开口149和第一层支撑开口129可具有直线锥形侧壁。或者，第一绝缘顶盖层170的侧壁可在图21的处理步骤之后在每一第一层存储器开口149周围和每一第一层支撑开口129周围相对于第一绝缘层132和第一牺牲材料层142的材料选择性地横向凹进。举例来说，第一绝缘顶盖层170可包含经掺杂硅酸盐玻璃(例如硼硅酸盐玻璃)，且第一绝缘层132可包含未掺杂硅酸盐玻璃，且可执行使用稀释氢氟酸的各向同性蚀刻过程来横向扩展第一绝缘顶盖层170的层级处的第一层存储器开口149和第一牺牲开口129的部分。在此情况下，存储器堆叠结构55和复合支撑柱结构322中的每一个在绝缘顶盖层(例如第一绝缘顶盖层170)的层级处具有比第一层交替堆叠(132、146)内的最顶部层的层级处且比第二层交替堆叠(232、246)内的最底部层的层级处大的横向范围。
参看图20A-36且根据本公开的各种实施例，提供一种三维半导体装置，所述三维半导体装置包括：第一绝缘层142和第一导电层146的第一层交替堆叠(132、146)，其位于衬底8上方；第二绝缘层232和第二导电层246的第二层交替堆叠(232、246)，其位于第一层交替堆叠(132、146)上方；存储器阵列区100，其包含竖直地延伸穿过第一层交替堆叠(132、146)和第二层交替堆叠(232、246)的每一层的存储器堆叠结构55；台阶区200，其包含第一层交替堆叠(132、146)的第一阶梯式表面和第二层交替堆叠(232、246)的第二阶梯式表面；；以及第一层电介质支撑柱结构322，其延伸穿过第一层交替堆叠(132、146)的下伏于阶梯式表面的部分，其中电介质支撑柱结构322中的每一个的高度随着距存储器阵列区的横向距离而减小。
参看图37，根据本公开的第三实施例的第三示例性结构可与图3的第一示例性结构相同。通常，第一绝缘层132和第一间隔物材料层(例如第一牺牲材料层142)的第一层交替堆叠形成于衬底8上方(在图1A中示出)。通过图案化第一层交替堆叠(132、142)形成第一阶梯式表面，且第一逆向阶梯式电介质材料部分165可形成于第一阶梯式表面上方。第一逆向阶梯式电介质材料部分165形成于第一台阶区200A中，所述第一台阶区是台阶区200的远侧分段。其中随后将形成第二层交替堆叠的阶梯式表面的第二台阶区200设置于第一台阶区200A和存储器阵列区100之间。第一示例性结构的层间电介质层180可或可不存在于图37的第三示例性结构中。
参看图38，可执行图20A和20B、21和22的处理步骤以形成第一层存储器开口149和第一层支撑开口129，且形成第一层存储器开口149中的牺牲第一层存储器开口填充结构148并形成第一层支撑开口129中的牺牲第一层支撑开口填充结构128。在一个实施例中，各向异性蚀刻过程可持续直至支撑开口129的底部表面到达位于源极选择层级导电层118的层级处的第一水平平面HP1且第一层存储器开口149的底部表面到达位于下部源极层级半导体层112的层级处的第二水平平面HP2。牺牲电介质衬里127可位于每一第一层存储器开口149和每一第一层支撑开口129的外围处和底部处，且可横向环绕牺牲第一层存储器开口填充结构148和牺牲第一层支撑开口填充结构128中的相应一个。
牺牲第一层支撑开口填充结构128的第一子组穿过第一逆向阶梯式电介质材料部分165和第一台阶区200A中的第一层交替堆叠(132、142)的第一阶梯式表面形成，且牺牲第一层支撑开口填充结构128的第二子组穿过第二台阶区200B中的第一层交替堆叠(132、232)形成。牺牲第一层支撑开口填充结构128的第二子组穿过第一层交替堆叠(132、142)形成，而不延伸穿过第一逆向阶梯式电介质材料部分165，且与第一逆向阶梯式电介质材料部分165横向间隔开。
参看图39，可执行图6的处理步骤以形成第二绝缘层232和第二牺牲材料层242的第二层交替堆叠，形成第二层交替堆叠(232、242)上方的第二绝缘顶盖层，图案化第二台阶区200B中的阶梯式表面，且形成第二逆向阶梯式电介质材料部分265。
参看图40，电介质掩模层271可任选地形成于第二绝缘顶盖层270和第二逆向阶梯式电介质材料部分265上方。电介质掩模层271可包含氮化硅。电介质掩模层271的厚度可在10nm到200nm的范围内，但也可使用更小和更大的厚度。可执行图7A和7B的处理步骤以形成第二层存储器开口249和第二层支撑开口229。用于形成第二层存储器开口249和第二层支撑开口229的各向异性蚀刻过程的步骤可经修改以在存在电介质掩模层271的情况下蚀刻穿过电介质掩模层271。每一第二层存储器开口249形成于牺牲第一层存储器开口填充结构148中的相应一个上方，且每一第二层支撑开口229形成于牺牲第一层支撑开口填充结构128中的相应一个上方。
参看图41，牺牲填充材料可沉积在第二层存储器开口249和第二层支撑开口229中。所述牺牲填充材料可与牺牲第一层存储器开口填充结构148和牺牲第一层支撑开口填充结构128的牺牲填充材料相同。举例来说，牺牲填充材料可包含非晶硅、多晶硅或硅-锗合金。牺牲填充材料的多余部分可从电介质掩模层271上方移除。第二层存储器开口249中的牺牲填充材料的剩余部分构成牺牲第二层存储器开口填充结构248，且第二层支撑开口229中的牺牲填充材料的剩余部分构成牺牲第二层支撑开口填充结构228。
参看图42，覆盖氮化硅层273可沉积在电介质掩模层271的顶部表面以及牺牲第二层支撑开口填充结构228和牺牲第二层存储器开口填充结构248的顶部表面上方。覆盖氮化硅层273的厚度可在5nm到30nm的范围内，但也可使用更小和更大的厚度。
参看图43，第二光致抗蚀剂层397施加在覆盖氮化硅层273上方，且经光刻图案化以覆盖存储器阵列区100和外围装置区400，而不覆盖台阶区200。
参看图44，台阶区200中的覆盖氮化硅层273的未被第二光致抗蚀剂层397覆盖的部分可通过蚀刻过程移除。各向同性蚀刻过程或各向异性蚀刻过程可用于蚀刻覆盖氮化硅层273的未掩蔽部分。各向同性或各向异性蚀刻过程的持续时间可选择为使得电介质掩模层271保持在牺牲第二层支撑开口填充结构228的区域外部。台阶区200中的牺牲第二层支撑开口填充结构228的顶部表面物理暴露，而存储器阵列区100中的牺牲第二层存储器开口填充结构248被覆盖氮化硅层273覆盖。
参看图45，可例如通过灰化移除第二光致抗蚀剂层397。
参看图46，可移除台阶区200中的牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128以形成支撑开口19，所述支撑开口也称为层间支撑开口19。位于第一台阶区200A中的层间支撑开口19的第一子组可延伸穿过第二逆向阶梯式电介质材料部分265、第一逆向阶梯式电介质材料部分165，以及下伏于第一层交替堆叠(132、142)的第一阶梯式表面的第一层交替堆叠(132、142)的区。位于第二台阶区200B中的层间支撑开口19的第二子组可延伸穿过第二逆向阶梯式电介质材料部分265、下伏于第二层交替堆叠(232、242)的第二阶梯式表面的第二层交替堆叠(232、242)的区，以及第一层交替堆叠(132、142)。
牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128的移除可通过蚀刻过程来实现。蚀刻过程的化学性质可选择为使得蚀刻过程相对于第二层交替堆叠(232、242)、第一层交替堆叠(132、142)、第一和第二逆向阶梯式电介质材料部分(165、265)以及源极选择层级导电层118的材料选择性地蚀刻牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128的牺牲填充材料。在其中牺牲电介质衬里127存在于第一层支撑开口129中的实施例中，蚀刻过程可相对于第二层交替堆叠(232、242)、第一和第二逆向阶梯式电介质材料部分(165、265)以及牺牲电介质衬里127的材料选择性地移除牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128的牺牲填充材料。举例来说，如果牺牲电介质衬里127包含氧化硅且如果牺牲第一层支撑开口填充结构128和牺牲第二层支撑开口填充结构228包含非晶形未掺杂硅、未掺杂多晶硅或硅-锗合金，则可使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来移除牺牲第一层支撑开口填充结构128。
第二层支撑开口229的体积和第一层支撑开口129的体积组合以提供层间支撑开口19。层间支撑开口19可至少从包含第二层交替堆叠(232、242)的最顶部表面的水平平面至少向包含第一层交替堆叠(132、142)的最底部表面的另一水平平面竖直地延伸。层间支撑开口19中的每一个可在第一层交替堆叠(132、142)的最顶部层的层级处具有比第二层交替堆叠(232、242)的最底部层的层级处大的横向范围，例如依据第一层支撑开口129和第二层支撑开口229的直线侧壁的有限锥角。
参看图47，例如硅酸盐玻璃等电介质填充材料可沉积在层间支撑开口19的空体积中以形成连续电介质填充材料层222L。电介质填充材料的沉积可以是保形的或可至少部分非保形。在一个实施例中，空隙217可形成于层间支撑开口19的体积中的连续电介质填充材料层222L内。
参看图48，例如通过凹部蚀刻回蚀电介质填充材料。支撑开口19中的电介质填充材料的每一剩余部分构成电介质支撑柱结构222。电介质支撑柱结构222在后续处理步骤中用导电层替换牺牲材料层(142、242)期间用作支撑柱结构。电介质支撑柱结构222的第一子组形成于第一台阶区200A中，且电介质支撑柱结构222的第二子组形成于第二台阶区200B中。每一电介质支撑柱结构222可具有包含第二绝缘顶盖层270的底部表面的水平平面上方的顶部表面。每一电介质支撑柱结构222可含有零个空隙、一个空隙217或两个空隙217。电介质支撑柱结构222可形成于层间支撑开口19中，且直接处于第二逆向阶梯式电介质材料部分265的侧壁上。
参看图49，覆盖氮化硅层273和电介质掩模层271可例如通过使用热磷酸的湿式蚀刻过程从第二绝缘顶盖层270上方移除。
参看图50，存储器阵列区100中的牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148可被移除以形成存储器开口49，所述存储器开口也称为层间存储器开口49。层间存储器开口49延伸穿过第二层交替堆叠(232、242)和第一层交替堆叠(132、142)，且可延伸到源极层级牺牲层104中。
牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148的移除可通过蚀刻过程来实现。蚀刻过程的化学性质可选择为使得蚀刻过程相对于第二层交替堆叠(232、242)、第一层交替堆叠(132、142)、第二逆向阶梯式电介质材料部分265、电介质支撑柱结构222和源极选择层级导电层118的材料选择性地蚀刻牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148的牺牲填充材料。在其中牺牲电介质衬里127存在于第一层存储器开口149中的实施例中，蚀刻过程可相对于第二层交替堆叠(232、242)、第一和第二逆向阶梯式电介质材料部分(165、265)以及牺牲电介质衬里127的材料选择性地移除牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148的牺牲填充材料。举例来说，如果牺牲电介质衬里127包含氧化硅且如果牺牲第一层存储器开口填充结构148和牺牲第二层存储器开口填充结构248包含非晶形未掺杂硅、未掺杂多晶硅或硅-锗合金，则可使用采用热TMY或TMAH的湿式蚀刻过程来移除牺牲第一层存储器开口填充结构148。
第二层存储器开口249的体积和第一层存储器开口149的体积组合以提供层间存储器开口49。层间存储器开口49可至少从包含第二层交替堆叠(232、242)的最顶部表面的水平平面至少向包含第一层交替堆叠(132、142)的最底部表面的另一水平平面竖直地延伸。层间存储器开口49中的每一个可在第一层交替堆叠(132、142)的最顶部层的层级处具有比第二层交替堆叠(232、242)的最底部层的层级处大的横向范围，例如依据第一层存储器开口149和第二层存储器开口249的直线侧壁的有限锥角。
参看图51，相对于第一层交替堆叠(132、142)、第二层交替堆叠(232、242)、第一和第二绝缘顶盖层(170、270)、电介质支撑柱结构222以及处理中源极层级材料层10'的各种材料选择性地移除牺牲电介质衬里127(如果存在)。
随后，可执行图9A-9D和10的处理步骤以形成层间存储器开口58中的每一个中的存储器开口填充结构58。可执行图11A、11B、12、13A-13E和14的处理步骤以形成第二触点层级电介质层282和背侧沟槽79，且用源极层级材料层10替换处理中源极层级材料层10'。可执行图15和16的处理步骤以用第一和第二导电层(146、246)替换第一和第二牺牲材料层(142、242)。可执行图17A-17C、18A和18B以及19的处理步骤以形成电介质壁结构76、第二触点层级电介质层282、各种触点通孔结构(86、88、488)、线层级电介质层290、位线98，以及互连线结构96。
参看图52，根据本公开的实施例的第四示例性结构可从图2的第一示例性结构导出。在一个实施例中，图52的第四示例性结构可与图2的第一示例性结构相同。
参看图53，可执行图20A和20B、21和22的处理步骤以穿过台阶区200中的第一层交替堆叠(132、142)形成牺牲第一层支撑开口填充结构128，且穿过存储器阵列区100中的第一层交替堆叠(132、142)形成牺牲第一层存储器开口填充结构148。在一个实施例中，图53中示出的第四示例性结构可与图22中示出的第二示例性结构相同。或者，可通过省略第一逆向阶梯式电介质材料部分165的形成而从图38的第三示例性结构导出图53中示出的第四示例性结构。
参看图54，第二绝缘层132和第二牺牲材料层142的第二层交替堆叠(232、242)形成于第一层交替堆叠(132、142)上方。举例来说，可执行用于形成第二层交替堆叠(232、242)的图6的处理步骤以形成第四示例性结构的第二层交替堆叠(232、242)。第二绝缘顶盖层170可形成于第二层交替堆叠(232、242)上方。第一电介质掩模层271可任选地形成于第二绝缘顶盖层270上方。第一电介质掩模层271可包含氮化硅。第一电介质掩模层271的厚度可在10nm到200nm的范围内，但也可使用更小和更大的厚度。
各个第二层开口(249、229)可穿过第二层交替堆叠(232、242)形成。举例来说，可执行图7A和7B的处理步骤以形成第二层开口(249、229)。各个第二层开口(249、229)可包含第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充结构148中的相应一个的顶部表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充结构128中的相应一个的顶部表面上。第二层开口(249、229)中的每一个可竖直地延伸穿过第二层交替堆叠(232、242)内的每一层。每一第二层开口(249、229)的底部外围可相对于下伏牺牲第一层开口填充结构(148、128)的顶部表面的外围横向偏移，和/或可完全位于下伏牺牲第一层开口填充结构(148、128)的顶部表面的外围内。
参看图55，牺牲填充材料可沉积在第二层存储器开口249和第二层支撑开口229中。所述牺牲填充材料可与牺牲第一层存储器开口填充结构148和牺牲第一层支撑开口填充结构128的牺牲填充材料相同。举例来说，所述牺牲填充材料可包含非晶硅、多晶硅或硅-锗合金。牺牲填充材料的多余部分可从第一电介质掩模层271上方移除。第二层存储器开口249中的牺牲填充材料的剩余部分构成牺牲第二层存储器开口填充结构248，且第二层支撑开口229中的牺牲填充材料的剩余部分构成牺牲第二层支撑开口填充结构228。
参看图56，覆盖氮化硅层273可沉积在第一电介质掩模层271的顶部表面以及牺牲第二层支撑开口填充结构228和牺牲第二层存储器开口填充结构248的顶部表面上方。覆盖氮化硅层273的厚度可在5nm到30nm的范围内，但也可使用更小和更大的厚度。
参看图57，第二光致抗蚀剂层397施加在覆盖氮化硅层273上方，且经光刻图案化以覆盖存储器阵列区100和外围装置区400，而不覆盖台阶区200。
参看图58，台阶区200中的覆盖氮化硅层273的未被第二光致抗蚀剂层397覆盖的部分可通过蚀刻过程移除。各向同性蚀刻过程或各向异性蚀刻过程可用于蚀刻覆盖氮化硅层273的未掩蔽部分。各向同性或各向异性蚀刻过程的持续时间可选择为使得第一电介质掩模层271保持在牺牲第二层支撑开口填充结构228的区域外部。台阶区200中的牺牲第二层支撑开口填充结构228的顶部表面物理暴露，而存储器阵列区100中的牺牲第二层存储器开口填充结构248被覆盖氮化硅层273覆盖。
参看图59，可例如通过灰化移除第二光致抗蚀剂层397。
参看图60，可移除台阶区200中的牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128以形成支撑开口19，所述支撑开口也称为层间支撑开口19。每一层间支撑开口19延伸穿过第二层交替堆叠(232、242)内的每一层和第一层交替堆叠(132、142)内的每一层，且由第二层交替堆叠(232、242)内的每一层和第一层交替堆叠(132、142)内的每一层的侧壁横向定界。
牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128的移除可通过蚀刻过程来实现。蚀刻过程的化学性质可选择为使得蚀刻过程相对于第二层交替堆叠(232、242)、第一层交替堆叠(132、142)和源极选择层级导电层118的材料选择性地蚀刻牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128的牺牲填充材料。在其中牺牲电介质衬里127存在于第一层支撑开口129中的实施例中，蚀刻过程可相对于第二层交替堆叠(232、242)、第一和第二逆向阶梯式电介质材料部分(165、265)以及牺牲电介质衬里127的材料选择性地移除牺牲第二层支撑开口填充结构228和牺牲第一层支撑开口填充结构128的牺牲填充材料。举例来说，如果牺牲电介质衬里127包含氧化硅且如果牺牲第一层支撑开口填充结构128和牺牲第二层支撑开口填充结构228包含非晶形未掺杂硅、未掺杂多晶硅或硅-锗合金，则可使用采用热TMY或TMAH的湿式蚀刻过程来移除牺牲第一层支撑开口填充结构128。
第二层支撑开口229的体积和第一层支撑开口129的体积组合以提供层间支撑开口19。层间支撑开口19可至少从包含第二层交替堆叠(232、242)的最顶部表面的水平平面至少向包含第一层交替堆叠(132、142)的最底部表面的另一水平平面竖直地延伸。层间支撑开口19中的每一个可在第一层交替堆叠(132、142)的最顶部层的层级处具有比第二层交替堆叠(232、242)的最底部层的层级处大的横向范围，例如依据第一层支撑开口129和第二层支撑开口229的直线侧壁的有限锥角。
参看图61，例如硅酸盐玻璃等电介质填充材料可沉积在层间支撑开口19的空体积中以形成连续电介质填充材料层422LL。电介质填充材料的沉积可以是保形的或可至少部分非保形。在一个实施例中，空隙417可形成于层间支撑开口19的体积中的连续电介质填充材料层422L内。
参看图62，例如通过凹部蚀刻回蚀电介质填充材料。支撑开口19中的电介质填充材料的每一剩余部分构成电介质支撑柱结构422。电介质支撑柱结构422在后续处理步骤中用导电层替换牺牲材料层(142、242)期间用作支撑柱结构。每一电介质支撑柱结构422延伸穿过第一层交替堆叠(132、142)内的每一层和第二层交替堆叠(232、242)内的每一层，且由第一层交替堆叠(132、142)内的每一层和第二层交替堆叠(232、242)内的每一层横向接触。每一电介质支撑柱结构422可具有包含第二绝缘顶盖层270的底部表面的水平平面上方的顶部表面。每一电介质支撑柱结构422可含有零个空隙、一个空隙217或两个空隙217。
参看图63，第二电介质掩模层275可沉积在第一电介质掩模层271的顶部表面、覆盖氮化硅层273和电介质支撑柱结构422的顶部表面上方。第二电介质掩模层275的厚度可在5nm到30nm的范围内，但也可使用更小和更大的厚度。
参看图64，光致抗蚀剂层(未图示)可施加在第二电介质掩模层275上方，且经光刻图案化以形成每一台阶区200中的开口。第二电介质掩模层275和第一电介质掩模层271的未掩蔽部分在光致抗蚀剂层中的开口的区域内被蚀刻。因此，从台阶区200移除第二电介质掩模层275和第一电介质掩模层271。电介质支撑柱结构422的顶部表面可在台阶区200内物理暴露。可选地，可执行各向同性蚀刻过程或各向异性蚀刻过程来移除台阶区200内的第二绝缘顶盖层270的物理暴露部分。可随后例如通过灰化移除光致抗蚀剂层。
参看图65，可修整蚀刻掩模层(未图示)可施加在第二层交替堆叠(232、242)以及第二电介质掩模层275、第一电介质掩模层271和覆盖氮化硅层273的剩余部分上方。开口形成于定位于与存储器阵列区100横向间隔开的第一台阶区200A的远侧部分内的可修整蚀刻掩模层的远侧部分内。蚀刻第一层交替堆叠(132、142)和第二层交替堆叠(232、242)内的至少一对绝缘层(132、232)和间隔物材料层(例如牺牲材料层(142、242)中的一个)的各向异性蚀刻过程以及修整可修整蚀刻掩模层的横向范围的修整过程可迭代地重复。各向异性蚀刻过程和修整过程的迭代重复迭代地蚀刻成对的牺牲材料层(242、142)和绝缘层(232、132)，且扩展可修整掩模层中的开口的横向范围。第二层交替堆叠(232、242)和第一层交替堆叠(132、142)经图案化以形成第一层交替堆叠(132、142)上的第一阶梯式表面和第二层交替堆叠(232、242)上的第二阶梯式表面。
电介质支撑柱结构422在第一绝缘层132和第一牺牲材料层142的蚀刻期间竖直地侧支凹进。确切地说，电介质支撑柱结构422可在各向异性蚀刻过程中的每一个期间部分蚀刻。电介质支撑柱结构422竖直地凹进不同蚀刻距离。电介质支撑柱结构422的剩余部分形成包括至少一种电介质材料的电介质支撑柱结构422。电介质支撑柱结构422的第一子组仅延伸穿过第一层交替堆叠(132、142)内的层的相应子组，而不延伸穿过第二层交替堆叠(232、242)内的层。电介质支撑柱结构422的第二子组延伸穿过第一层交替堆叠(132、142)内的所有层和第二层交替堆叠(232、242)内的层的相应子组。电介质支撑柱结构422可具有不同高度。
通常，电介质支撑柱结构422可在第一层交替堆叠(132、142)的第一阶梯式表面和第二层交替堆叠(232、242)的第二阶梯式表面的形成期间侧支蚀刻以提供随着距存储器阵列区100的横向距离减小的不同高度。在电介质支撑柱结构422的形成和侧支凹进之后形成第一阶梯式表面和第二阶梯式表面。
在一个实施例中，电介质支撑柱结构422可具有随着距存储器阵列区100的横向距离减小的可变高度。在一个实施例中，每一电介质支撑柱结构422可具有比牺牲第一层存储器开口填充结构128的顶部表面小的高度。在一个实施例中，每一电介质支撑柱结构422可位于包含第二绝缘顶盖层270的顶部表面的水平平面下方。电介质支撑柱结构422的顶部表面可与包含电介质支撑柱结构422的支撑开口延伸穿过的阶梯式表面的水平表面共面、突出到该水平表面上方，或凹进到该水平表面下方。
参看图66，可通过在阶梯式表面上方沉积电介质材料来形成逆向阶梯式电介质材料部分65。可使用第二电介质掩模层275的顶部表面作为终止表面来平坦化所沉积的电介质材料。剩余电介质材料部分的顶部表面可竖直地凹进使得电介质材料的凹进的顶部表面处于第二绝缘顶盖层270的顶部表面的高度或约第二绝缘顶盖层270的顶部表面的高度。所沉积的电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。
逆向阶梯式电介质材料部分65的阶梯式表面可从第一层交替堆叠(132、142)的最底部层连续地延伸到第二层交替堆叠(232、242)的最顶部层。逆向阶梯式电介质材料部分65包含例如硅酸盐玻璃等可平坦化电介质材料。逆向阶梯式电介质材料部分65的材料可与电介质支撑柱结构422的材料相同或不同。在一个实施例中，电介质支撑柱结构422可包含未掺杂硅酸盐玻璃，且逆向阶梯式电介质材料部分65可包含经掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。逆向阶梯式电介质材料部分65可始终具有均质组成。逆向阶梯式电介质材料部分65形成于第一层交替堆叠(132、142)上的第一阶梯式表面和第二层交替堆叠(232、242)上的第二阶梯式表面上方。逆向阶梯式电介质材料部分65接触电介质支撑柱结构422。
参看图67，第二电介质掩模层275、覆盖氮化硅层273和第一电介质掩模层271的剩余部分可例如通过使用热磷酸的湿式蚀刻过程从第二绝缘顶盖层270上方移除。
参看图68，存储器阵列区100中的牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148可被移除以形成存储器开口49，所述存储器开口也称为层间存储器开口49。层间存储器开口49延伸穿过第二层交替堆叠(232、242)和第一层交替堆叠(132、142)，且可延伸到源极层级牺牲层104中。
牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148的移除可通过蚀刻过程来实现。蚀刻过程的化学性质可选择为使得蚀刻过程相对于第二层交替堆叠(232、242)、第一层交替堆叠(132、142)、第二逆向阶梯式电介质材料部分265、电介质支撑柱结构222和源极选择层级导电层118的材料选择性地蚀刻牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148的牺牲填充材料。在其中牺牲电介质衬里127存在于第一层存储器开口149中的实施例中，蚀刻过程可相对于第二层交替堆叠(232、242)、第二逆向阶梯式电介质材料部分265和牺牲电介质衬里127的材料选择性地移除牺牲第二层存储器开口填充结构248和牺牲第一层存储器开口填充结构148的牺牲填充材料。举例来说，如果牺牲电介质衬里127包含氧化硅且如果牺牲第一层存储器开口填充结构148和牺牲第二层存储器开口填充结构248包含非晶形未掺杂硅、未掺杂多晶硅或硅-锗合金，则可使用采用热TMY或TMAH的湿式蚀刻过程来移除牺牲第一层存储器开口填充结构148。
第二层存储器开口249的体积和第一层存储器开口149的体积组合以提供层间存储器开口49。层间存储器开口49可至少从包含第二层交替堆叠(232、242)的最顶部表面的水平平面至少向包含第一层交替堆叠(132、142)的最底部表面的另一水平平面竖直地延伸。层间存储器开口49中的每一个可在第一层交替堆叠(132、142)的最顶部层的层级处具有比第二层交替堆叠(232、242)的最底部层的层级处大的横向范围，例如依据第一层存储器开口149和第二层存储器开口249的直线侧壁的有限锥角。
参看图69，相对于第一层交替堆叠(132、142)、第二层交替堆叠(232、242)、第一和第二绝缘顶盖层(170、270)、电介质支撑柱结构222以及处理中源极层级材料层10'的各种材料选择性地移除牺牲电介质衬里127(如果存在)。
随后，可执行图9A-9D和10的处理步骤以形成层间存储器开口58中的每一个中的存储器开口填充结构58。可执行图11A、11B、12、13A-13E和14的处理步骤以形成第二触点层级电介质层282和背侧沟槽79，且用源极层级材料层10替换处理中源极层级材料层10'。可执行图15和16的处理步骤以用第一和第二导电层(146、246)替换第一和第二牺牲材料层(142、242)。
参看图70，可执行图17A-17C、18A和18B以及19的处理步骤以形成电介质壁结构76，随后形成第二触点层级电介质层282、各种触点通孔结构(86、88、488)、线层级电介质层290、位线98，和互连线结构96，如图19所示。
共同参看图1A-19及37-80且根据本公开的各种实施例，提供一种三维半导体装置，所述三维半导体装置包括：第一绝缘层132和第一导电层146的第一层交替堆叠，其位于衬底8上方；第二绝缘层232和第二导电层246的第二层交替堆叠，其位于第一层交替堆叠(132、146)上方；存储器阵列区100，其包含竖直地延伸穿过第一层交替堆叠(132、146)和第二层交替堆叠(232、246)的每一层的存储器堆叠结构55；台阶区，其包含第一层交替堆叠(132、146)的第一阶梯式表面和第二层交替堆叠(232、246)的第二阶梯式表面；电介质支撑柱结构(222或422)，其基本上由至少一种电介质材料组成且定位于台阶区200内，其中电介质支撑柱结构(222或422)的子组延伸穿过第一层交替堆叠(132、146)的所有层和第二层交替堆叠(232、246)的至少最底部层，且在第一层交替堆叠(132、146)的最顶部层的层级处具有比第二层交替堆叠(232、246)的最底部层的层级处大的横向范围。
在一个实施例中，电介质支撑柱结构(222或422)的子组包括：第一直线侧壁，其延伸穿过第一层交替堆叠(132、146)的所有层且进入下伏于第一层交替堆叠的层(例如源极选择层级导电层118)；环形水平表面，其接触第二层交替堆叠(232、246)的最底部层的底部表面(例如第二绝缘层232中的最底部的一个第二绝缘层)且上覆于第一直线侧壁；以及第二直线侧壁，其延伸穿过第二层交替堆叠(232、246)的至少最底部层。
在一个实施例中，电介质支撑柱结构422具有随着距存储器阵列区100的横向距离减小的不同高度。
在一个实施例中，电介质支撑柱结构222具有定位于相同水平平面内的顶部表面。
在一个实施例中，所述三维半导体装置包括上覆于第一阶梯式表面和第二阶梯式表面的逆向阶梯式电介质材料部分(例如图51中的第二逆向阶梯式电介质材料部分或图80中的逆向阶梯式电介质材料部分65)。
在一个实施例中，电介质支撑柱结构422中的每一个包含接触逆向阶梯式电介质材料部分65的表面的顶部表面。
在一个实施例中，电介质支撑柱结构422中的另一个延伸穿过第一层交替堆叠(132、146)的层的子组，不接触第二层交替堆叠(232、246)，且下伏于并接触逆向阶梯式电介质材料部分65。
在一个实施例中，所述三维半导体装置包括：第一字线触点通孔结构86，其延伸穿过逆向阶梯式电介质材料部分(例如图51中的第二逆向阶梯式电介质材料部分或图80中的逆向阶梯式电介质材料部分65)且接触第一导电层146中的相应一个；以及第二字线触点通孔结构86，其延伸穿过逆向阶梯式电介质材料部分且接触第二导电层246中的相应一个。
在一个实施例中，逆向阶梯式电介质材料部分65从第一层交替堆叠(132、146)内的最底部绝缘层的表面连续地延伸到第二层交替堆叠(232、246)内的最顶部绝缘层的表面，始终具有均质组成，且具有位于第二层交替堆叠(232、246)的最顶部表面处或上覆于该最顶部表面的顶部表面。
在一个实施例中，电介质支撑柱结构422中的每一个具有在包含逆向阶梯式电介质材料部分(例如第二逆向阶梯式电介质材料部分265)的顶部表面的相同水平平面内的顶部表面。
在一个实施例中，电介质支撑柱结构(422或222)的底部表面定位于第一水平平面HP1内；且存储器堆叠结构55的底部部分接触下伏于第一水平平面HP1的源极接触层114。
在一个实施例中，存储器堆叠结构55中的每一个包括相应存储器膜50和相应竖直半导体通道60。
在一个实施例中，所述三维半导体装置包括绝缘顶盖层(例如第一绝缘顶盖层170)，其位于第一层交替堆叠(132、146)和第二层交替堆叠(232、246)之间，其中存储器堆叠结构55中的每一个和电介质支撑柱结构(422或222)中的所述一个在绝缘顶盖层的层级处具有比第一层交替堆叠(132、146)内的最顶部层的层级处且比第二层交替堆叠(232、246)内的最底部层的层级处大的横向范围。
本公开的各种实施例的结构可用于在包含第一层交替堆叠(132、146)和第二层交替堆叠(232、246)的多层结构中在用导电层替换牺牲材料层(142、242)期间向台阶区200中的绝缘层(132、232)提供结构支撑，同时消除或最小化归因于半导体材料部分延伸穿过台阶区中的交替堆叠而导致的泄漏电流。泄漏电流的消除或减少改进位线感测放大器的信噪比，且提供增强的感测能力并实现三维存储器装置的缩放。
虽然前述内容提及特定实施例，但应了解，权利要求书不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作出各种修改且此类修改意图在权利要求书的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”涵盖其中词语“基本上由…组成”或词语“由…组成”代替词语“包括”或“包含”的所有实施例。在本公开中说明使用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它兼容的结构和/或配置来实践权利要求书，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开案、专利申请和专利以全文引用的方式并入本文中。

Claims (33)

1.一种三维半导体装置，其包括：
第一绝缘层和第一导电层的第一层交替堆叠，其位于衬底上方；
第二绝缘层和第二导电层的第二层交替堆叠，其位于所述第一层交替堆叠上方；
存储器阵列区，其包含竖直地延伸穿过所述第一层交替堆叠和所述第二层交替堆叠的每一层的存储器堆叠结构；
台阶区，其包含所述第一层交替堆叠的第一阶梯式表面和所述第二层交替堆叠的第二阶梯式表面；
电介质支撑柱结构，其基本上由至少一种电介质材料组成且延伸穿过所述第一层交替堆叠，而不延伸穿过所述第二层交替堆叠的任何层；
复合支撑柱结构，其包括半导体材料部分且延伸穿过所述第一层交替堆叠的所有层并穿过所述第二阶梯式表面；以及
绝缘顶盖层，其位于所述第一层交替堆叠和所述第二层交替堆叠之间，其中所述存储器堆叠结构和所述复合支撑柱结构中的每一个在所述绝缘顶盖层的层级处具有比所述第一层交替堆叠内的最顶部层的层级处更大且比所述第二层交替堆叠内的最底部层的层级处大的横向范围。
2.根据权利要求1所述的三维半导体装置，其进一步包括上覆于所述第一阶梯式表面和所述第二阶梯式表面的逆向阶梯式电介质材料部分，其中所述复合支撑柱结构延伸穿过所述逆向阶梯式电介质材料部分。
3.根据权利要求2所述的三维半导体装置，其中所述复合支撑柱结构中的每一个具有在上覆于所述第二层交替堆叠的最顶部层的相同水平平面内的顶部表面。
4.根据权利要求2所述的三维半导体装置，其中所述电介质支撑柱结构具有随着距所述存储器阵列区的横向距离减小的不同高度。
5.根据权利要求4所述的三维半导体装置，其中所述电介质支撑柱结构中的每一个突出到所述第一阶梯式表面上方，且包含由所述逆向阶梯式电介质材料部分横向环绕的相应上部部分。
6.根据权利要求2所述的三维半导体装置，其进一步包括：
第一字线触点通孔结构，其延伸穿过所述逆向阶梯式电介质材料部分且接触所述第一导电层中的相应一个；以及
第二字线触点通孔结构，其延伸穿过所述逆向阶梯式电介质材料部分且接触所述第二导电层中的相应一个。
7.根据权利要求2所述的三维半导体装置，其中所述逆向阶梯式电介质材料部分从所述第一层交替堆叠内的最底部绝缘层的表面连续地延伸到所述第二层交替堆叠内的最顶部绝缘层的表面，始终具有均质组成，具有位于所述第二层交替堆叠的最顶部表面处或上覆于所述最顶部表面的顶部表面，上覆于所述电介质支撑柱结构，且横向环绕所述复合支撑柱结构。
8.根据权利要求1所述的三维半导体装置，其中：
所述电介质支撑柱结构的底部表面和所述复合支撑柱结构的底部表面定位于第一水平平面内；且
所述存储器堆叠结构的底部部分接触下伏于所述第一水平平面的源极接触层。
9.根据权利要求1所述的三维半导体装置，其中所述存储器堆叠结构中的每一个包括相应存储器膜和相应竖直半导体通道。
10.根据权利要求9所述的三维半导体装置，其中：
所述存储器膜中的每一个包括包含电荷存储层和隧穿电介质的层堆叠；且
所述复合支撑柱结构中的每一个包括包含具有与所述电荷存储层相同的组成和相同的厚度的第一电介质材料层和具有与所述隧穿电介质相同的组成和相同的厚度的第二电介质材料层的层堆叠。
11.根据权利要求9所述的三维半导体装置，其中所述复合支撑柱结构中的每一个的所述半导体材料部分包括具有与所述竖直半导体通道相同的材料组成的半导体材料。
12.一种三维半导体装置，包括：
第一绝缘层和第一导电层的第一层交替堆叠体，其位于衬底上方；
第二绝缘层和第二导电层的第二层交替堆叠体，其位于第一层交替堆叠体上方；
存储器阵列区，其包含竖直地延伸穿过所述第一层交替堆叠和所述第二层交替堆叠的每一层的存储器堆叠结构；
台阶区，其包含所述第一层交替堆叠的第一阶梯式表面和所述第二层交替堆叠的第二阶梯式表面；
电介质支撑柱结构，其基本上由至少一种电介质材料组成且延伸穿过所述第一层交替堆叠，而不延伸穿过所述第二层交替堆叠的任何层；
复合支撑柱结构，其包括半导体材料部分且延伸穿过所述第一层交替堆叠的所有层并穿过所述第二阶梯式表面；以及
逆向阶梯式电介质材料部分，其上覆于所述第一阶梯式表面和所述第二阶梯式表面，
其中所述复合支撑柱结构延伸穿过所述逆向阶梯式电介质材料部分；
其中所述电介质支撑柱结构具有随着距所述存储器阵列区的横向距离减小的不同高度；并且
其中所述电介质支撑柱结构中的每一个突出到所述第一阶梯式表面上方，且包含由所述逆向阶梯式电介质材料部分横向环绕的相应上部部分。
13.一种三维半导体装置，包括：
第一绝缘层和第一导电层的第一层交替堆叠体，其位于衬底上方；
第二绝缘层和第二导电层的第二层交替堆叠体，其位于第一层交替堆叠体上方；
存储器阵列区，其包含竖直地延伸穿过所述第一层交替堆叠和所述第二层交替堆叠的每一层的存储器堆叠结构；
台阶区，其包含所述第一层交替堆叠的第一阶梯式表面和所述第二层交替堆叠的第二阶梯式表面；
电介质支撑柱结构，其基本上由至少一种电介质材料组成且延伸穿过所述第一层交替堆叠，而不延伸穿过所述第二层交替堆叠的任何层；
复合支撑柱结构，其包括半导体材料部分且延伸穿过所述第一层交替堆叠的所有层并穿过所述第二阶梯式表面；以及
逆向阶梯式电介质材料部分，其上覆于所述第一阶梯式表面和所述第二阶梯式表面，
其中所述复合支撑柱结构延伸穿过所述逆向阶梯式电介质材料部分；并且
其中所述逆向阶梯式电介质材料部分从所述第一层交替堆叠内的最底部绝缘层的表面连续地延伸到所述第二层交替堆叠内的最顶部绝缘层的表面，始终具有均质组成，具有位于所述第二层交替堆叠的最顶部表面处或上覆于所述最顶部表面的顶部表面，上覆于所述电介质支撑柱结构，且横向环绕所述复合支撑柱结构。
14.一种三维半导体装置，其包括：
第一绝缘层和第一导电层的第一层交替堆叠，其位于衬底上方；
第二绝缘层和第二导电层的第二层交替堆叠，其位于所述第一层交替堆叠上方；
存储器阵列区，其包含竖直地延伸穿过所述第一层交替堆叠和所述第二层交替堆叠的每一层的存储器堆叠结构；
台阶区，其包含所述第一层交替堆叠的第一阶梯式表面和所述第二层交替堆叠的第二阶梯式表面；以及
电介质支撑柱结构，其基本上由至少一种电介质材料组成且定位于所述台阶区内，其中所述电介质支撑柱结构中的一个延伸穿过所述第一层交替堆叠的所有层和所述第二层交替堆叠的至少最底部层，且在所述第一层交替堆叠的最顶部层的层级处具有比所述第二层交替堆叠的所述最底部层的层级处大的横向范围，并且其中所述电介质支撑柱结构的底部表面定位于第一水平平面内，且所述存储器堆叠结构的底部部分接触源极接触层，所述源极接触层具有下伏于所述第一水平平面的顶部表面。
15.根据权利要求14所述的三维半导体装置，其中所述电介质支撑柱结构中的所述一个包括：
第一直线侧壁，其延伸穿过所述第一层交替堆叠的所有层且进入下伏于所述第一层交替堆叠的层；
环形水平表面，其接触所述第二层交替堆叠的所述最底部层的底部表面且上覆于所述第一直线侧壁；以及
第二直线侧壁，其延伸穿过所述第二层交替堆叠的至少所述最底部层。
16.根据权利要求14所述的三维半导体装置，其中所述电介质支撑柱结构具有随着距所述存储器阵列区的横向距离减小的不同高度。
17.根据权利要求14所述的三维半导体装置，其中所述电介质支撑柱结构具有定位于相同水平平面内的顶部表面。
18.根据权利要求14所述的三维半导体装置，其进一步包括上覆于所述第一阶梯式表面和所述第二阶梯式表面的逆向阶梯式电介质材料部分。
19.根据权利要求18所述的三维半导体装置，其中所述电介质支撑柱结构中的每一个包含接触所述逆向阶梯式电介质材料部分的表面的顶部表面。
20.根据权利要求19所述的三维半导体装置，其中所述电介质支撑柱结构中的另一个延伸穿过所述第一层交替堆叠的层的子组，不接触所述第二层交替堆叠，且下伏于并接触所述逆向阶梯式电介质材料部分。
21.根据权利要求18所述的三维半导体装置，其进一步包括：
第一字线触点通孔结构，其延伸穿过所述逆向阶梯式电介质材料部分且接触所述第一导电层中的相应一个；以及
第二字线触点通孔结构，其延伸穿过所述逆向阶梯式电介质材料部分且接触所述第二导电层中的相应一个。
22.根据权利要求15所述的三维半导体装置，其中逆向阶梯式电介质材料部分从所述第一层交替堆叠内的最底部绝缘层的表面连续地延伸到所述第二层交替堆叠内的最顶部绝缘层的表面，始终具有均质组成，且具有位于所述第二层交替堆叠的最顶部表面处或上覆于所述最顶部表面的顶部表面。
23.根据权利要求18所述的三维半导体装置，其中所述电介质支撑柱结构中的每一个具有在包含所述逆向阶梯式电介质材料部分的顶部表面的相同水平平面内的顶部表面。
24.根据权利要求14所述的三维半导体装置，其中所述存储器堆叠结构中的每一个包括相应存储器膜和相应竖直半导体通道。
25.根据权利要求14所述的三维半导体装置，其进一步包括位于所述第一层交替堆叠和所述第二层交替堆叠之间的绝缘顶盖层，其中所述存储器堆叠结构中的每一个和所述电介质支撑柱结构中的所述一个在所述绝缘顶盖层的层级处具有比所述第一层交替堆叠内的最顶部层的层级处且比所述第二层交替堆叠内的最底部层的层级处大的横向范围。
26.一种形成半导体结构的方法，其包括：
在衬底上方形成第一绝缘层和第一间隔物材料层的第一层交替堆叠；
在所述第一层交替堆叠上方形成第二绝缘层和第二牺牲材料层的第二层交替堆叠；
形成至少从包含所述第二层交替堆叠的最顶部表面的水平平面至少向包含所述第一层交替堆叠的最底部表面的另一水平平面竖直地延伸的层间支撑开口，其中所述层间支撑开口中的每一个在所述第一层交替堆叠的最顶部层的层级处具有比所述第二层交替堆叠的最底部层的层级处大的横向范围；
在所述层间支撑开口中形成电介质支撑柱结构；
在形成所述电介质支撑柱结构之前或之后通过图案化所述第一层交替堆叠和所述第二层交替堆叠形成所述第一层交替堆叠上的第一阶梯式表面和所述第二层交替堆叠上的第二阶梯式表面；
在存储器阵列区中形成竖直地延伸穿过所述第一层交替堆叠和所述第二层交替堆叠的每一层的存储器堆叠结构；以及
用第一导电层和第二导电层替换所述第一间隔物材料层和第二间隔物材料层的剩余部分。
27.根据权利要求26所述的方法，其中：
在形成所述电介质支撑柱结构之后形成所述第一阶梯式表面和所述第二阶梯式表面；且
所述电介质支撑柱结构在形成所述第一阶梯式表面和所述第二阶梯式表面期间被侧支蚀刻以提供随着距所述存储器阵列区的横向距离减小的不同高度。
28.根据权利要求27所述的方法，其进一步包括在所述第一阶梯式表面和所述第二阶梯式表面上方以及所述电介质支撑柱结构的顶部表面上形成逆向阶梯式电介质材料部分。
29.根据权利要求27所述的方法，其进一步包括：
在形成所述第二层交替堆叠之前穿过所述第一层交替堆叠形成牺牲第一层支撑开口填充结构；
在所述牺牲第一层支撑开口填充结构上方穿过所述第二层交替堆叠形成第二层支撑开口；以及
通过从所述第二层支撑开口下面移除所述牺牲第一层支撑开口填充结构形成层间支撑开口，
其中所述电介质支撑柱结构形成于所述层间支撑开口中。
30.根据权利要求29所述的方法，其进一步包括：
在形成所述第二层交替堆叠之前穿过所述第一层交替堆叠形成牺牲第一层存储器开口填充结构；
在所述牺牲第一层存储器开口填充结构上方穿过所述第二层交替堆叠形成第二层存储器开口；以及
通过从所述第二层存储器开口下面移除所述牺牲第一层存储器开口填充结构形成层间存储器开口，
其中所述存储器堆叠结构形成于所述层间存储器开口中。
31.根据权利要求26所述的方法，其中：
在形成所述电介质支撑柱结构之前形成所述第一阶梯式表面和所述第二阶梯式表面；且
所述方法进一步包括：
在形成所述第二层交替堆叠之前在所述第一阶梯式表面上方形成第一逆向阶梯式电介质材料部分；以及
在形成所述电介质支撑柱结构之前在所述第二阶梯式表面和所述第一逆向阶梯式电介质材料部分上方形成第二逆向阶梯式电介质材料部分。
32.根据权利要求31所述的方法，其进一步包括：
在形成所述第一逆向阶梯式电介质材料部分之后形成牺牲第一层支撑开口填充结构，其中所述牺牲第一层支撑开口填充结构的第一子组穿过所述第一逆向阶梯式电介质材料部分和所述第一阶梯式表面形成，且所述牺牲第一层支撑开口填充结构的第二子组穿过所述第一层交替堆叠形成并与所述第一逆向阶梯式电介质材料部分横向间隔开；
在所述牺牲第一层支撑开口填充结构上方穿过所述第二逆向阶梯式电介质材料部分形成第二层支撑开口；以及
通过从所述第二层支撑开口下面移除所述牺牲第一层支撑开口填充结构形成层间支撑开口，
其中所述电介质支撑柱结构形成于所述层间支撑开口中，且直接形成于所述第二逆向阶梯式电介质材料部分的侧壁上。
33.一种三维半导体装置，包括：
第一绝缘层和第一导电层的第一层交替堆叠体，其位于半导体衬底上方；
第二绝缘层和第二导电层的第二层交替堆叠体，其位于第一层交替堆叠体上方；
存储器阵列区，其包含竖直地延伸穿过所述第一层交替堆叠和所述第二层交替堆叠的每一层的存储器堆叠结构；
台阶区，其包含所述第一层交替堆叠的第一阶梯式表面和所述第二层交替堆叠的第二阶梯式表面
支撑柱结构，其位于所述台阶区内；以及
电介质材料，其接触所述支撑柱结构的底部部分，且将所述支撑柱结构与所述半导体衬底分开，其中所述支撑柱结构的底部表面定位于第一水平平面内，且所述存储器堆叠结构的底部部分接触源极接触层，所述源极接触层具有下伏于所述第一水平平面的顶部表面。
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