CN111066146A - 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法 - Google Patents

三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法 Download PDF

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徐文祥
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Abstract

提供了用于形成三维(3D)存储器件的结构和方法的实施例。在示例中，3D存储器件包括衬底、处于衬底以上的存储堆叠体以及处于存储堆叠体之外并且与衬底接触的外围接触结构。外围接触结构包括处于衬底内并且具有不同于衬底的导电材料的第一外围接触部分。外围接触结构还包括处于第一外围接触部分以上，并且与第一外围接触部分接触并导电连接的第二外围接触部分。

Description

三维存储器件中的具有处于衬底内的导电部分的接触结构及 其形成方法
技术领域
本公开的实施例涉及三维(3D)存储器件当中的具有处于衬底内的导电部分的接触结构以及用于形成所述3D存储器件的方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及用于控制往返于存储器阵列的信号的外围器件。
发明内容
提供了3D存储器件当中的具有处于衬底内的导电部分的接触结构的实施例以及用于形成所述3D存储器件的方法的实施例。
在一个示例中，3D存储器件包括衬底、处于衬底以上的存储堆叠体以及处于存储堆叠体之外并且与衬底接触的外围接触结构。外围接触结构包括处于衬底内并且具有不同于衬底的导电材料的第一外围接触部分。外围接触结构还包括处于第一外围接触部分以上，并且与第一外围接触部分接触并导电连接的第二外围接触部分。
在另一示例中，3D存储器件包括衬底、处于衬底以上的存储堆叠体、垂直地穿过存储堆叠体延伸的存储串、处于存储堆叠体之外并且与衬底接触的外围接触以及处于衬底内的金属层，该金属层与外围接触发生接触和导电连接。
在又一示例中，一种形成3D存储器件的方法包括：在衬底内形成第一外围接触部分，在第一外围接触部分之上形成绝缘结构，形成在绝缘结构内延伸并且露出第一外围接触部分的开口，以及在开口内形成与第一外围接触部分接触的第二外围接触部分。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了具有源极接触和外围接触的3D存储器件的截面图。
图1B示出了图1A所示的3D存储器件的顶视图。
图2A示出了根据本公开的一些实施例的具有源极接触结构和外围接触结构的示例性3D存储器件的截面图。
图2B示出了根据本公开的一些实施例的图2A所示的示例性3D存储器件的顶视图。
图3A-图3C示出了根据本公开的一些实施例的处于示例性制作工艺的各个阶段的导电部分的截面图。
图4A-图4C示出了根据本公开的一些实施例的处于示例性制作工艺的各个阶段的具有部分地处于衬底内的源极接触结构的3D存储器件的截面图。
图5A和图5B示出了根据本公开的一些实施例的处于示例性制作工艺的各个阶段的具有部分地处于衬底内的外围接触结构的3D存储器件的截面图。
图6示出了根据本公开的一些实施例的用于形成处于衬底内的导电部分的示例性制作工艺的流程图。
图7示出了根据本公开的一些实施例的用于形成具有源极接触结构的3D存储器件的示例性制作工艺的流程图。
图8示出了根据本公开的一些实施例的用于形成具有外围接触结构的3D存储器件的示例性制作工艺的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段内设置的部件或工艺操作的特征或参数的预期或目标值连同高于和/或低于所述预期值的某一值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“大约”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“大约”一词可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
如本文所用，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿z轴)，从而使每一水平表面邻接至从该水平表面的第一边缘向上延伸的第一垂直表面，并且邻接至从所述水平表面的第二边缘向下延伸的第二垂直表面。“台阶”或“阶梯”是指一组邻接表面的高度上的垂直转变。在本公开中，术语“阶梯”和术语“台阶”是指阶梯结构的一个梯级，并且可互换使用。在本公开中，水平方向可以指平行于衬底(例如，提供用于形成位于其上的结构的制作平台的衬底)的顶表面的方向(例如，x轴或y轴)，垂直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。
在各种电子产品中广泛使用的NAND闪速存储器件呈现非易失性、低重量、低功耗和良好性能。当前，平面NAND闪速存储器件已经达到了其存储极限。为了进一步提高存储容量并且降低每位的存储成本，人们提出了3D存储器件，例如，3D NAND存储器件。现有的3DNAND存储器件往往包括多个存储块。相邻的存储块往往被栅极线缝隙(GLS)隔开，阵列公共源极(ACS)接触形成于所述栅极线缝隙内。外围接触形成于存储块之外，从而围绕着存储块传输电信号。
在形成现有的3D NAND存储器件的制作方法中，垂直地形成提高数量的级，以获得更高的存储容量。沿垂直方向的提高数量的级可能在GLS中引起不希望出现的高应力，从而引起GLS的形变乃至崩塌。在GLS中沉积的用于形成ACS的导电材料还可能对相邻存储块施加不希望出现的高应力，从而引起这些区域的形变。为了降低GLS对高应力的敏感性，在衬底以上形成了连接结构(例如，桥)，以支撑和/或导电连接ACS接触的不同部分。然而，连接结构的形成可能对制作工艺的精确性存在高要求，并且往往需要额外的掩模/制作操作，从而提高了制造成本。
在另一方面当中，现有的3D NAND存储器件中的外围接触是通过形成字线接触(例如，与导体层/字线发生接触的接触)的相同蚀刻工艺形成的。形成PC开口(即，用于形成外围接触的开口)的蚀刻往往必须停在衬底(例如，像硅这样的半导体)上，并且形成WL开口(即，用于形成字线接触的开口)的蚀刻往往必须停在导体层(例如，像钨这样的金属)上。PC开口往往被过蚀刻，以去除衬底的部分，从而改善衬底与接下来形成的外围接触之间的接触。过蚀刻以及这两种类型的接触的不同蚀刻停止材料和不同蚀刻深度可能使得处于WL开口的底部的导体层受到不希望出现的蚀刻，甚至被蚀穿，从而导致短路。为了降低在开口中出现蚀穿的可能性，引入了其他方案。例如，作为使用形成PC开口和WL开口的相同蚀刻工艺去除衬底的部分的替代，将不再对PC开口过蚀刻并且将采用通过气体蚀刻剂的额外蚀刻工艺去除处于PC开口的底部的衬底的部分。气体蚀刻剂在导体层上具有较低蚀刻速率，并且因而不太可能在导体层中引起蚀穿。然而，气体蚀刻剂经常对在其中形成WL开口的绝缘材料有腐蚀性，并且可能引起WL开口的临界尺寸(CD)的不利放大。还可能影响3D NAND存储器件的性能。
图1A示出了具有源极接触和外围接触的现有3D NAND存储器件100的截面图。图1B示出了3D NAND存储器件100的顶视图。如图1A所示，3D NAND存储器件100包括处于衬底102之上的绝缘结构116、处于绝缘结构116当中并且处于衬底102之上的存储堆叠体104、垂直地穿过存储堆叠体104延伸的源极接触106(例如，ACS接触)以及衬底102内的掺杂区118。存储堆叠体104包括交替的多个导体层112和多个绝缘层114。3D NAND存储器件100还包括垂直地穿过绝缘结构116延伸并且与衬底102发生接触的外围接触108以穿过绝缘结构116延伸并且与导体层112发生接触的字线接触110。如图1A所示，掺杂区118与源极接触106和衬底102发生接触，从而在其间提供导电连接。外围接触108延伸到衬底102内，从而形成与衬底102的导电连接。如图1B所示，源极接触106在存储堆叠体104内横向延伸，从而将存储堆叠体104内的存储单元划分成多个指部。外围接触108位于存储堆叠体104外。
本公开提供了一种具有形成于衬底内的导电部分的3D存储器件(例如，3D NAND存储器件)，以解决现有3D存储器件中的前述问题。所述导电部分可以被称为形成在“零层”内。所述导电部分可以包括适当导电材料，诸如钨、钴、铜、铝、硅化物和/或多晶硅。在一些实施例中，所述导电部分包括钨。在一些实施例中，导电部分可以是源极接触结构的部分(例如，第一源极接触部分)，该源极接触结构还具有处于该导电部分以上并与之接触的另一部分(例如，第二源极接触部分)。该导电部分可以在衬底内连续延伸，同时源极接触结构的处于上部部分可以包括多个不相连的子源极接触。该导电部分与不相连的子源极接触发生接触和导电连接，从而允许不相连的子源极接触在不借助于形成在衬底以上的任何连接结构的情况下导电连接。因而，能够通过形成子源极接触降低源极接触结构施加的应力，并且能够简化3D存储器件的制作工艺。在一些实施例中，与现有3D NAND存储器件中的掺杂区(例如，3D NAND存储器件100中的掺杂区118)相比，该导电部分改善了第二源极接触部分与衬底之间的导电性(例如，降低了电阻)。
在一些实施例中，导电部分可以是外围接触结构的部分(例如，第一外围接触部分)，该外围接触结构还具有处于该导电部分以上并与之接触的另一部分(例如，第二外围接触部分)。该导电部分可以在衬底内延伸并且与衬底和/或任何其他外围接触结构接触。在这一示例中，PC开口不必为了在外围接触结构和衬底之间形成接触而受到过蚀刻，同时能够增大每一外围接触结构与衬底之间的接触面积。能够在衬底与外围接触结构之间获得预期的低接触电阻。能够保持字线接触的CD。因而，能够改善3D存储器件的性能并且能够简化制作工艺。在一些实施例中，用于形成源极接触结构的导电部分和用于形成外围接触结构的导电部分是在相同的制作工艺中形成的，从而进一步简化了3D存储器件的制作工艺。
图2A和图2B示出了根据一些实施例的具有源极接触结构和外围接触结构(它们每者具有处于衬底内的导电部分)的示例性3D存储器件200的图示。具体地，图2A示出了3D存储器件200沿x-z平面的截面图，并且图2B示出了3D存储器件200沿x-y平面的顶视图。如图2A所示，3D存储器件200可以包括衬底202以及处于衬底202之上的存储堆叠体204。存储堆叠体204可以包括交替的多个导体层212和多个电介质层214。3D存储器件200还可以包括绝缘结构216，存储堆叠体204位于绝缘结构216内。3D存储器件200可以进一步包括：一个或多个沟道结构222，其每者垂直地穿过存储堆叠体204延伸(例如，沿z轴)；一个或多个源极接触结构206，其每者垂直地穿过存储堆叠体204延伸；一个或多个外围接触结构208，其每者垂直地穿过绝缘结构216延伸；以及一个或多个字线接触210，其每者垂直地穿过绝缘结构216延伸并且与相应的导体层212接触。在一些实施例中，源极接触结构206每者包括嵌入在衬底202内的第一源极接触部分206-1以及处于第一源极接触部分206-1以上并且与之接触并导电连接的第二源极接触部分206-2。在一些实施例中，外围接触结构208包括嵌入在衬底202内的第一外围接触部分208-1以及处于第一外围接触部分208-1以上并且与之接触并导电连接的第二外围接触部分208-2。
衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施例中，衬底202是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合受到减薄的减薄后衬底(例如，半导体层)。在一些实施例中，衬底202包括硅。
存储堆叠体204可以包括多个交替的导体层212和电介质层214。沟道结构222与导体层212的相交可以形成3D存储器件200中的多个存储单元，例如，存储单元的阵列。存储堆叠体204内的导体/电介质层对的数量(例如，32、64、96或128个)决定着3D存储器件200中的存储单元的数量。导体层212和电介质层214在垂直方向(例如，z向)内交替。换言之，除了处于存储堆叠体204的顶部或底部的层之外，每一导体层212可以在两侧与两个电介质层214相邻，并且每一电介质层214可以在两侧与两个导体层212相邻。导体层212每者可以具有相同厚度或者可以具有不同厚度。类似地，电介质层214各可以具有相同厚度或者可以具有不同厚度。每一字线接触210可以在绝缘结构216中延伸并且与相应的导体层212接触，从而使导体层212与(例如)外围电路导电连接。导体层210和字线接触210可以每者包括导体材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层214可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层212包括金属层，例如，W，并且电介质层214包括氧化硅。
沟道结构222可以形成阵列，并且可以每者在衬底202以上垂直延伸。沟道结构222可以包括垂直地穿过所述交替导体/电介质堆叠延伸的半导体沟道。沟道结构222可以包括采用多个沟道形成层构成的沟道形成结构填充的沟道孔，例如，所述沟道形成层为电介质材料(例如，作为存储膜)和半导体材料(例如，作为半导体层)。在一些实施例中，存储膜是包括隧道层、存储层(又称为“电荷捕集层”)和阻挡层的复合层。所述沟道孔的其余空间可以部分地或者全部利用包括电介质材料(例如，氧化硅)的电介质芯填充。沟道结构222可以具有穿过存储堆叠体204的圆柱形状(例如，柱状)或者梯形形状。根据一些实施例，所述电介质芯、半导体层、隧道层、存储层和阻挡层沿径向从中心朝侧壁按照这一顺序布置。半导体层可以包括硅，诸如非晶硅、多晶硅和/或单晶硅。所述隧道层可以包括氧化硅、氮氧化硅或其任何组合。所述存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)复合层。
在一些实施例中，沟道结构222进一步包括处于沟道结构222的(例如，处于下端的)下部当中的导电插塞(例如，半导体插塞)。如文中所使用的，在衬底202被置于3D存储器件200的最低平面内时，部件(例如，沟道结构222)的“上端”是在垂直方向内离衬底202较远的一端，并且部件(例如，沟道结构222)的“下端”是在垂直方向内离衬底202较近的一端。导电插塞可以包括朝任何适当方向从衬底202外延生长(例如，采用选择性外延生长)或者沉积到衬底202上的半导体材料，例如，硅。应当理解，在一些实施例中，导电插塞包括单晶硅，即与衬底202相同的材料。换言之，导电插塞可以包括从衬底202生长的外延生长半导体层。导电插塞还可以包括与衬底202不同的材料。在一些实施例中，导电插塞包括硅、锗和硅锗中的至少一者。在一些实施例中，导电插塞的部分处于衬底202的顶表面以上并且与半导体沟道接触。导电插塞可以导电连接至半导体沟道。在一些实施例中，导电插塞的顶表面位于底部电介质层214(例如，处于存储堆叠体204的底部的电介质层)的顶表面和底表面之间。
在一些实施例中，沟道结构222进一步包括处于沟道结构222的上部当中(例如，处于上端)的漏极结构(例如，沟道插塞)。漏极结构可以接触半导体沟道的上端，并且可以导电连接至半导体沟道。漏极结构可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括填充有作为粘附层的Ti/TiN或Ta/TaN以及作为导体材料的钨的开口。通过在3D存储器件200的制作期间覆盖半导体沟道的上端，漏极结构能够起着蚀刻停止层的作用，以防止蚀刻到半导体沟道内填充的电介质，诸如氧化硅和氮化硅。
在一些实施例中，源极接触结构206垂直地穿过存储堆叠体104延伸并且接触衬底202。在一些实施例中，第一源极接触部分206-1可以嵌入在衬底202内，并且第二源极接触部分206-2可以处于第一源极接触部分206-1以上并且与之接触并导电连接。具体地，第一源极接触部分206-1的底表面处于衬底202的顶表面以下，并且第一源极接触部分206-1的顶表面与衬底202的顶表面共平面。如图2A所示，第二源极接触部分206-2可以在与衬底202的顶表面共平面的界面处(或者在第一源极接触部分206-1的顶表面处)与第一源极接触部分206-1接触。
图2B示出了源极接触结构206在存储堆叠体204内的布局。如图2B所示，源极接触结构206可以在存储堆叠体204内横向(例如，沿y轴)延伸，从而将存储堆叠体204内的存储单元划分成多个指部。多个沟道结构222可以分布在每一指部当中。具体地，对于每一源极接触结构206，第一源极接触部分206-1可以沿横向(例如，y轴)连续延伸。沿该横向(例如，y轴)，第一源极接触部分206-1的长度可以在标称上等于第二源极接触部分206-2的长度。在一些实施例中，第一源极接触部分206-1包括导电材料，诸如钨、钴、铝、铜、硅化物、多晶硅或其任何组合。在一些实施例中，第一源极接触部分206-1包括处于导电材料和衬底202之间的粘附层，例如，Ti/TiN和/或Ta/TaN。沿x轴，第一源极接触部分206-1的横向宽度可以等于或者大于第二源极接触部分206-2的横向宽度。在一些实施例中，第一源极接触部分206-1的横向宽度(例如，沿x轴)不随着第一源极接触部分206-1沿y轴的延伸而改变。
重新参考图2A，第二源极接触部分206-2可以包括绝缘间隔部207-1以及处于绝缘间隔部207-1内的接触207-2。接触207-2可以与第一源极接触部分206-1(例如，第一源极接触部分206-1的导电材料)接触并导电连接，使得电源电压能够被通过第一源极接触部分206-1和第二源极接触部分206-2施加至存储单元。重新参考图2B，接触207-2可以包括多个不相连的子接触207-20，每一子接触沿y轴是相互断开连接的(例如，通过绝缘间隔部207-1)。在一些实施例中，每一子接触207-20与第一源极接触部分(例如，第一源极接触部分206-1的导电材料)接触并导电连接。在一些实施例中，由于接触207-2被划分成多个子接触207-20并且每一子接触具有小于第二源极接触部分206-2(或现有源极接触106)的总长度的长度(例如，沿y轴)，能够在3D存储器件200中降低由每一子接触207-20中的导电材料引起的应力。3D存储器件200对沉积导电材料引起的形变敏感度较低。
绝缘间隔部207-1可以包括电介质材料，诸如氧化硅、氮化硅和/或氮氧化硅。接触207-2包括导电材料，诸如钨、钴、铝、铜、硅化物、多晶硅或其任何组合。在一些实施例中，第一源极接触部分206-1和第二源极接触部分206-2中的导电材料可以是相同的或者不同的。在一些实施例中，第一源极接触部分206-1包括金属(例如，钨)。在一些实施例中，第二源极接触部分206-2(或接触207-2)包括多晶硅和处于多晶硅之上的金属(例如，钨)，其中，所述多晶硅与第一源极接触部分206-1中的导电材料(例如，钨)接触。
重新参考图2A，3D存储器件200还包括垂直地穿过绝缘结构216并且与衬底202接触的一个或多个外围接触结构208。外围接触结构208可以导电连接至衬底202和外围电路(未示出)，从而在衬底202上施加电压。外围接触结构208可以包括嵌入在衬底202内的第一外围接触部分208-1以及处于第一外围接触部分208-1以上并且与之接触并导电连接的第二外围接触部分208-2。具体地，第一外围接触部分208-1的底表面处于衬底202的顶表面以下，并且第一外围接触部分208-1的顶表面与衬底202的顶表面共平面。如图2A所示，第二外围接触部分208-2可以在与衬底202的顶表面共平面的界面处(或者在第一外围接触部分208-1的顶表面处)与第一外围接触部分208-1接触。
图2B示出了外围接触结构208在存储堆叠体204内的布局。如图2B所示，外围接触结构208可以分布在存储堆叠体204之外(例如，沿x轴和/或沿y轴)并且与衬底202接触。外围接触结构208的示例可以包括贯穿阵列接触(TAC)、外围电路/器件的接触或者符合以下描述的任何适当接触：(i)分布在存储堆叠体204外并且(ii)与衬底202接触。一个第一外围接触部分208-1可以与其他第一外围接触部分208-1分开/绝缘，或者可以与另一第一外围接触部分208-1接触并且导电连接，取决于3D存储器件200的设计。图2B中的阴影区域仅用于例示第一外围接触部分208-1的分布，而非意在表明第一外围接触部分208-1的形状、尺寸或导电连接。在一些实施例中，第一外围接触部分208-1的尺寸(例如，长度或宽度)可以等于或者大于相应的第二外围接触部分208-2沿相同横向的尺寸(例如，长度或宽度)。例如，沿x轴，第一外围接触部分208-1的长度/宽度可以至少与相应的第二外围接触部分208-2的长度/宽度相同。在一些实施例中，第一外围接触部分208-1的横向截面积(例如，沿x-y平面)等于或者大于相应的第二外围接触部分208-2的横向截面积(例如，沿x-y平面)。在一些实施例中，第一外围接触部分208-1包括导电材料，诸如钨、钴、铝、铜、硅化物、多晶硅或其任何组合。在一些实施例中，第一外围接触部分208-1包括处于导电材料和衬底202之间的粘附层，例如，Ti/TiN和/或Ta/TaN。
在一些实施例中，第二外围接触部分208-2包括导电材料，该导电材料可以与相应的第一外围接触部分208-1中的导电材料相同或不同。例如，第二外围接触部分208-2可以包括钨、钴、铝、铜、硅化物、多晶硅或其任何组合。在一些实施例中，第二外围接触部分208-2和相应的第一外围接触部分208-1包括相同的导电材料，例如，钨。在一些实施例中，第二外围接触部分208-2进一步包括处于导电材料和绝缘结构216之间的粘附层，例如，Ti/TiN和/或Ta/TaN。该粘附层可以围绕第二外围接触部分208-2中的导电材料并且可以与第一外围接触部分208-1中的导电材料接触。
在一些实施例中，第一源极接触部分206-1和第一外围接触部分208-1每者包括金属材料，例如，钨。第一源极接触部分206-1和第一外围接触部分208-1因而可以每者被称为“金属层”。第二源极接触部分206-2也可以被描述成源极接触，并且第二外围接触部分208-2也可以被描述成外围接触。相应地，源极接触结构206可以等价于与相应的金属层接触的源极接触，并且外围接触结构208可以等价于与相应的金属层接触的外围接触。
应当指出，为了便于例示，在相同的附图(例如，图2A和图2B)中例示了每者具有处于衬底内的第一接触部分(例如，导电部分)的源极接触结构和外围接触结构。在各种实施例中，源极接触结构和外围接触结构可以不形成于同一3D存储器件内。而且，在适用时，还可以将导电连接至衬底的其他结构(例如，接触结构)形成为如上文所述包括处于衬底内的导电部分。包括处于衬底内的导电部分的结构(例如，该导电部分用以在该结构与衬底之间提供导电连接)的具体类型不应受到本公开的实施例的限制。
图3A-图3C示出了根据一些实施例的处于用于形成衬底内的导电部分的示例性制作方法300的各个阶段的3D存储器件的截面图。所述导电部分可以包括或者可以被用作第一源极接触部分或第一外围接触部分，如图2A和图2B中所示。图6示出了根据一些实施例的方法300的流程图600。应当理解，方法300中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图3和图6所示的顺序执行的。方法300还可以被用来形成衬底内的其他接触部分(如果有的话)。
在该过程的开始，在衬底内形成接触图案(操作602)。图3A示出了对应结构。
如图3A所示，在衬底302内形成接触图案304。在一些实施例中，接触图案304包括源极接触图案和/或外围接触图案。源极接触图案可以沿横向(例如，y轴)连续延伸，并且可以具有相应的源极接触结构(例如，源极接触结构206)的长度。外围接触图案可以在将要在其中形成一个或多个外围接触结构并且对这些外围接触结构进行导电连接的区域内连续延伸。例如，外围接触图案可以沿一个或多个横向(例如，x轴和/或y轴)连续延伸。源极接触图案和外围接触图案(以及其他图案)可以单独形成或者同时形成。在一些实施例中，源极接触图案和外围接触图案(以及任何其他图案)是通过相同的图案化工艺形成的。
接触图案304可以是通过使用蚀刻掩模和蚀刻工艺对衬底302进行图案化而形成的。例如，可以在衬底302之上形成图案化的光刻胶层，从而露出衬底302的对应于源极接触图案和/或外围接触图案的部分。可以执行适当的蚀刻工艺，诸如各向异性蚀刻工艺(例如，干法蚀刻)和/或各向同性蚀刻工艺(例如，湿法蚀刻)，以去除衬底302的所述露出部分，从而形成接触图案304。接触图案304的底表面可以处于衬底302的顶表面以下。
重新参考图6，在形成接触图案之后，方法300进行至操作604，在该操作中，沉积导电材料以填充所述接触图案。图3B示出了对应结构。
如图3B所示，沉积导电材料306，以填充接触图案304。在一些实施例中，在接触图案304的侧壁(例如，源极接触图案的侧壁和/或外围接触图案的侧壁)之上沉积粘附层308。在一些实施例中，导电材料306包括钨，并且粘附层308包括TiN。导电材料306和粘附层308的沉积可以每者包括ALD、CVD和/或PVD。
重新参考图6，在沉积导电材料之后，方法300进行至操作606，在该操作中，使导电材料平面化，以形成导电部分。图3C示出了对应结构。
如图3C所示，使导电材料306和任何粘附层308平面化。导电部分310由平面化的导电材料306形成。平面化的导电部分310以及任何粘附层308可以包括第一源极接触部分(例如，206-1)和/或第一外围接触部分(例如，208-1)。导电部分310还可以包括其他接触部分(如果有的话)。平面化工艺可以包括CMP和/或凹陷蚀刻(例如，干法蚀刻和/或湿法蚀刻)。
图4A-图4C示出了根据一些实施例的处于用于形成源极接触结构的示例性制作方法400的各个阶段的3D存储器件的截面图。该源极接触结构可以与图2A和图2B中所示的源极接触结构206类似。图7示出了根据一些实施例的方法400的流程图700。应当理解，方法400中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图4和图7所示的顺序执行的。
在该过程的开始，在衬底内形成第一源极接触部分(操作702)。图4A示出了对应结构。
如图4A所示，可以在衬底402中形成第一源极接触部分410-1。对第一源极接触部分410-1的形成的描述可以参照对图3A-图3C所示的导电部分的描述，并且这里将不再重复对其的详细描述。
重新参考图7，在形成第一源极接触部分之后，方法300进行至操作704，在该操作中，在第一源极接触部分之上形成电介质堆叠。图4A示出了对应结构。
如图4A所示，可以在衬底402之上形成电介质堆叠408，从而覆盖第一源极接触部分410-1。如图4A所示，可以通过在衬底402之上交替沉积牺牲层404和电介质层406而在衬底402之上形成电介质堆叠408。在后续的栅极替换工艺中，牺牲层404和电介质层406可以具有不同的蚀刻选择性。在一些实施例中，牺牲层404和电介质层406包括不同材料。在一些实施例中，牺牲层404包括氮化硅，并且电介质层406包括氧化硅。牺牲层404和电介质层406的沉积可以每者包括CVD、PVD和ALD中的一者或多者。
在一些实施例中，电介质堆叠408可以具有阶梯结构，例如，在电介质堆叠408的阶梯区内。所述阶梯结构可以是通过使用蚀刻掩模(例如，处于相应的电介质堆叠408之上的图案化PR层)反复地蚀刻多个交替的牺牲层404和电介质层406而形成的。每一牺牲层404和下面的电介质层406可以被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个梯级/阶梯。在阶梯结构的形成过程中，对所述PR层进行修整(例如，从存储堆叠体的边缘向内进行递增蚀刻，所述蚀刻往往是全方位的)，并将其用作对电介质堆叠408的露出部分进行蚀刻的蚀刻掩模。受到修整的PR的量可以与阶梯的尺寸直接相关(例如，作为其决定因素)。可以使用适当蚀刻(例如，如湿法蚀刻的各向同性蚀刻)获得对PR层的修整。可以形成一个或多个PR层并且依次对其进行修整，以形成阶梯结构。在对PR层进行修整之后，可以使用适当的蚀刻剂对每一电介质对进行蚀刻，以去除牺牲层404和下面的电介质层406两者的部分。受到蚀刻的牺牲层404和电介质层406可以形成电介质堆叠408当中的阶梯。之后可以去除PR层。
重新参考图7，在形成电介质堆叠之后，方法300进行至操作706，在该操作中，在电介质堆叠内延伸形成并且露出第一源极接触部分的缝隙开口。图4A示出了对应结构。
如图4A所示，在电介质堆叠408内形成缝隙开口412。缝隙开口412可以露出第一源极接触部分410-1。在一些实施例中，缝隙开口412可以沿第一源极接触部分410-1延伸的横向(例如，y轴)连续延伸。在一些实施例中，沿x轴，缝隙开口412的横向尺寸小于或等于第一源极接触部分410-1的横向尺寸。在一些实施例中，缝隙开口412是通过使用蚀刻掩模(例如，图案化光致光刻胶层)和适当的蚀刻工艺(例如，干法蚀刻)对电介质堆叠408进行图案化而形成的。
参考图7，在形成缝隙开口之后，方法300进行至操作708和操作710，在这些操作中，去除电介质堆叠中的牺牲层，以形成多个横向凹陷，并且在横向凹陷内形成多个导体层。图4B示出了对应结构。
如图4B所示，通过缝隙开口412在横向凹陷内形成多个导体层414。在一些实施例中，通过缝隙开口去除与缝隙开口412接触的牺牲层404。对牺牲层404的去除可以包括各向同性蚀刻工艺，例如，湿法蚀刻。根据操作708，可以在电介质堆叠408内形成多个横向凹陷。此外，根据操作710，之后可以沉积导体材料，以填充所述横向凹陷，从而在电介质堆叠408内形成多个导体层414。在一些实施例中，导体材料通过CVD、PVD和ALD中的至少一者沉积。导体层414和电介质层406可以在衬底402以上沿z轴交替布置，并且可以由电介质堆叠408形成存储堆叠体418。
重新参考图7，在形成导体层之后，方法300进行至操作712，在该操作中，在缝隙开口当中形成与第一源极接触部分发生接触的第二接触部分。
图4C示出了对应结构。
如图4C所示，可以在缝隙开口412中形成第二源极接触部分410-2。第二源极接触部分410-2可以与第一源极接触部分410-1发生接触和导电连接。在一些实施例中，第二源极接触部分410-2包括绝缘间隔部424以及处于绝缘间隔部424内的接触420。在一些实施例中，接触420包括单一导电材料，例如，钨。在一些实施例中，接触420可以包括下部420-1以及处于下部420-1之上的上部420-2，它们每者具有不同的导电材料。在一些实施例中，下部420-1包括多晶硅，并且上部420-2包括钨。
在一些实施例中，接触420包括沿其延伸的方向(例如，y轴)不相互连接的多个子接触。在一些实施例中，每一子接触通过绝缘间隔部424相互绝缘。接触420和绝缘间隔部424可以按照各种方式形成。在一些实施例中，绝缘间隔部424由以下方式形成：在缝隙开口412中沉积适当的电介质材料(例如，氧化硅)，以将缝隙开口412沿y轴划分成多个缝隙部分。绝缘间隔部424可以覆盖缝隙开口412的侧壁，并且露出第一源极接触部分410-1。在示例中，沉积填充缝隙开口412的电介质材料，并且接下来对所述电介质材料进行图案化(例如，使用图案化工艺)，以去除电介质材料的部分并形成所述各缝隙部分。可以沉积(例如，顺次地)一种或多种导电材料，以形成接触420(或子接触)。之后，可以形成与第一源极接触部分410-1接触的第二源极接触部分410-2，从而形成源极接触结构410。
在一些实施例中，沉积覆盖缝隙开口412的侧壁的电介质材料，并且执行凹陷蚀刻工艺，以去除所述电介质材料的处于缝隙开口412的底部的部分，从而露出衬底402。可以将一种或多种导电材料沉积(例如，顺次地)到缝隙开口412内，以填充被所述电介质材料包围的空间。在一些实施例中，之后可以对所沉积的导电材料和电介质材料图案化，从而沿y轴形成一个或多个开口，由此将导电材料分成多个子接触。之后，可以沉积任何适当的绝缘材料(例如，电介质材料)，以填充所述开口并使子接触相互绝缘。之后，可以形成与第一源极接触部分410-1接触的第二源极接触部分410-2，从而形成源极接触结构410。
在各种实施例中，导电材料的沉积包括CVD、PVD和/或ALD，并且电介质材料的沉积包括CVD、PVD和/或ALD。电介质材料的图案化可以包括适当的蚀刻工艺，诸如干法蚀刻工艺和/或湿法蚀刻工艺。电介质材料的凹陷蚀刻可以包括适当的蚀刻工艺，诸如干法蚀刻工艺和/或湿法蚀刻工艺。在一些实施例中，在存储堆叠体418的顶表面上执行平面化工艺，例如，CMP和/或凹陷蚀刻，以去除任何多余的材料，例如，这些多余材料来自所述的导电材料和电介质材料的沉积。
图5A-图5B示出了根据一些实施例的处于用于形成外围接触结构的示例性制作方法500的各个阶段的3D存储器件的截面图。该外围接触结构可以与图2A和图2B中所示的外围接触结构208类似。图8示出了根据一些实施例的方法500的流程图800。应当理解，方法500中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图5和图8所示的顺序执行的。
在该过程的开始，在衬底内形成第一外围接触部分(操作802)。图5A示出了对应结构。
如图5A所示，可以在衬底402中形成第一外围接触部分510-1。对第一外围接触部分510-1的形成的描述可以参照对图3A-图3C所示的导电部分的描述，并且这里将不再重复对其的详细描述。
重新参考图8，在形成第一外围接触部分510-1之后，方法500进行至操作804，在该操作中，在第一外围接触部分之上形成绝缘结构。图5A示出了对应结构。
如图5A所示，可以在第一外围接触部分510-1之上形成绝缘结构504。在一些实施例中，绝缘结构504是在相应的电介质堆叠(例如，电介质堆叠408)中形成阶梯结构之后沉积的。绝缘结构504可以围绕电介质堆叠，使得电介质堆叠处于绝缘结构504内。在一些实施例中，绝缘结构504包括氧化硅，并且是通过ALD、CVD和/或PVD沉积的。
重新参考图8，在形成绝缘结构之后，方法500进行至操作806，在该操作中，在绝缘结构内延伸的形成并且露出第一外围接触部分的开口。图5A示出了对应结构。
如图5A所示，可以在绝缘结构504内形成开口512。开口512可以垂直地在绝缘结构504内延伸，并且露出第一外围接触部分510-1。在一些实施例中，沿相同的横向，开口512的横向尺寸(例如，沿x轴和/或y轴)小于或者等于第一外围接触部分510-1的横向尺寸。在一些实施例中，开口512是通过诸如干法蚀刻和/或湿法蚀刻的适当蚀刻工艺形成的。
重新参考图8，在形成所述开口之后，方法500进行至操作808，在该操作中，在所述开口内形成与第一外围接触部分接触的第二外围接触部分。
图8B示出了对应结构。
如图5B所示，在开口512内形成第二外围接触部分510-2。在一些实施例中，沿开口512的侧壁和底表面沉积粘附层，例如，TiN。在一些实施例中，可以沉积与第一外围接触部分510-1(例如，第一外围接触部分510-1的导电材料)接触的粘附层。此外，沉积填充开口512的导电材料，例如，钨。导电材料和粘附层(如果有的话)可以形成第二外围接触部分510-2。可以形成具有相互接触并且导电连接的第一外围接触部分510-1和第二外围接触部分510-2的外围接触结构510。
根据本公开的实施例，3D存储器件包括衬底、处于衬底以上的存储堆叠体以及处于存储堆叠体之外并且与衬底接触的外围接触结构。外围接触结构包括处于衬底内并且具有不同于衬底的导电材料的第一外围接触部分。外围接触结构还包括处于第一外围接触部分以上，并且与第一外围接触部分接触并导电连接的第二外围接触部分。
在一些实施例中，第一外围接触部分的底表面低于衬底的顶表面，并且第一外围接触部分的顶表面与衬底的顶表面共平面。
在一些实施例中，第一外围接触部分包括第一导电材料，所述第一导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，第一外围接触部分进一步包括处于衬底和第一导电材料之间的粘附层。
在一些实施例中，沿垂直于所述横向的第二横向，第一外围接触部分的横向尺寸大于第二外围接触部分的横向尺寸。
在一些实施例中，所述第一外围接触部分的所述横向尺寸沿所述横向不发生变化。
在一些实施例中，第二外围接触部分包括在与衬底的顶表面共平面的界面处与第一外围接触部分的第一导电材料接触的第二导电材料。
在一些实施例中，第二导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，第二导电材料与第一导电材料相同。
在一些实施例中，存储堆叠体包括交替的多个导体层和多个电介质层。
根据本公开的实施例，3D存储器件包括衬底、处于衬底以上的存储堆叠体、垂直地穿过存储堆叠体延伸的存储串、处于存储堆叠体之外并且与衬底接触的外围接触以及处于衬底内的金属层，该金属层与外围接触发生接触和导电连接。
在一些实施例中，金属层的底表面处于衬底的顶表面以下并且金属层的顶表面与衬底的顶表面共平面。
在一些实施例中，金属层包括第一导电材料，所述第一导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，3D存储器件进一步包括处于衬底和金属层之间的粘附层。
在一些实施例中，沿垂直于所述横向的第二横向，金属层的横向尺寸大于外围接触的横向尺寸。
在一些实施例中，金属层的所述横向尺寸沿所述横向不发生变化。
在一些实施例中，外围接触包括在与衬底的顶表面共平面的界面处与金属层接触的第二导电材料。
在一些实施例中，第二导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
在一些实施例中，第一导电材料与第二导电材料相同。
在一些实施例中，存储堆叠体包括交替的多个导体层和多个电介质层。
根据本公开的实施例，一种形成3D存储器件的方法包括：在衬底内形成第一外围接触部分，在第一外围接触部分之上形成绝缘结构，形成在绝缘结构内延伸并且露出第一外围接触部分的开口，以及在开口内形成与第一外围接触部分接触的第二外围接触部分。
在一些实施例中，形成第一外围接触部分包括在衬底内形成外围接触图案，以及沉积填充所述外围接触图案的导电材料。
在一些实施例中，所述方法进一步包括使所述导电材料平面化，以形成第一外围接触部分。
在一些实施例中，所述方法进一步包括在沉积所述导电材料之前在外围接触图案内沉积粘附层。
在一些实施例中，所述方法进一步包括在形成所述绝缘结构之前在衬底上形成包括交替的多个导体层和多个电介质层的存储堆叠体。
在一些实施例中，形成所述绝缘结构包括沉积围绕存储堆叠体的绝缘材料，使得存储堆叠体处于绝缘材料内。
在一些实施例中，形成第二外围接触部分包括沉积所述导电材料，以填充所述开口。
上文对具体实施例的描述将因而揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过应用本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于说明所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是仅根据下述权利要求及其等价方案界定。

Claims (27)

1.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底以上的存储堆叠体；以及
处于存储堆叠体之外并且与所述衬底接触的外围接触结构，其中，所述外围接触结构包括：
处于所述衬底内并且包括不同于所述衬底的导电材料的第一外围接触部分；以及
处于所述第一外围接触部分以上的、与所述第一外围接触部分接触并导电连接的第二外围接触部分。
2.根据权利要求1所述的3D存储器件，其中，所述第一外围接触部分的底表面低于所述衬底的顶表面，并且所述第一外围接触部分的顶表面与所述衬底的所述顶表面共平面。
3.根据权利要求1或2所述的3D存储器件，其中，所述第一外围接触部分包括第一导电材料，所述第一导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
4.根据权利要求3所述的3D存储器件，其中，所述第一外围接触部分还包括处于所述衬底和所述第一导电材料之间的粘附层。
5.根据权利要求1-4中的任何一项所述的3D存储器件，其中，所述第一外围接触部分的横向尺寸沿垂直于所述横向的第二横向，大于所述第二外围接触部分的横向尺寸。
6.根据权利要求5所述的3D存储器件，其中，所述第一外围接触部分的所述横向尺寸沿所述横向不发生变化。
7.根据权利要求3所述的3D存储器件，其中，所述第二外围接触部分包括在与所述衬底的所述顶表面共平面的界面处与所述第一外围接触部分的所述第一导电材料接触的第二导电材料。
8.根据权利要求7所述的3D存储器件，其中，所述第二导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
9.根据权利要求8所述的3D存储器件，其中，所述第二导电材料与所述第一导电材料相同。
10.根据权利要求1-9中的任何一项所述的3D存储器件，其中，所述存储堆叠体包括交替的多个导体层和多个电介质层。
11.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底以上的存储堆叠体；
垂直地穿过所述存储堆叠体延伸的存储串；
处于所述存储堆叠体之外并且与所述衬底接触的外围接触；以及
处于所述衬底内的金属层，所述金属层与所述外围接触发生接触并导电连接。
12.根据权利要求11所述的3D存储器件，其中，所述金属层的底表面处于所述衬底的顶表面以下并且所述金属层的顶表面与所述衬底的所述顶表面共平面。
13.根据权利要求11或12所述的3D存储器件，其中，所述金属层包括第一导电材料，所述第一导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
14.根据权利要求13所述的3D存储结构，还包括处于所述衬底和所述金属层之间的粘附层。
15.根据权利要求11-14中的任何一项所述的3D存储器件，其中，所述金属层的横向尺寸沿垂直于所述横向的第二横向大于所述外围接触的横向尺寸。
16.根据权利要求15所述的3D存储器件，其中，所述金属层的所述横向尺寸沿所述横向不发生变化。
17.根据权利要求13所述的3D存储器件，其中，所述外围接触包括在与所述衬底的所述顶表面共平面的界面处与所述金属层接触的第二导电材料。
18.根据权利要求17所述的3D存储器件，其中，所述第二导电材料包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。
19.根据权利要求18所述的3D存储器件，其中，所述第一导电材料与所述第二导电材料相同。
20.根据权利要求11-19中的任何一项所述的3D存储器件，其中，所述存储堆叠体包括交替的多个导体层和多个电介质层。
21.一种用于形成三维(3D)存储器件的方法，包括：
形成处于衬底内的第一外围接触部分；
在所述第一外围接触部分之上形成绝缘结构；
形成在所述绝缘结构内延伸并且露出所述第一外围接触部分的开口；以及
在所述开口内形成与所述第一外围接触部分接触的第二外围接触部分。
22.根据权利要求21所述的方法，其中，形成所述第一外围接触部分包括：
在所述衬底内形成外围接触图案；以及
沉积填充所述外围接触图案的导电材料。
23.根据权利要求22所述的方法，还包括使所述导电材料平面化，以形成所述第一外围接触部分。
24.根据权利要求22所述的方法，还包括在沉积所述导电材料之前在所述外围接触图案内沉积粘附层。
25.根据权利要求21所述的方法，还包括在形成所述绝缘结构之前在所述衬底上形成包括交替的多个导体层和多个电介质层的存储堆叠体。
26.根据权利要求25所述的方法，其中，形成所述绝缘结构包括沉积围绕所述存储堆叠体的绝缘材料，使得所述存储堆叠体处于所述绝缘材料内。
27.根据权利要求21-26中的任何一项所述的方法，其中，形成所述第二外围接触部分包括沉积所述导电材料，以填充所述开口。
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