CN110114881A - 三维存储器件的贯穿阵列触点结构 - Google Patents

三维存储器件的贯穿阵列触点结构 Download PDF

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Abstract

公开了3D存储器件的贯穿阵列触点结构以及其制作方法的实施例。3D NAND存储器件包括具有外围电路的衬底，以及设置在衬底上的交替层堆叠。交替层堆叠包括具有交替介电质堆叠的第一区域，具有交替导体/介电质堆叠的第二区域，以及具有在交替导体/介电质堆叠的边缘上的阶梯结构的第三区域。存储器件还包括垂直延伸贯穿交替层堆叠的阻隔结构，以将第一区域与第二区域或第三区域横向地隔开；均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和多个狭缝结构；以及在第一区域中的均垂直延伸贯穿交替介电质堆叠的多个贯穿阵列触点结构。至少一个贯穿阵列触点与外围电路电连接。

Description

三维存储器件的贯穿阵列触点结构
相关申请的交叉引用
本申请要求于2017年3月8日递交的中国专利申请第201710135654.9号，以及于2017年3月8日递交的中国专利申请第201710135329.2号的优先权，通过引用方式将上述申请全部内容并入本文。
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制作方法。
背景技术
平面型存储单元通过改良工艺技术、电路设计、程序算法以及制作过程被缩放到更小尺寸。然而随着存储单元的特征尺寸接近下限时，平面工艺和制作技术变得更具挑战性且更昂贵。因此，针对平面型存储单元的存储密度接近上限。
3D存储架构可以解决在平面型存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件的贯穿阵列触点(TAC)结构及其制作方法的实施例。
公开了一种三维(3D)NAND存储器件，其包括：具有至少一个外围电路的衬底，以及设置在衬底上的交替层堆叠。交替层堆叠包括：包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对；包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠具有多个导体/介电层对；以及包括在交替导体/介电质堆叠的边缘上的在字线方向上的阶梯结构的第三区域。存储器件还具有垂直延伸贯穿交替层堆叠以横向将第一区域与第二区域或第三区域分隔开的阻隔结构。包括均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和多个狭缝结构，以及在第一区域中的均垂直延伸贯穿交替导体/介电质堆叠的多个贯穿阵列触点。多个贯穿阵列触点中的至少一个贯穿阵列触点与至少一个外围电路电连接。
阻隔结构可以是氧化硅和氮化硅。多个介电层对中的每一个介电层对可以包括氧化硅层和氮化硅层，以及多个导体/介电层对中的每一个导体/介电层对包括金属层和氧化硅层。多个介电层对的数量是至少32。多个导体/介电层对的数量是至少32。
多个狭缝结构沿着字线方向横向延伸以将交替导体/介电质堆叠分隔为多个指存储区。
在一些实施例中，阻隔结构沿着字线方向横向延伸。第一区域通过阻隔结构与第二区域隔开，并且夹设在两个相邻狭缝结构之间。
在一些实施例中，阻隔结构沿着与字线方向不同的位线方向横向延伸以将第一区域与第二区域横向隔开。位线方向可以垂直于字线方向。
被阻隔结构围绕的第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。被阻隔结构围绕的第一区域在字线方向上夹设在两个顶部选择栅阶梯区域之间。在每一个顶部选择栅阶梯区域内的交替导体/介电质堆叠的至少顶部两层具有阶梯结构。至少一个导体层在顶部选择栅阶梯区域中的阶梯结构上，并且被配置为互连在第二区域中在交替导体/介电质堆叠上方的且在字线方向上在被阻隔结构围绕的第一区域的两侧的顶部选择栅。在一些实施例中，至少两个第一区域被阻隔结构围绕，每一个第一区域系沿着位线方向平行延伸。
在一些实施例中，多个阻隔结构围绕多个第一区域与第二区域隔开，所述多个第一区域在位线方向上对齐。多个第一区域中的每一个第一区域在位线方向上夹设在两个相邻狭缝结构之间。在一些实施例中，多个第一区域在位线方向上作为至少两列对齐。在位线方向上夹设在两个相邻阻隔结构之间的至少一个狭缝结构包括间隙，并且被配置为互连相邻指存储区的字线。
在一些实施例中，第一区域被阻隔结构从第三区域隔开。阻隔结构的开口在位线方向上位于交替导体/介电质堆叠的边缘处。在一些实施例中，第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。在一些实施例中，第一区域在位线方向上的宽度小于在第三区域中的两个相邻狭缝结构之间的最大距离。
存储器件还包括相邻于阻隔结构的多个虚设沟道结构，每一个虚设沟道结构垂直延伸贯穿交替导体/介电质堆叠。
本公开内容还包括一种用于形成三维(3D)NAND存储器件的方法。所述方法包括：形成包括至少一个外围电路的衬底；在衬底上形成包括多个介电层对的交替介电层堆叠，多个介电层对中的每一个介电层对包括第一介电层和不同于第一介电层的第二介电层；在交替介电质堆叠的边缘处形成阶梯结构；形成均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和至少一个阻隔结构。至少一个阻隔结构将交替介电质堆叠分隔成至少被阻隔结构横向围绕的至少一个第一区域和第二区域。所述方法还包括形成多个狭缝，以及通过狭缝将在交替介电质堆叠的第二区域中的第一介电层替换为导体层以形成包括多个导体/介电层对的交替导体/介电质堆叠；将导电材料沉积到狭缝中以形成多个狭缝结构；以及在第一区域中形成多个贯穿阵列触点，每一个贯穿阵列触点垂直延伸贯穿交替导体/介电质堆叠以将多个贯穿阵列触点中的至少一个贯穿阵列触点电连接到至少一个外围电路。
形成衬底包括在基衬底上形成至少一个外围电路；形成至少一个互连结构以将多个贯穿阵列触点中的至少一个贯穿阵列触点电连接到至少一个外围电路；以及在至少一个外围电路上方形成磊晶衬底。
在一些实施例中，所述方法还包括在形成狭缝之前，在磊晶衬底上形成多个掺杂区，以使每一个狭缝结构与对应的掺杂区相接触。
在一些实施例中，所述方法还包括在磊晶衬底上形成对应于至少一个第一区域的至少一个开口，暴露出互连结构以与至少一个外围电路电连接，以及利用介电材料填充至少一个开口。
在一些实施例中，所述方法还包括使用氧化硅和氮化硅形成至少一个阻隔结构，使用氧化硅层和氮化硅层形成至少32对介电层对，以及使用金属层和氧化硅层形成至少32对导体/介电层对。
在一些实施例中，所述方法还包括横向形成沿着字线方向延伸的多个狭缝结构，以将交替导体/介电质堆叠分隔为多个指存储区。
在一些实施例中，所述方法还包括横向形成沿着字线方向延伸的两个平行阻隔结构，使得第一区域被两个平行阻隔结构从第二区域隔开，并夹设在两个相邻狭缝结构之间。
在一些实施例中，所述方法还包括形成沿着与字线方向不同的位线方向横向延伸的阻隔结构，以横向地将第一区域与第二区域隔开。在一些实施例中，所述方法还包括形成阻隔结构以沿着与字线方向垂直的位线方向横向延伸。
在一些实施例中，所述方法还包括形成阻隔结构，使得被阻隔结构围绕的第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。
在一些实施例中，所述方法还包括在相邻于阻隔结构的交替介电质堆叠中形成第二阶梯结构；在相邻于阻隔结构的阶梯结构上形成至少一个导电层，以互连在第二区域中位于交替导电/介电质堆叠上方的且在字线方向上在被阻隔结构围绕的第一区域的两侧的顶部选择栅。
在一些实施例中，所述方法还包括形成至少两个阻隔结构，以围绕沿着位线方向平行延伸的至少两个第一区域。
在一些实施例中，所述方法还包括形成多个阻隔结构，以围绕多个第一区域与第二区域分开，多个第一区域在位线方向上对齐，使得多个第一区域中的每一个第一区域在位线方向上夹设在两个相邻狭缝结构之间。
在一些实施例中，所述方法还包括形成多个阻隔结构，使得被阻隔结构围绕的多个第一区域在位线方向上作为至少两列对齐。
在一些实施例中，所述方法还包括在位线方向上夹设在两个相邻阻隔结构之间的至少一个狭缝结构中形成间隙，以用于互连相邻指存储区的字线。
在一些实施例中，所述方法还包括形成阻隔结构将位于交替堆叠的边缘处的阶梯结构中的第一区域分隔开，其中阻隔结构的开口是在字线方向上在交替层堆叠的边缘处的。
在一些实施例中，所述方法还包括形成阻隔结构，使得第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。在一些实施例中，所述方法还包括形成阻隔结构，使得第一区域在位线方向上的宽度小于在第三区域中的两个相邻狭缝结构之间的最大距离。
在一些实施例中，所述方法还包括相邻于阻隔结构形成多个虚设沟道结构，每一个虚设沟道结构垂直延伸贯穿交替导体/介电质堆叠。
本领域技术人员可以根据本描述、权利要求以及本公开内容的附图来理解本公开内容的其它方面。
附图说明
附图并入本文并构成说明书的一部分，其示出了本公开内容的实施例，并且与详细说明一起进一步用于解释本公开内容的原理，以及使本领域技术人员能够制作及使用本公开内容。
图1根据本公开内容的一些实施例，示出了示例性3D存储器件的示意平面图。
图2根据本公开内容的一些实施例，示出了包括示例性位线贯穿阵列触点区域的3D存储器件的区域的示意放大平面图。
图3A-图3D根据本公开内容的一些实施例，示出了包括各种示例性字线贯穿阵列触点区域的3D存储器件的区域的示意放大平面图。
图4A-图4B根据本公开内容的一些实施例，示出了包括各种示例性阶梯结构贯穿阵列触点区域的3D存储器件的区域的示意放大平面图。
图5根据本公开内容的一些实施例，示出了示例性3D存储器件的示意剖面图。
图6根据本公开内容一些实施例，示出了形成3D存储器件的示例性方法的流程图。
将参照附图描述本公开内容的各实施例。
具体实施方式
尽管本文讨论了具体的配置及排列，但应该理解，这仅仅是为了说明的目的而完成的。本领域技术人员将认识到，在不脱离本案公开内容的精神及范围的情况下，可以使用其它配置及排列。对于本领域技术人员显而易见的是，本公开内容还可以用于各种其它应用中。
需注意到，在说明书中对“一个实施例”、“一实施例”、“一示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性将在本领域技术人员的知识范围内。
通常，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”(至少部分取决于上、下文)可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特性。类似地，再一次，术语诸如“一”、“一个”或“所述”可以被理解为传达单数用法或传达复数用法，至少部分取决于上、下文。
应该容易理解的是，本公开内容中的“在...上”、“在...上方”及“在...之上”的含义应该以最宽泛的方式来解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括在具有中间特征或其间的层的情况下“在某物上”，并且“在...上方”或“在...之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括在没有中间特征或层(即，直接在某物上)的情况下“在某物上方”或“在某物之上”的含义。
此外，为了便于描述，可以使用诸如“在...下面”、“在...下方”、“较低”、“在...上方”、“较高”等空间相对术语来描述如附图中所示出的一个组件或特征与另一组件或特征的关系。空间相对术语旨在涵盖除了附图中描绘的方向之外的使用或操作中的组件的不同方位。装置可以其它方式定向(旋转90度或在其它方位)并且同样可以相应地解释本文中使用的空间相对描述。
如本文所用，术语“衬底”是指后续在其上添加材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于在连续结构的顶表面及底表面之间或在顶表面及底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上方、上面和/或下面具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互连线和/或通孔)以及一个或多个介电层。
本文所使用的术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特性或参数的期望值或目标值，以及范围高于和/或低于期望值的值。值的范围可能是由于制造工艺或公差的轻微变化的。如本文所使用的术语“约”表示可以基于与对象半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示给定量的值，在该值的例如10-30％内变化(例如，该值的±10％、±20％或±30％)。
如本文所使用的术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND串)的半导体器件，使得存储串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”意指标称垂直于衬底的横向表面。
根据本公开内容的各个实施例提供具有用于存储阵列(或可以称“阵列器件”)的贯穿阵列触点(TAC)结构的3D存储器件。TAC结构允许在存储以及各种外围电路以和/或外围器件(例如，页面缓冲器、锁存器或解码器等)之间的接触在有限的步骤内(例如，单个步骤或两个步骤内)被制作完成，进而降低制作的复杂度以及制造成本。所公开的TAC通过交替介电层的堆叠形成，与交替导体层和介电层的堆叠相比，所述交替介电层的堆叠可以更易于被蚀刻以在其中形成通孔。
TAC可以在堆叠阵列器件与外围器件之间提供垂直互连(例如动力总线以及金属绕线)，藉此降低金属层数以及缩小晶粒尺寸。在一些实施例中，TAC可以利用在顶部导体层和/或底部导体层中的各种线互连，这适合那些3D存储架构，在其中形成在不同衬底上的阵列器件以及外围器件是依序形成或以面对面方式通过混合键合连接的。在一些实施例中，贯穿阵列触点结构中的TAC是通过交替介电层的堆叠形成的，与交替导体层和介电层的堆叠相比，所述交替介电层的堆叠可以更易于被蚀刻以在其中形成通孔，从而降低工艺复杂度和制造成本。
图1根据本公开内容的一些实施例，示出了示例性3D存储器件100的示意平面图。3D存储器件100可以包括多个沟道结构区域(例如，结合下文各个附图详细描述的存储平面、存储区块、指存储区等)，同时一个或多个TAC结构可以形成在两个相邻沟道结构区域之间。
如图1所示，3D存储器件100可以包括四个或更多个存储平面110，其中的每一个平面可以包括多个存储区块115。需注意的是，在图1中所示的在3D存储器件100中的存储平面110的排列方式以及在每一个存储平面110中的存储区块115的排列仅用作示例，以及不限制本公开内容的范围。
TAC结构可以包括一个或多个位线(BL)TAC区域160，其夹设在3D存储器件100的位线方向(如图中标示为“BL”)上的两个相邻存储区块115之间并沿着3D存储器件100的字线方向(如图中标示为“WL”)延伸；一个或多个字线(WL)TAC区域160，其在字线方向(WL)上夹设在两个相邻存储区块115之间并沿着位线方向(BL)延伸；以及一个或多个阶梯结构(SS)TAC区域180，其位于每一个存储平面110的边缘处。
在一些实施例中，3D存储器件100可以包括在3D存储器件100边缘沿着一条线排列的多个接触垫120。互连接触可以用来电连接3D存储器件100至可以提供驱动功率、接收控制信号或发送响应信号的任何适用器件以和/或接口。
图2描绘了图1中示出的区域130的放大平面图，其包括3D存储器件的示例性位线(BL)TAC区域160。图3A至图3D描绘了图1中示出的区域140的放大平面图，其包括3D存储器件的各种示例性字线(WL)TAC区域170。图4A至图4B描绘了图1中示出的区域150的放大平面图，其包括3D存储器件的各种示例性阶梯结构(SS)TAC区域180。
参考图2，根据本公开内容的一些实施例示出了在图1中示出的区域130的放大平面图，其包括3D存储器件的示例性位线(BL)TAC区域。3D存储器件的区域200(即，图1中所示的区域130)可以包括两个沟道结构区域210(例如，BL方向上的相邻存储区块115)以及位线(BL)TAC区域233(例如，图1所示的BL TAC区域160)。
沟道结构区域210可以包括沟道结构212的阵列，每一个沟道结构212是NAND串的包括多个堆叠存储单元的部分。沟道结构212延伸贯穿沿着与平面图垂直的方向排列的多个导体层和介电层对，所述方向还可以称作与3D存储器件的衬底表面垂直的方向，和/或“垂直方向”(其在下文详细描述时结合图5在横截面图中示出)。
在本文中多个导体/介电层对又可以称为“交替导体/介电质堆叠”。交替导体/介电质堆叠中导电/介电层对的数量(例如32、64或96)可以设定3D存储器件100中的存储单元数量。交替导体/介电质堆叠中的导体层以及介电层在垂直方向上交替堆叠。换句话说，除了交替导体/介电质堆叠中的最上层以及最下层的那一层之外，每一个导体层可以被两个介电层在两侧邻接，且每一个介电层可以被两个导体层在两侧邻接。
导体层可以包括导电材料，包括但不局限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。介电层可以包括介电材料，包括但不局限于，氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中。导体层可以包括诸如钨的金属层，以及介电层包括氧化硅。
在一些实施例中，位线TAC区域233可以夹设在位线方向上的两个相邻的沟道结构区域210之间，并可以沿着字线方向延伸。TAC区域233可以由阻隔结构224结合3D存储器件的位线TAC区域233的边缘来限定。多个TAC 226可以形成在位线TAC区域233中，其被阻隔结构224以及位线TAC区域233的边缘横向围绕。在一些实施例中，位线TAC区域233中的多个TAC 226可以穿过交替介电质堆叠以用于交换布线(routing)以及降低位线电容值。
交替介电质堆叠可以包括沿着垂直方向排列的多个介电层对，所述垂直方向垂直于3D存储器件的衬底表面(其在下文详细描述时结合图5在横截面图中示出)。每一个介电层对包括第一介电层以及不同于第一介电层的第二介电层。在一些实施例中，第一介电层以及第二介电层均包括氮化硅以及氧化硅。交替介电质堆叠中的第一介电层可以与前述交替导体/介电质堆叠中的介电层相同。在一些实施例中，交替介电质堆叠中的介电层对的数量等于交替导体/介电质堆叠中的导体/介电层对的数量。
如图2所示，每一个沟道结构区域210可以包括均沿着字线方向延伸的一个或多个狭缝结构214。至少一些狭缝结构214可以作为沟道结构区域210中用于沟道结构212的阵列的公共源极接触。狭缝结构214还可以将3D存储器件分隔为多个指存储区242以及虚设指存储区246。顶部选择栅切割255可以设于各指存储区242中间并将指存储区的顶部选择栅划分为两部分。顶部选择栅切割255可以包括介电材料，包括但不局限于氧化硅、氮化硅、氮氧化硅或其任意组合。
在一些实施例中，虚设沟道结构222形成于部分沟道结构区域210中，例如，在BL方向上相邻于位线TAC区域233的虚设指存储区246中。虚设沟道结构222可以针对存储阵列结构提供机械支撑。虚设指存储区246并无任何存储功用，因此位线以及相关的内联线不形成于虚设指存储区246中。
参照图3A，根据本公开内容的一些实施例示出了图1中示出的区域140的放大平面图，其包括3D存储器件的示例性字线(WL)TAC区域。3D存储器件的区域300A(即，图1中所示的区域140)可以包括沟道结构区域320、字线(WL)TAC区域372(例如，图1中所示的字线TAC区域170)，以及顶部选择栅(TSG)阶梯区域330。
如图3A所示，沟道结构区域320可以包括沟道结构312的阵列，所述沟道结构312均包括多个堆叠存储单元。TSG阶梯区域330可以设于沟道结构区域320的侧边并在平面图中邻近字线TAC区域372。亦即，字线TAC区域372在字线方向上夹设在两个TSG阶梯区域330之间。字线TAC区域372可以藉由阻隔结构324限定。用于交换布线以及降低位线电容值的多个TAC 326可以形成于字线TAC区域372中，所述字线TAC区域372被阻隔结构324横向围绕。
在一些实施例中，虚设沟道结构322形成于字线TAC区域372外部以针对存储阵列结构提供机械支撑。需注意的是，虚设沟道结构322可以形成于字线TAC区域372外部的任何区域，例如，在TSG阶梯区域330中，以及相邻于TSG阶梯区域330沿着沟道结构区域320边缘。需注意的是，沟道结构312以及虚设沟道结构322穿过交替导体/介电质堆叠，而TAC 326穿过交替介电质堆叠。
在一些实施例中，均沿着字线方向延伸的多个狭缝结构314可以将3D存储器件划分为多个指存储区342、344。至少一些狭缝结构214可以作为沟道结构区域320中用于沟道结构312的阵列的公共源极接触。狭缝结构314的侧壁可以包括介电材料，包括但不局限于氧化硅、氮化硅、氮氧化硅或其任意组合。狭缝结构314的填充材料可以包括导电材料，包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。
顶部选择栅切割355可以设于每一个指存储区342、344的中间以将指存储区的顶部选择栅划分为两部分。顶部选择栅切割355可以包括介电材料，包括但不局限于氧化硅、氮化硅、氮氧化硅或其任意组合。
需注意的是，位线方向上字线TAC区域372的宽度可以大于每一个指存储区324或344的宽度。亦即，位线方向上阻隔结构324可以相交于至少两个相邻的狭缝结构314。像这样，指存储区344中的沟道结构区域320的导电层可以被阻隔结构324完全阻隔。因此，位于字线TAC区域372两侧的指存储区344中的两个沟道结构区域320之间的沟道结构312的顶部选择栅不通过在交替导体/介电质堆叠中的顶部导体层相互连接。
为了互连在字线TAC区域372两侧的指存储区344中的两个沟道结构区域320之间的沟道结构312的顶部选择栅，TSG阶梯区域330可以包括形成在阶梯结构上(例如顶部两层到四层内)的一个或多个导电线(未在图3A中示出)以用于进行电连接在被字线TAC区域372分隔开的指存储区344中的两个沟道结构区域320之间的沟道结构312的顶部选择栅。
举例来说，被字线TAC区域372切断的狭缝结构314可以延伸至TSG阶梯区域330中。在交替导体/介电质堆叠中的顶部两层导体层可以具有单边阶梯结构。单边阶梯结构上可以形成具有接触的一个或多个互连层以在被字线TAC区域372分隔开的沟道结构区域320和指存储区344中的沟道结构312的顶部选择栅之间提供电连接。
因此，通过引入连接在字线TAC区域372两侧的顶部选择栅的顶部选择栅阶梯区域330，字线TAC区域372可以沿着位线方向延伸以提供围绕期望数量的TAC 326的足够的尺寸。此外，如图1中所示的每一个存储平面110可以包括沿着字线方向排列的多个字线TAC区域372。亦即，多个存储区块115可以在每个存储平面110中沿着字线方向排列。
参照图3B，根据本公开内容的一些替代实施例示出了在图1中示出的区域140的放大平面图，其包括3D存储器件的另一示例性字线(WL)TAC区域。3D存储器件的区域300B(即，图1所示的区域140)可以包括沟道结构区域320，围绕字线(WL)TAC区域372(例如，图1所示的字线TAC区域170)的虚设沟道区域350。
如图3B所示，沟道结构区域320可以包括沟道结构312的阵列，每一个沟道结构312包括多个个堆叠存储单元。虚设沟道区域350在字线方向上夹设在两个沟道结构区域320之间。字线TAC区域372被虚设沟道区域350围绕。字线TAC区域372可以通过阻隔结构324限定。多个TAC 326可以形成于字线TAC区域372中，所述字线TAC区域372被阻隔结构324横向围绕。
在一些实施例中，虚设沟道结构322可以形成于字线TAC区域372外部以针对存储阵列结构提供机械支撑。需注意的是，虚设沟道结构322可以形成于字线TAC区域372外部的任何区域，例如，在虚设沟道区域350中，以及相邻于虚设沟道区域350且沿着沟道结构区域320的边缘处。需注意的是，沟道结构312以及虚设沟道结构322穿过交替导体/介电质堆叠，而TAC 326穿过交替介电质堆叠。
在一些实施例中，均沿着字线方向延伸的多个狭缝结构314可以将3D存储器件划分为多个指存储区342、344。顶部选择栅切割355可以设于每一个指存储区342、344的中间以将指存储区的顶部选择栅(TSG)划分为两部分。
需注意的是，位线方向上字线TAC区域372的宽度可以大于每一个指存储区324或344的宽度。亦即，位线方向上阻隔结构324可以相交于至少两个相邻的狭缝结构314。像这样，在指存储区344中的在沟道结构区域320的导电层可以被阻隔结构324完全阻隔。因此，位于字线TAC区域372两侧的指存储区344中在两个沟道结构区域320之间的沟道结构312的顶部选择栅并不通过交替导体/介电质堆叠中的顶部导体层相互连接。
由于上述原因，在与字线TAC区域372的这样的设计相关联的一些实施例中，一个存储平面110可能在字线方向上仅包括两个存储区块115。当在字线方向上沟道结构区域320的外侧可以包括阶梯结构(图3B未示出)时，字线TAC区域372夹设在两个存储区块(即，图3B所示的沟道结构区域320)之间。因此，位于字线TAC区域372两侧的指存储区344中的在两个沟道结构区域320之间的沟道结构312的顶部选择栅可以通过利用3D NAND器件中位于存储平面110的边缘上的阶梯结构相互连接。这样的设计可以适合用于Z字形字线译码器(X-DEC)布线。
参照图3C，根据本公开内容的一些替代实施例示出了图1中示出的区域140的放大平面图，其包括3D存储器件的其它示例性字线(WL)TAC区域。3D存储器件的区域300C(即，图1中所示的区域140)可以包括沟道结构区域320，围绕多个字线TAC区域376的虚设沟道区域350。
如如3C所示，在一些实施例中，均沿着字线方向延伸的多个狭缝结构314可以将3D存储器件划分为多个指存储区342。顶部选择栅切割355可以设于每一个指存储区342、344的中间以将指存储区的顶部选择栅(TSG)分隔为两部分。
沟道结构区域320可以包括沟道结构312的阵列，所述沟道结构312均包括多个堆叠存储单元。虚设沟道区域350在字线方向上夹设在两个沟道结构区域320之间。沿着位线方向排列成一列的多个字线TAC区域376被虚设沟道区域350围绕。每一个字线TAC区域376可以被阻隔结构324限定。多个TAC 326可以形成于每一个字线TAC区域376中，所述字线TAC区域376被阻隔结构324横向围绕。
在一些实施例中，位线方向上每一个字线TAC区域376的宽度可以小于每一个指存储区342的宽度。亦即，每一个字线TAC区域376的阻隔结构324可以位于两个相邻狭缝结构314之间。由于每一个字线TAC区域376的阻隔结构324并不完全阻隔虚设沟道区域350中的导电层，位于字线TAC区域376两侧的每一个指存储区342中的在两个沟道结构区域320之间的沟道结构312的顶部选择栅可以通过虚设沟道区域350中的在交替导体/介电质堆叠中的上导体层相互连接。
在一些实施例中，虚设沟道结构322形成于字线TAC区域376外部以针对存储阵列结构提供机械支撑。需注意的是，虚设沟道结构322可以形成于字线TAC区域376外部的任何区域，例如，在虚设沟道区域350中，以及相邻于虚设沟道区域350沿着沟道结构区域320边缘。需注意的是，沟道结构312以及虚设沟道结构322穿过交替导体/介电质堆叠，而TAC 326穿过交替介电质堆叠。
因此，通过将一个字线TAC区域376设置于每一个指存储区342内，在交替导体/介电质堆叠中的顶部导体层可能不被字线TAC区域376阻隔。因此，不需要额外结构用来在字线TAC区域376的两侧的每一个指存储区342中在两个沟道结构区域320之间进一步连接沟道结构312的顶部选择栅。因此，可以将多个字线TAC区域376沿着字线方向排列在每个指存储区342中。亦即，存储110可以在字线方向上包括多个存储区块115。
参照图3D，根据本公开内容的一些替代实施例示出了图1中示出的区域140的放大平面图，其包括3D存储器件的其它示例性字线(WL)TAC区域。3D存储器件的区域300D(即，图1所示的区域140)可以包括沟道结构区域320，围绕多个字线(WL)TAC区域376的虚设沟道区域350。
如图3D所示，在一些实施例中，均沿着字线方向延伸的多个狭缝结构314、316可以将3D存储器件分隔为多个指存储区342。在一些实施例中，狭缝结构314可以在字线方向上从头至尾延伸贯穿两个或更多个沟道结构区域320以及一个或多个虚设沟道区域350。至少一个狭缝结构316可以包括在虚设沟道区域350中的间隙，如图3D所示。顶部选择栅切割355可以设于每一个指存储区342的中间以将指存储区的顶部选择栅分隔为两部分。
沟道结构区域320可以包括沟道结构312的阵列，所述沟道结构312均包括多个堆叠存储单元。虚设沟道区域350在字线方向上夹设在两个沟道结构区域320之间。沿着位线方向排列成一列的多个字线TAC区域376被虚设沟道区域350围绕。每一个字线TAC区域376可以被阻隔结构324限定。多个TAC 326可以形成于每一个字线TAC区域376中，每一个字线TAC区域376被阻隔结构324横向围绕。
在一些实施例中，位线方向上每一个字线TAC区域376的宽度可以小于每一个指存储区342的宽度。亦即，每一个字线TAC区域376的阻隔结构324可以位于两个相邻狭缝结构314之间。由于每一个字线TAC区域376的阻隔结构324在虚设沟道区域350中并不完全阻隔导体层，位于字线TAC区域376两侧的每一个指存储区342中的在两个沟道结构区域320之间的沟道结构312的顶部选择栅在虚设沟道区域350中可以通过交替导体/介电质堆叠中的顶部导体层相互连接。
在一些实施例中，虚设沟道结构322形成于字线TAC区域376外部以针对存储阵列结构提供机械支撑。需注意的是，虚设沟道结构322可以形成于字线TAC区域376外部的任何区域，例如，在虚设沟道区域350中，以及相邻于虚设沟道区域350沿着沟道结构区域320边缘。需注意的是，沟道结构312以及虚设沟道结构322穿过交替导体/介电质堆叠，而TAC 326穿过交替介电质堆叠。
在一些实施例中，一个或多个狭缝结构316可以包括在虚设沟道区域350中的间隙318。在相邻指存储区342中的字线可以通过利用贯穿间隙318的导电线相互连接。举例来说，如图3D所示，位于存储区块115边缘处的狭缝结构314可以在字线方向上从头至尾延伸贯穿两个或更多个沟道结构区域320以及一个或多个虚设沟道区域350，同时每一个存储区块115内部的狭缝结构316可以包括分别对应于虚设沟道区域350的一个或多个间隙318。像这样，在同一个存储区块115中的所有顶部选择栅和/或字线即可以在没有额外结构的情况下相互连接。
因此，通过将字线TAC区域376设置于指存储区342内并且在狭缝结构316中提供间隙318，交替导体/介电质堆叠中的顶部导体层可以不被字线TAC区域376阻隔，以及相邻指存储区342内的字线可以相互连接。因此，多个字线TAC区域376可以沿着字线方向排列于每个指存储区342中。亦即，存储110可以在字线方向上包括多个存储区块115。此种结构可以具有高集成度以及易于制作的简单布局。
参照图4A，根据本公开内容的一些实施例示出了图1中示出的区域150的放大平面图，其包括3D存储器件的示例性阶梯结构(SS)TAC区域。3D存储器件的区域400A(即，图1所示的区域150)可以包括沟道结构区域420、阶梯区域410以及阶梯结构(SS)TAC区域482。
沟道结构区域420可以包括沟道结构412的阵列，所述沟道结构412包括多个堆叠存储单元。阶梯区域410可以包括阶梯结构以及形成在阶梯结构上的字线接触432的阵列。在一些实施例中，阶梯结构TAC区域482是设于阶梯区域410中的。阶梯结构TAC区域482可以由阻隔结构424单独限定的，或结合阻隔结构424及3D存储器件的阶梯区域410的边缘来限定。多个TAC 426可以形成于阶梯结构TAC区域482中，所述阶梯结构TAC区域482至少被阻隔结构424横向围绕。
如图4A中所示，在一些实施例中，均沿着字线方向延伸的多个狭缝结构414、416可以将3D存储器件分隔为多个指存储区442、444。在一些实施例中，狭缝结构414可以沿着字线方向延伸到至少部分阶梯区域410中。至少一些狭缝结构416可以包括位于阶梯区域410中的一个或多个间隙418。顶部选择栅切割455可以设于每一个指存储区442、444的中间以将指存储区的顶部选择栅(TSG)分隔为两部分。
在一些实施例中，一个或多个狭缝结构416可以包括位于阶梯区域410中的间隙418。相邻指存储区442中的字线接触432可以通过利用通过间隙418的导电线相互连接。举例来说，如图4A所示，位于存储区块115边缘处的狭缝结构414可以在字线方向上从头至尾延伸贯穿沟道结构区域420以及阶梯区域410，同时每个存储区块115内的狭缝结构416可以包括在阶梯区域410中的一个或多个间隙418。像这样，在同一个存储区块115中的所有字线接触432可以在没有额外结构的情况下相互连接。
需注意的是，位线方向上阶梯结构TAC区域482的宽度可以大于各指存储区442、444的宽度。亦即，位线方向上阻隔结构424可以相较于至少两个相邻的狭缝结构414。由于阶梯结构TAC区域482占据了对应于完全被阻隔结构424所阻隔的指存储区444的阶梯区域410的部分区域，所以阶梯结构TAC区域482中的阶梯结构用来形成TAC 426而非用来形成用于指存储区444的字线接触432。因此，对应存储平面110(未在图4A中示出)的另一侧的指存储区444的阶梯结构可以用来形成字线接触432而非阶梯结构TAC区域482。
因此，在与阶梯结构TAC区域482的此种设计相关联的一些实施例中，位于存储平面110两侧的阶梯结构TAC区域482在字线方向上不重叠。亦即，单个指存储区最多对应于一个阶梯结构TAC区域482。此种设计可以适合于Z字形字线解码器(X-DEC)的布线。此外在与阶梯结构TAC区域482以及前述结合图3B描述的字线TAC区域372的设计相关联的一些实施例中，由于相同的原因，阶梯结构TAC区域482以及字线TAC区域372在字线方向上不重叠。亦即，一个指存储区最多对应于一个阶梯结构TAC区域482或一个字线TAC区域372。
参照图4B，根据本公开内容的一些替代实施例示出了图1中示出的区域150的放大平面图，其包括3D存储器件的其它示例性阶梯结构(SS)TAC区域。3D存储器件的区域400B(即，图1所示的区域150)可以包括沟道结构区域420、阶梯区域410以及多个阶梯结构(SS)TAC区域484。
沟道结构区域420可以包括沟道结构412的阵列，所述沟道结构412均包括多个堆叠存储单元。阶梯区域410可以包括阶梯结构以及形成在阶梯结构上的字线接触432的阵列。在一些实施例中，阶梯结构TAC区域484在阶梯区域410中。每个阶梯结构TAC区域484可以是由阻隔结构424单独限定的，或由阻隔结构424结合3D存储器件的阶梯区域410的边缘来限定。多个TAC 426可以形成于阶梯结构TAC区域482中，所述阶梯结构TAC区域482至少被阻隔结构424横向围绕。
如图4B所示，在一些实施例中，均沿着字线方向在沟道结构区域420中延伸的多个狭缝结构414可以将3D存储器件分隔为多个指存储区442。顶部选择栅切线切割455可以设于每个指存储区442的中间以将指存储区的顶部选择栅(TSG)分隔为两部分。在一些实施例中，狭缝结构414可以沿着字线方向延伸到阶梯区域410的至少一部分中。在一些实施例中，阶梯区域410可以进一步包括在字线方向上没有与狭缝结构414对齐的多个狭缝结构416。亦即，阶梯区域410中在相邻狭缝结构之间的距离可以不统一。一些相邻狭缝结构对可以具有第一距离，所述第一距离大于在其它邻近狭缝结构对之间的第二距离。
在一些实施例中，每个阶梯结构TAC区域484可以设于具有前述第一距离的相邻狭缝结构对之间。亦即，在位线方向上阶梯结构TAC区域484的宽度可以小于第一距离。像这样，除了被阶梯结构TAC区域484占据的空间之外，设于前述具有第一距离的相邻狭缝结构对之间的阶梯区域410可以具有用来形成字线接触432的额外空间。
参照图5，根据本公开内容的一些实施例示出了示例性3D存储器件500的示意剖面图。3D存储器件500可以是非单体3D存储器件的一部分，在其中组件(例如，外围器件以及阵列器件)可以分别形成于不同衬底上。举例来说，3D存储器件500可以是前述结合图1描述的区域130、区域140或区域150。
如图5所示，3D存储器件500可以包括衬底570以及设于衬底570上的阵列器件。需注意的是，图5中加入X轴以及Y轴来进一步示出3D存储器件500中各组件之间的空间关系。衬底570包括沿着X方向横向(横向方向，例如位线方向或字线方向)延伸的两个横向表面(例如，顶部表面572以及底部表面574)。
如本文所使用的，一个组件(例如，层或器件)是否设于半导体器件(例如，3D存储器件500)的另一组件“上”、“上方”或是“下方”，是当衬底被放置于在Y方向上的半导体器件的最低平面上时，在Y方向(垂直方向)上相对于半导体器件的衬底(例如，衬底570)来确定的。图5中所示3D存储器件500的剖面图是沿着位线方向以及Y方向的平面的。用于描述空间关系的相同概念应用遍及本公开内容。
衬底570可以用来支撑阵列器件，并可以包括电路衬底530以及磊晶衬底540。电路衬底530可以包括基衬底510以及形成于基衬底510上的一个或多个外围电路(图5未示出)。基衬底510可以包括任何适合的半导体材料，其可以包括硅(例如，单晶硅、多晶硅)、锗化硅(SiGe)、砷化镓(GaAs)、锗(Ge)、硅覆绝缘(SOI)、锗覆绝缘(GOI)、或其任何适合组合。在一些实施例中，基衬底510是薄化衬底(例如，半导体层)，其可以通过研磨、干/湿蚀刻、化学机械研磨(CMP)或其任意组合来被薄化。
形成在电路衬底530中的一个或多个外围电路可以包括用来促进3D存储器件的操作的任何适合的数字、模拟、和/或混合信号外围电路，诸如页面缓冲器、解码器以及锁存器(图5未示出)。在一些实施例中，电路衬底530可以进一步包括一个或多个互连结构532，用来将一个或多个外围电路电连接到衬底570上方的阵列器件。一个或多个互连结构532可以包括任何适用的导电结构，包括但不局限于接触、单层/多层接触通孔、导电层、插塞等。
磊晶衬底540可以通过利用沉积工艺来形成在电路衬底530上，沉积工艺包括但不局限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。磊晶衬底540可以是单层衬底或多层衬底，例如，单晶硅单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。另外，在磊晶衬底540的区域中可以形成对应于阵列器件的一个或多个贯穿阵列触点(TAC)结构的一个或多个开口542。多个TAC 526可以穿过一个或多个开口542来电连接在电路衬底530中的一个或多个互连结构532。
在一些实施例中，3D存储器件500是NAND闪存器件，其中存储单元在衬底570上以沿着Y方向延伸的沟道结构的阵列(图5未示出)的形式提供。阵列器件可以包括延伸贯穿交替导体/介电质堆叠580的多个沟道结构，交替导体/介电质堆叠580包括多个导体层580A和介电层580B对。交替导体/介电质堆叠580中的导体/介电层对的数量(例如32、64、96)可以设定3D存储器件500中的存储单元数量。
交替导体/介电质堆叠580中的导体层580A和介电层580B在Y方向上交替。换句话说，除了在交替导体/介电质堆叠580中的最顶层或最底层的那一层之外，每个导体层580A可以在两侧被两个介电层580B邻接，且每个介电层580B可以在两侧被两个导体层580A邻接。导体层580A可以均具有相同厚度或不同厚度。类似地，介电层580B可以均具有相同厚度或不同厚度。导体层580A可以包括导体材料，包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。介电层580B可以包括介电材料，包括但不局限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中。导体层580A包括诸如钨的金属层，以及介电层580B包括氧化硅。
在一些实施例中，阵列器件还包括狭缝结构514。每个狭缝结构514可以在Y方向上延伸贯穿交替导体/介电质堆叠580。狭缝结构514还可以横向延伸(即，实质上与衬底平行)以将交替导体/介电质堆叠580分隔为多个区块。狭缝结构514可以包括利用导体材料填充的狭缝，导体材料包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任意组合。狭缝结构514可以进一步包括利用合适的介电材料的介电层，其在填充的导体材料与交替导体/介电质堆叠580之间，以将填充的导体材料与周围的在交替导体/介电质堆叠580中的导体层580A电绝缘。因此，狭缝结构514可以将3D存储器件500分隔为多个指存储区(例如，如在图2、图3A-图3D、图4A-4B中的平面图所示)。
在一些实施例中，狭缝结构514用作针对同一个指存储区中的共享同一阵列公共源极的沟道结构的源极接触。因此，狭缝结构514可以被称为多个沟道结构的”公共源极接触”。在一些实施例中，磊晶衬底540包括掺杂区544(包括理想掺杂水平的P型或N型掺质)，且狭缝结构514的下端与磊晶衬底540的掺杂区544相接触。
在一些实施例中，交替介电质堆叠560可以设于磊晶衬底540上的被阻隔结构516横向围绕的区域中。交替介电质堆叠560可以包括多个介电层对。举例来说，交替介电质堆叠560是由第一介电层560A和不同于第一介电层560A的第二介电层560B交替堆叠而形成的。在一些实施例中，第一介电层560A包括氮化硅以及第二介电层560B包括氧化硅。交替介电质堆叠560中的第二介电层560B可以是与交替导体/介电质堆叠580中的介电层580B相同的。在一些实施例中，交替介电质堆叠560中的介电层对的数量是与交替导体/介电质堆叠580中的导体/介电层对的数量相同的。
在一些实施例中，阻隔结构516沿着Y方向延伸以将交替导体/介电质堆叠580以及交替介电质堆叠560横向分离。亦即，阻隔结构516可以作为在交替导体/介电质堆叠580与交替介电质堆叠560之间的分界。交替介电质堆叠560可以至少被阻隔结构516横向围绕。在一些实施例中，阻隔结构516在平面图中是封闭形状(例如，长方形、正方形、圆形等)以完全包围交替介电质堆叠560。例如，如图3A-图3D中所示，阻隔结构324在平面图中是长方形以完全包围字线TAC区域372、376中的交替介电质堆叠。在一些实施例中，阻隔结构516在平面图上不是封闭形状，但是与阵列器件的一个或多个边缘结合仍然能够包围交替介电质堆叠560。例如，如在图4A-图4B中所示，阻隔结构424与3D存储器件的边缘结合，包围阶梯结构TAC区域482、484中的交替介电质堆叠。
如图5中所示，3D存储器件500还包括均沿着Y方向延伸贯穿交替介电质堆叠560的多个TAC 526。TAC 526可以仅形成在至少被阻隔结构516横向围绕的区域内部，其中所述区域包括多个介电层对。亦即，TAC 526可以垂直延伸贯穿介电层(例如，第一介电层560A以及第二介电层560B)但不通过任何导体层(例如，导体层580A)。每个TAC 526可以延伸贯穿交替介电质堆叠560的整体厚度(例如，在Y方向上的所有介电层对)。在一些实施例中，TAC526进一步通过开口542穿过磊晶衬底540并电接触互连结构532。
TAC 526可以携带来自和/或去往3D存储器件500的电子信号，诸如一部分电源总线，利用缩短的互连布线。在一些实施例中，TAC 526可以通过一个或多个互连结构532提供在阵列器件与外围器件之间的电连接(图5未示出)。TAC 526还可以提供针对交替介电质堆叠560的机械支撑。每个TAC 526可以包括通过交替介电质堆叠560的并且利用导体材料填充的垂直开口，所述导体材料包括但不局限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任意组合。在一些实施例中，TAC 526是形成在(由介电层围绕的)交替介电质堆叠560中的，不需要在TAC 526与交替介电质堆叠560之间的额外介电层以用于绝缘目的。
参照图6，根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性方法600的流程图。需注意的是，方法600中示出的操作不是详尽的，以及在所示出操作之前、之后或之间同样执行其它操作。
参照图6，方法600在操作602处开始，在其中形成衬底。在一些实施例中，形成衬底可以包括形成基衬底，在衬底上形成至少一个外围电路，形成与至少一个外围电路电连接的至少一个互连结构，以及在至少一个外围电路上形成磊晶衬底。
基衬底可以通过使用适合的半导体材料来形成，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、锗化硅(SiGe)、砷化镓(GaAs)、锗(Ge)、硅覆绝缘(SOI)、锗覆绝缘(GOI)或其任何适当组合。在一些实施例中，形成基衬底包括薄化工艺，所述薄化工艺包括研磨、干/湿蚀刻、化学机械研磨(CMP)或其任意组合。
一个或多个外围电路可以包括任何适合的数字、模拟、和/或混合信号外围电路，包括但不局限于页面缓冲器、解码器以及锁存器。在一些实施例中，一个或多个互连结构可以包括任何适合的导电结构，包括但不局限于接触、单层/多层接触通孔、导电层、插塞等。
磊晶衬底可以通过利用沉积工艺形成在外围电路上方，其中沉积工艺包括但不局限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。磊晶衬底可以是单层衬底或多层衬底，例如，单晶硅单层衬底、多晶硅单层衬底、或多晶硅以及金属的多层衬底等。
在一些实施例中，形成磊晶衬底还包括形成一个或多个开口，使得一个或多个互连结构的至少一部分通过一个或多个开口暴露。一个或多个开口可以对应于在后续工艺中形成的一个或多个贯穿阵列触点TAC结构(例如，图2所示的字线(WL)TAC结构、图3A-图3D所示的位线(BL)TAC结构、以及图4A-图4B所示的阶梯结构(SS)TAC结构)。可以利用介电材料填充一个或多个开口。
方法600继续到操作604，在其中在衬底上形成交替介电质堆叠。在一些实施例中，多个第一介电层和第二介电层对可以形成在衬底上以形成交替介电质堆叠。在一些实施例中，每个介电层对包括一氮化硅层以及一氧化硅层。交替介电质堆叠可以通过一道或多道薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD、或其任意组合。
方法600继续到操作606，在其中在交替介电质堆叠的一个或多个边缘处形成阶梯结构。在一些实施例中，可以对交替介电质堆叠的(位于横向方向的)至少一侧执行修整蚀刻工艺以形成具有多层的阶梯结构。每一层可以包括具有交替的第一介电层和第二介电层的一个或多个介电层对。
方法600继续到操作608，形成多个沟道结构以及一个或多个阻隔结构。每个沟道结构以及阻隔结构可以垂直延伸贯穿交替介电质堆叠。
在一些实施例中，形成沟道结构的制作工艺包括通过例如，湿蚀刻和/或干蚀刻来形成垂直延伸贯穿交替介电质堆叠沟道孔。在一些实施例中，形成沟道结构的制作工艺还包括在交替介电质堆叠中形成半导体沟道以及在半导体沟道与介电层对之间的存储膜。半导体沟道可以包括半导体材料，诸如多晶硅。存储膜可以包括复合介电层，诸如隧穿层、储存层以及阻隔层的组合。
隧穿层可以包括介电材料，包括但不局限于氧化硅、氮化硅、氮氧化硅或其任意组合。来自半导体沟道的电子或电洞可以穿过隧穿层隧穿到储存层。储存层可以包括用来储存用于存储操作的电荷的材料。储存层材料包括但不局限于氮化硅、氮氧化硅、氧化硅以及氮化硅的化合、或其任意组合。阻隔层可以包括介电材料，包括但不局限于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的化合。阻挡层还可以包括高介电常数介电层，诸如氧化铝(Al2O3)层。半导体沟道以及存储膜可以通过一道或多道薄膜沉积工艺形成，诸如ALD、CVD、PVD、任何其它适用工艺或其任意组合。
在一些实施例中，形成阻隔结构的制作工艺与形成沟道结构的制作工艺是类似地以及同时执行的，从而降低制作成本及工艺复杂度。在一些其它实施例中，沟道结构以及阻隔结构是在不同工艺步骤中形成的，以使阻隔结构可以利用与填充沟道结构的材料不同的材料来填充。
在一些实施例中，形成阻隔结构的制作工艺包括通过例如，湿蚀刻和/或干蚀刻形成垂直延伸贯穿交替介电质堆叠的沟槽。在贯穿交替介电质堆叠形成沟槽后，可以执行一道或多道薄膜沉积工艺以利用介电材料填充沟槽，所述介电材料包括但不局限于氧化硅、氮化硅、氮氧化硅、氧化硅/氮化硅//氧化硅(ONO)、氧化铝(Al2O3)等，或其任意组合。
通过形成一个或多个阻隔结构，交替介电质堆叠可以被分隔为两种区域：各自被至少阻隔结构(一些实施例中与交替介电质堆叠的边缘结合)横向围绕的一个或多个内部区域，以及其中可以形成沟道结构和/或字线接触的外部区域。需注意的是，每个内部区域对应于磊晶衬底中的开口。
在一些实施例中，至少一个内部区域可以用来形成如上文结合图2描述的位线TAC结构。像这样，围绕这样的内部区域的阻隔结构可以包括沿着字线方向延伸的两个平行阻隔壁。
在一些实施例中，至少一个内部区域可以用来形成如结合图3A-图3B描述的位线TAC结构。像这样，围绕这样的内部区域的阻隔结构可以具有长方形形状。阻隔结构在位线方向上的宽度可以大于在后续工艺中形成的两个相邻狭缝结构之间的距离。
在一些实施例中，至少一个内部区域可以用来形成如结合图3C或图3D描述的位线TAC结构。像这样，围绕这样的内部区域的阻隔结构可以具有长方形形状。阻隔结构在位线方向上的宽度可以小于在后续工艺中形成的两个相邻狭缝结构之间的距离。
在一些实施例中，至少一个内部区域可以用来形成如结合图4A描述的阶梯结构TAC结构。像这样，用来分隔这样的内部区域的阻隔结构可以具有长方形形状，其中一个开放边缘面向阶梯结构的边缘。阻隔结构在位线方向上的宽度可以大于在后续工艺中形成的两个相邻狭缝结构之间的距离。
在一些实施例中，至少一个内部区域可以用来形成如结合图4B描述的阶梯结构TAC结构。像这样，用来分隔这样的内部区域的阻隔结构可以具有长方形形状，其中一个开放边缘面向阶梯结构的边缘。阻隔结构在位线方向上的宽度可以小于在后续工艺中形成的两个相邻狭缝结构之间的最大距离。
在一些实施例中，虚设沟道结构可以与沟道结构同时形成。虚设沟道结构可以垂直延伸贯穿交替介电质堆叠且可以利用与沟道结构中相同的材料来填充。不同于沟道结构，不在虚设沟道结构上形成用来提供至3D存储器件的其它组件的电性连接的接触。因此虚设沟道结构不能用于形成在3D存储器件中的存储单元。
方法600继续到操作610，在其中形成多个狭缝，以及通过多个狭缝将部分交替介电质堆叠中的第一介电层替代为导体层。举例来说，可以首先通过在外部区域对电介质(例如氧化硅及氮化硅)进行湿蚀刻和/或干蚀刻以贯穿交替介电质堆叠来形成沿着字线方向延伸的多个平行狭缝。在一些实施例中，接着可以通过例如，离子布植和/或热扩散通过狭缝来在每个狭缝下方在磊晶衬底中形成掺杂区。要理解的是，根据一些实施例，掺杂区可以形成在更早的制造阶段中，例如，在形成狭缝之前。
在一些实施例中，所形成的狭缝用于栅极置换工艺(还称为“字线置换”工艺)，所述工艺在交替介电质堆叠的外部区域中将第一介电层(例如氮化硅)替代为导体层(例如钨)。需注意的是，由于阻隔结构的形成，栅极置换工艺仅在交替介电质堆叠的外部区域而不再内部区域中发生。由于阻隔结构是由栅极置换工艺的蚀刻步骤无法蚀刻的材料填充的，因此阻隔结构可以防止对交替介电质堆叠的内部区域中的第一介电层(例如氮化硅)的蚀刻。
结果，在栅极置换工艺后，在交替介电质堆叠的外部区域成为交替导体/介电质堆叠。将第一介电层替代为导体层可以通过对第一介电层(例如氮化硅)有选择性的第二介电层(例如氧化硅)进行湿蚀刻以及利用导体层(例如钨)填充该结构来执行。导体层可以通过例如PVD、CVD、ALD或其它适合工艺或其任意组合来填充。导体层可以包括导电材料，包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或其任意组合。
方法600继续到操作612，在其中通过将导体材料通过PVD、CVD、ALD、或其它适合工艺或其任意组合填充到狭缝中来形成狭缝结构。狭缝结构可以包括导体材料，包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或其任意组合。在一些实施例中，首先在狭缝结构的导体材料与交替导体/介电质堆叠中围绕狭缝结构的导体层之间形成介电层(例如氧化硅层)以用于绝缘目的。狭缝结构的下端可以与掺杂区相接触。
方法600继续到操作614，在其中贯穿交替介电质堆叠形成多个TAC。可以通过首先蚀刻(例如，通过湿蚀刻和/或干蚀刻)垂直开口，接着通过使用ALD、CVD、PVD、任何其它适合工艺、或其任意组合利用导体材料填充开口来将TAC形成在一个或多个内部区域中。用来填充局部接触的导体材料可以包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或其任意组合。在一些实施例中，其它导电材料也可以用于填充开口以用作阻隔层、黏着层和/或晶种层。
TAC可以通过蚀刻贯穿交替介电质堆叠以及在磊晶衬底中的开口中形成的介电层来形成。由于交替介电质堆叠包括交替的电介质(诸如氧化硅和氮化硅)的层，因此TAC的开口可以通过对介电材料进行深度蚀刻(例如，通过深反应离子蚀刻(DRIE)工艺或任何其它适合的非等向性蚀刻工艺)来形成。在一些实施例中，TAC通过磊晶衬底的开口穿过磊晶衬底。TAC的下端可以与衬底中的互连结构相接触。像这样，TAC可以与形成在衬底中的外围器件电连接。
在一些实施例中，虽然TAC通过保留交替介电质堆叠的不受栅极置换工艺影响(不转变成交替导体/介电质堆叠)的区域，是在栅极置换之后形成的，但是TAC仍然形成贯穿介电层(但不穿过任何导体层)，如此简化制作工艺并节省成本。
根据本公开内容的各种实施例提供具有用于存储阵列的贯穿阵列触点结构的3D存储器件。本文中公开的贯穿阵列触点结构可以包括用来提供在堆叠阵列器件与外围器件(例如用于电源总线与金属布线)之间的垂直互连的TAC，进而降低金属层数并缩小晶粒尺寸。在一些实施例中，本文中公开的贯穿阵列触点结构中的TAC是贯穿交替介电层的堆叠形成的，相较于交替导体层和介电层的堆叠，交替介电层的堆叠更易于蚀刻以形成穿孔，从而可以降低工艺复杂度及制造成本。
因此，本公开内容的一个方面公开了三维(3D)NAND存储器件，其包括：包括至少一个外围电路的衬底，以及设于衬底上的交替介电质堆叠。交替介电质堆叠包括：包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对；包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠包括多个导体/介电层对；以及包括在字线方向上的位于交替导体/介电质堆叠的边缘上的阶梯结构的第三区域。存储器件还包括垂直延伸贯穿交替层堆叠以横向将第一区域与第二区域或第三区域分隔开的阻隔结构；垂直延伸穿过交替导体/介电质堆叠的多个沟道结构和多个狭缝结构；以及在第一区域中的垂直延伸贯穿交替介电质堆叠的多个贯穿阵列触点。贯穿阵列触点中的至少一个贯穿阵列触点与至少一个外围电路电连接。
本公开内容的另一方面提供用于形成三维(3D)NAND存储器件的方法。所述方法包括：形成包括至少一个外围电路的衬底；在衬底上形成包括多个介电层对的交替介电质堆叠，所述多个介电层对中的每一个介电层对包括第一介电层和不同于第一介电层的第二介电层；在交替介电质堆叠的边缘处形成阶梯结构；形成均垂直延伸贯穿交替介电质堆叠的多个沟道结构以及至少一个阻隔结构。至少一个阻隔结构将交替介电质堆叠分隔为至少被所述阻隔结构横向围绕的至少一个第一区域，以及第二区域。所述方法还包括：形成多个狭缝，以及通过所述狭缝将交替介电质堆叠的第二部分中的第一介电层替换为导体层以形成包括多个导体/介电层对的交替导体/介电质堆叠；将导电材料沉积到狭缝中以形成多个狭缝结构；以及在第一区域中形成多个贯穿阵列触点，每个贯穿阵列触点垂直延伸贯穿交替介电质堆叠，以将贯穿阵列触点中的至少一个贯穿阵列触点电连接到至少一个外围电路。
对具体实施例的前述描述将充分揭示本公开内容的一般性质，其它人可以通过应用本领域技术范围内的知识，轻易地在不背离本公开内容的一般概念的情况下将特定实施例调整和/或修改适用于各种应用，而无需过度实验。因此，基于这里给出的教导及指导，这样的修改及调整旨在属于所公开的实施例的等效意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述目的而非限制目的，使得本说明书的术语或措辞将由本领域技术人员根据教导及指导来解释。
以上本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能的实现方式及其关系。为了描述的方便，这些功能构建块的边界/范围在本文中被任意的定义。在适当地实现所指定的功能及其关系时，可以定义替代边界/范围。
发明内容及摘要部分可以阐述发明人所设想的本公开内容的一个或多个的示例性实施例，但并非全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求。
本公开内容的广度及范围不应受上述任何示例性实施例的限制，而仅应根据以下权利要求及其等效物来限定。

Claims (42)

1.一种三维(3D)NAND存储器件，包括：
设置在衬底上的交替层堆叠，所述交替层堆叠包括：
包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对，以及
包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠包括多个导体/介电层对；
垂直延伸贯穿所述交替层堆叠的阻隔结构，以将所述第一区域与所述第二区域横向隔开；以及
在所述第一区域中的多个贯穿阵列触点，每一个贯穿阵列触点垂直延伸贯穿所述交替介电质堆叠，其中，所述多个贯穿阵列触点中的至少一个贯穿阵列触点是与至少一个外围电路电连接的。
2.根据权利要求1所述的存储器件，其中，所述阻隔结构包括氧化硅和氮化硅。
3.根据权利要求1或2中的任一项所述的存储器件，其中，所述多个介电层对中的每一个介电层对包括氧化硅层和氮化硅层，以及所述多个导体/介电层对中的每一个导体/介电层对包括金属层和氧化硅层。
4.根据权利要求1至3中的任一项所述的存储器件，其中：
所述多个介电层对的数量是至少32；以及
所述多个导体/介电层对的数量是至少32。
5.根据权利要求1至4中的任一项所述的存储器件，还包括：
多个狭缝结构，其均垂直延伸贯穿所述交替导体/介电质堆叠以及横向沿着字线方向延伸，以将所述交替导体/介电质堆叠分隔成多个指存储区。
6.根据权利要求5所述的存储器件，其中：
所述阻隔结构沿着所述字线方向横向延伸；以及
所述第一区域是被所述阻隔区域从所述第二区域隔开的，以及夹设在两个相邻狭缝结构之间。
7.根据权利要求5所述的存储器件，其中：
所述阻隔结构沿着与所述字线方向不同的位线方向横向延伸，以将所述第一区域与所述第二区域横向隔开。
8.根据权利要求7所述的存储器件，其中：
所述位线方向是垂直于所述字线方向的。
9.根据权利要求7或8中的任一项所述的存储器件，其中：
被所述阻隔结构围绕的所述第一区域在所述位线方向上的宽度是大于在两个相邻狭缝结构之间的距离的。
10.根据权利要求7至9中的任一项所述的存储器件，其中：
被所述阻隔结构围绕的所述第一区域在所述字线方向上是夹设在两个顶部选择栅阶梯区域之间的。
11.根据权利要求10所述的存储器件，其中：
所述交替导体/介电质堆叠的在每一个顶部选择栅阶梯区域中的至少顶部两层具有阶梯结构。
12.根据权利要求11所述的存储器件，还包括：
在所述顶部选择栅阶梯区域中的所述阶梯结构上的至少一个导电层，并且所述至少一个导电层被配置为互连顶部选择栅，所述顶部选择栅在所述第二区域中的所述交替导体/介电质堆叠的上方并且在所述字线方向上在被所述阻隔结构围绕的第一区域的两侧。
13.根据权利要求10至12中的任一项所述的存储器件，还包括：
被对应的阻隔结构围绕的至少两个第一区域，每一个第一区域平行于所述位线方向延伸。
14.根据权利要求7或8中的任一项所述的存储器件，还包括：
多个阻隔结构，以从所述第二区域围绕多个第一区域，所述多个第一区域是在所述位线方向上对齐的；
其中，所述多个第一区域中的每一个第一区域是在所述位线方向上夹设在两个相邻狭缝结构之间的。
15.根据权利要求14所述的存储器件，其中：
所述多个第一区域是在所述位线方向上至少对齐为两列的。
16.根据权利要求14所述的存储器件，其中：
在所述位线方向上被夹设在两个相邻阻隔结构之间的至少一个狭缝结构包括间隙，并且所述至少一个狭缝结构被配置为互连相邻指存储区的字线。
17.根据权利要求7或8中的任一项所述的存储器件，其中：
所述第一区域是通过所述阻隔结构与阶梯结构隔开的，所述阶梯结构在所述交替导体/介电层堆叠沿着所述位线方向的边缘上；以及
所述阻隔结构的开口是在所述交替层堆叠沿着所述位线方向的边缘处的。
18.根据权利要求17所述的存储器件，其中：
所述第一区域在所述位线方向上的宽度是大于在两个相邻狭缝结构之间的距离的。
19.根据权利要求17所述的存储器件，其中：
所述第一区域在所述位线方向上的宽度是小于在所述阶梯结构中的两个相邻狭缝结构之间的最大距离的，所述阶梯结构在所述交替层堆叠沿着所述位线方向的所述边缘上。
20.根据权利要求1至19中的任一项所述的存储器件，还包括：
邻近于所述阻隔结构的多个虚设沟道结构，每一个虚设沟道结构垂直延伸贯穿所述交替导体/介电质堆叠。
21.一种用于形成三维(3D)NAND存储器件的方法，包括：
在衬底上形成包括多个介电层对的交替介电质堆叠，所述多个介电层对中的每一个介电层对包括第一介电层和不同于所述第一介电层的第二介电层；
形成均垂直延伸贯穿所述交替介电质堆叠的至少一个阻隔结构，其中，所述至少一个阻隔结构将所述交替介电质堆叠分隔成至少被所述阻隔结构横向围绕的至少一个第一区域，以及第二区域；
形成多个狭缝，以及通过所述狭缝将在所述交替介电质堆叠中的第二部分中的第一介电层替换为导体层，以形成包括多个导体/介电层对的交替导体/介电质堆叠；
将导电材料沉积在所述狭缝中以形成多个狭缝结构；以及
在所述第一区域中形成多个贯穿阵列触点，每一个贯穿阵列触点垂直延伸贯穿所述交替介电质堆叠，以将所述多个贯穿阵列触点中的至少一个贯穿阵列触点电连接到至少一个外围电路。
22.根据权利要求21所述的方法，还包括：
在基衬底上形成所述至少一个外围电路；
形成至少一个互连结构，以将所述多个贯穿阵列触点中的一个贯穿阵列触点电连接到所述至少一个外围电路；以及
在所述至少一个外围电路上方形成磊晶衬底；
其中，所述衬底至少包括所述基衬底和所述磊晶衬底。
23.根据权利要求22所述的方法，还包括：
在形成所述狭缝之前，在所述磊晶衬底中形成多个掺杂区，以使每一个狭缝结构与对应的掺杂区相接触。
24.根据权利要求22所述的方法，还包括：
在所述磊晶衬底中形成对应于所述至少一个第一区域的至少一个开口，以暴露用以与所述至少一个外围电路电连接的互连结构；以及
利用介电材料填充所述至少一个开口。
25.根据权利要求21至24中的任一项所述的方法，其中，所述至少一个阻隔结构是由氧化硅和氮化硅形成的。
26.根据权利要求21至25中的任一项所述的方法，其中，所述多个介电层对中的每一个介电层对是由氧化硅层和氮化硅层形成的，以及所述多个导体/介电层对中的每一个导体/介电层对是由金属层和氧化硅层形成的。
27.根据权利要求21至26中的任一项所述的方法，还包括：
形成至少32对介电层对；以及
形成至少32对导体/介电层对。
28.根据权利要求21至27中的任一项所述的方法，还包括：
形成沿着字线方向横向延伸的所述多个狭缝结构，以将所述交替导体/介电质堆叠分隔成多个指存储区。
29.根据权利要求28所述的方法，还包括：
形成沿着所述字线方向横向延伸的两个平行阻隔结构，使得所述第一区域通过所述两个平行阻隔结构与所述第二区域隔开，并且夹设在两个相邻狭缝结构之间。
30.根据权利要求28所述的方法，还包括：
形成沿着与所述字线方向不同的位线方向横向延伸的所述阻隔结构，以将所述第一区域与所述第二区域横向隔开。
31.根据权利要求30所述的方法，还包括：
横向沿着垂直于所述字线方向的所述位线方向延伸形成所述阻隔结构。
32.根据权利要求30或31中的任一项所述的方法，还包括：
形成所述阻隔结构，使得被所述阻隔结构围绕的所述第一区域在所述位线方向上的宽度是大于在两个狭缝结构之间的距离的。
33.根据权利要求30至32中的任一项所述的方法，还包括在邻近于所述阻隔结构的所述交替介电质堆叠中形成阶梯结构。
34.根据权利要求33所述的方法，还包括：
在邻近于所述阻隔结构的所述阶梯结构上形成至少一个导电层，以互连顶部选择栅，所述顶部选择栅在所述第二区域中在所述交替导体/介电质堆叠的上方并且在所述字线方向上在被所述阻隔结构围绕的第一区域的两侧。
35.根据权利要求30至34中的任一项所述的方法，还包括：
形成至少两个阻隔结构，以围绕沿着所述位线方向平行延伸的至少两个第一区域。
36.根据权利要求30或31中的任一项所述的方法，还包括：
形成多个阻隔结构以从所述第二区域围绕多个第一区域，所述多个第一区域是在所述位线方向上对齐的，使得所述多个第一区域中的每一个第一区域是在所述位线方向上夹设在两个相邻狭缝结构之间的。
37.根据权利要求36所述的方法，还包括：
形成所述多个阻隔结构，使得被所述多个阻隔结构围绕的所述多个第一区域是在所述位线方向上至少对齐为两列的。
38.根据权利要求36所述的方法，还包括：
在所述位线方向上被夹设在两个相邻阻隔结构之间的所述至少一个狭缝结构中形成间隙，以用于互连相邻指存储区的字线。
39.根据权利要求28所述的方法，还包括：
形成所述阻隔结构以隔开在所述交替堆叠的边缘处的所述阶梯结构中的所述第一区域，其中，所述阻隔结构的开口是在所述交替层堆叠沿着与所述字线方向不同的位线方向的边缘处的。
40.根据权利要求39所述的方法，还包括：
形成所述阻隔结构，使得所述第一区域在所述位线方向上的宽度是大于在两个相邻狭缝结构之间的距离的。
41.根据权利要求39所述的方法，还包括：
形成所述阻隔结构，使得所述第一区域在所述位线方向上的宽度是小于在所述阶梯结构中的两个相邻狭缝结构之间的最大距离的。
42.根据权利要求21至41中的任一项所述的方法，还包括：
形成邻近于所述阻隔结构的多个虚设沟道结构，每一个虚设沟道结构垂直延伸贯穿所述交替导体/介电质堆叠。
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