CN112106198B - 存储器器件及其制造方法 - Google Patents

存储器器件及其制造方法 Download PDF

Info

Publication number
CN112106198B
CN112106198B CN202080002060.0A CN202080002060A CN112106198B CN 112106198 B CN112106198 B CN 112106198B CN 202080002060 A CN202080002060 A CN 202080002060A CN 112106198 B CN112106198 B CN 112106198B
Authority
CN
China
Prior art keywords
region
block
memory device
stair
lateral direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080002060.0A
Other languages
English (en)
Other versions
CN112106198A (zh
Inventor
韩凯
郭亚丽
吴智鹏
张璐
尹航
刘思敏
许波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202410169866.9A priority Critical patent/CN117979696A/zh
Publication of CN112106198A publication Critical patent/CN112106198A/zh
Application granted granted Critical
Publication of CN112106198B publication Critical patent/CN112106198B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种存储器器件，包括：衬底；以及堆叠结构，堆叠结构包括交替地布置的第一电介质层和电极层。在第一横向方向上，存储器器件包括阵列区域和布置在阵列区域之间的阶梯区域。在第二横向方向上，堆叠结构包括第一块和第二块，第一块和第二块各自包括壁结构区域并且沿着第一横向方向延伸。第一块和第二块的壁结构区域彼此相邻并且一起形成阶梯区域中的壁结构。存储器器件还包括：第一分离结构，第一分离结构穿过堆叠结构形成，并且沿着第一横向方向在阵列区域中位于第一块与第二块之间；以及第二电介质层，第二电介质层在阶梯区域中位于第一块与第二块之间，并且与第一电介质层交替。

Description

存储器器件及其制造方法
技术领域
本公开一般地涉及半导体制造技术领域，并且更具体地，涉及一种存储器器件及其制造方法。
背景技术
半导体电子器件的生产工艺随着平面闪存存储器的发展取得了巨大的进步。然而，近年来，平面闪存存储器的持续发展遇到了许多挑战，例如物理极限、现有的光刻极限、存储电子密度极限等。在此背景下，为了解决平面闪存存储器所遇到的困难并且追求每个存储器单元的较低生产成本，已出现各种三维(3D)闪存存储器结构，包括3D或非(NOR)和3D与非(NAND)。
在NOR型结构的3D闪存存储器中，存储器单元并联地布置在位线与地线之间，而在NAND型结构的3D闪存存储器中，存储器单元串联地布置在位线与地线之间。具有叠层结构的NAND闪存存储器具有较低的读取速度，但是具有较高的写入速度和擦除速度。因此，NAND闪存存储器适于存储数据。此外，NAND闪存存储器还表现出许多优点，例如用于数据存储的小单元大小和大存储容量。
一种3D NAND闪存存储器包括多个存储器阵列结构，其中每个存储器阵列结构包括布置成3D阵列的多个存储器单元。3D NAND闪存存储器还包括用于在不同层级上与存储器单元进行电连接的多个阶梯结构。在许多设计中，每个阶梯结构对应于一个存储器阵列结构并且位于存储器阵列结构的一侧上。来自阶梯结构的电连接全部延伸到相同方向以连接存储器阵列结构。当存储器阵列结构中的堆叠层的数量增加时，从阶梯结构到存储器阵列结构的连接线的电阻增加，从而导致电阻-电容(RC)延迟问题。因此，3D NAND闪存存储器的性能可能是不期望的。
为了减小阶梯结构与对应的存储器单元之间的连接线的长度，在一些设计中，阶梯结构设置在两个存储器阵列结构之间，并且来自阶梯结构的电连接可以在两个方向上延伸以连接存储器阵列结构。如此，连接线的总电阻可以是低的，并且因此可以抑制RC延迟问题。当在两个存储器阵列结构之间形成阶梯结构时，来自阶梯结构的一些电连接需要穿过壁结构以连接到两个存储器结构。然而，当3D NAND闪存存储器中的堆叠层的数量增加时，壁结构的高度可能增加，并且因此壁结构的塌陷可能成为3D NAND闪存存储器的问题。
所公开的存储器器件和制造方法旨在解决上述一个或多个问题和本领域的其他问题。
发明内容
本公开的一个方面提供了一种存储器器件。该存储器器件包括：衬底；以及堆叠结构，堆叠结构包括交替地布置在衬底之上的多个第一电介质层和多个电极层。在相对于衬底的第一横向方向上，存储器器件包括阵列区域和布置在阵列区域之间的阶梯区域。在相对于衬底的第二横向方向上，堆叠结构包括第一块和第二块，第一块和第二块各自包括壁结构区域并且沿着第一横向方向延伸。第一块和第二块的壁结构区域彼此相邻并且一起形成阶梯区域中的壁结构。该存储器器件还包括第一分离结构，第一分离结构垂直穿过堆叠结构形成，并且沿着第一横向方向在阵列区域中位于第一块与第二块之间；以及多个第二电介质层，多个第二电介质层在阶梯区域中位于第一块与第二块之间，并且与多个第一电介质层交替。
本公开的另一方面提供一种用于形成存储器器件的方法。该方法包括形成堆叠结构，堆叠结构包括交替地布置在衬底之上的多个第一电介质层和多个第二电介质层。在相对于衬底的第一横向方向上，堆叠结构形成在阵列区域和布置在阵列区域之间的阶梯区域中。该方法包括形成多个GLS，多个GLS垂直穿过堆叠结构并进入衬底中，并且沿着第一横向方向延伸。在相对于衬底的第二横向方向上，多个GLS至少限定第一块和第二块。多个GLS包括在第一块与第二块之间的边界处形成在每个阵列区域中的GLS。该方法还包括从阵列区域并且部分地从阶梯区域去除多个第二电介质层。沿着第一横向方向，多个第二电介质层的一部分保留在与第一块和第二块之间的边界相邻的阶梯区域中。
本领域技术人员根据本公开的说明书、权利要求书和附图可以理解本公开的其他方面。
附图说明
以下附图仅是根据各种公开的实施例用于说明性目的示例，并且不旨在限制本公开的范围。
图1示出了在存储器平面的边缘处具有阶梯结构的3D存储器器件的示意图；
图2示出了在存储器平面的中间区域中具有阶梯结构的另一3D存储器器件的示意图；
图3示出了在存储器平面的中心处具有阶梯结构的3D存储器器件的平面图；
图4示出了图3所示的3D存储器器件沿A-A’方向的截面图；
图5示出了3D存储器器件的阶梯结构的顶部正面透视图；
图6-图14示出了根据本公开的各种实施例的在示例性方法的某些阶段的半导体结构的示意图；
图15示出了根据本公开的各种实施例的用于形成存储器器件的示例性方法的流程图；
图16示出了根据本公开的各种实施例的示例性半导体结构的示意性俯视图；以及
图17示出了根据本公开的各种实施例的另一示例性半导体结构的示意性俯视图。
具体实施方式
现在将详细参考在附图中示出的本发明的示例性实施例。在可能的情况下，在所有附图中使用相同的附图标记来表示相同或相似的部件。
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。相关领域的技术人员应当认识到，在不脱离本公开的精神和范围的情况下，可以使用其他构造和布置。对于相关领域的技术人员来说，显然本公开也可以用于各种其他应用。
应当注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，术语，例如“一””或“所述”，同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应容易理解的是，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料构成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者其拥有的范围可以小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以横向地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或过孔触点)以及一个或多个电介质层。
如本文所用，术语“标称/标称地”指的是在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能由于制造工艺或公差的微小变化而产生。如本文所用，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示在例如值的10％到30％内变化的给定量的值(例如，值的±10％、±20％或±30％)。
如本文所用，术语“3D存储器器件”是指一种在横向取向的衬底上具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)的半导体器件，其使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。
在一些3D存储器器件中，用于存储数据的存储器单元通过堆叠的存储结构(例如，存储器堆叠层)垂直堆叠。3D存储器器件通常包括出于例如字线扇出的目的而形成在堆叠的存储结构的一个或多个侧面(边缘)上的阶梯结构。由于阶梯结构通常形成在每个存储器平面的边缘处，因此存储器单元由也通过字线及对应的阶梯结构布置在每个存储器平面的边缘处的行解码器(也称为“x解码器”)而单向驱动。
图1示出了在存储器平面的边缘处具有阶梯结构的3D存储器器件的示意图。参考图1，3D存储器器件100(例如，3D NAND存储器器件)包括两个存储器平面102，每个存储器平面102具有存储器阵列结构106中的存储器单元阵列。注意，图1中包括X和Y轴以示出晶片平面中的两个正交(垂直)方向。X方向是3D存储器器件100的字线方向，并且Y方向是3D存储器器件100的位线方向。3D存储器器件100还包括在每个存储器阵列结构106的X方向上的相对侧处的两个阶梯结构104。存储器平面102的每条字线在X方向上横向延伸越过整个存储器平面102到达阶梯结构104中的相应台阶(层级)。行解码器(未示出)形成在相应阶梯结构104的正上方、正下方或附近，以减小互连长度。也就是说，每个行解码器单方向地(在正或负X方向上，但不是在两个方向上)通过字线的一半来驱动存储器单元的一半，字线中的每一条跨越整个存储器平面102。
单向行字线驱动方案的负载因此包括跨越存储器平面102的整个字线的电阻。此外，随着对更高存储容量的需求持续增加，堆叠的存储结构的垂直层级的数量增加，并且包括每个字线膜的堆叠层的厚度减小。因此，高电阻可能引入到负载中，从而导致显著的电阻-电容(RC)延迟。因此，3D存储器器件100的性能(例如，读取和写入速度)可能受到具有侧面阶梯结构104的单向字线驱动方案的影响。
为了减小RC延迟，在一些其他3D存储器器件中，在存储器平面之间设置阶梯结构以实现双向字线驱动方案。通过用例如中心阶梯结构代替传统的侧面阶梯结构，每个行解码器可以从存储器平面的中部在相对方向上双向驱动字线，使得负载中的电阻可以随着要由行解码器驱动的字线的长度缩小而减小，例如减小一半。在一些3D存储器器件中，引入壁结构作为阶梯结构的一部分以连接由中心/中间阶梯结构分离的字线。此外，在多分区阶梯结构中，阶梯结构中的每个台阶包括用于扇出多条字线的多个分区，使用多分区阶梯结构以增加阶梯结构的利用率，并且降低制造复杂度。此外，使用多个切割工艺以在不同深度形成多个阶梯，以减少修整刻蚀工艺的数量，从而进一步降低制造复杂性并且提高产量。此外，在形成阶梯之后形成分区，以减少要刻蚀的堆叠结构中的材料层对(例如，氮化硅和氧化硅对)的数量，从而减少对覆盖阶梯区(例如，壁结构)之外的区域的硬掩模的厚度要求。
图2示出了在存储器平面的中间区域中具有阶梯结构的另一3D存储器器件的示意图。参考图2，3D存储器器件200包括两个存储器平面202。每个存储器平面102包括存储器阵列结构206-1/206-2和位于存储器阵列结构206-1/206-2的中间区域中的阶梯结构204。阶梯结构204在X方向(字线方向)上将存储器阵列结构206-1/206-2横向划分为第一存储器阵列结构206-1和第二存储器阵列结构206-2。也就是说，阶梯结构204形成在第一存储器阵列结构206-1与第二存储器阵列结构206-2之间。不同于图1所示的其中阶梯结构104位于每个存储器阵列结构106的相对侧处的3D存储器器件100，3D存储器器件200中的每个阶梯结构204位于第一存储器阵列结构206-1与第二存储器阵列结构206-2之间。如图2所示，在一些示例中，对于每个存储器平面202，阶梯结构204在存储器阵列结构206-1/206-2的中部。也就是说，阶梯结构204可以为中心阶梯结构，其将存储器阵列结构206-1/206-2均等地划分成具有相同数量的存储器单元的第一存储器阵列结构206-1和第二存储器阵列结构206-2。例如，第一存储器阵列结构206-1和第二存储器阵列结构206-2可以在X方向上相对于中心阶梯结构204对称。应当理解，在一些其他示例中，阶梯结构204可以不在存储器阵列结构206-1/206-2的中部(即，在准确中心处)，使得第一存储器阵列结构206-1和第二存储器阵列结构206-2可以具有不同大小和/或数量的存储器单元。在一些示例中，3D存储器器件200是NAND闪存存储器器件，其中在第一存储器阵列结构206-1和第二存储器阵列结构206-2中以NAND存储器串(未示出)的阵列的形式提供存储器单元。第一存储器阵列结构206-1和第二存储器阵列结构206-2可以包括任何其他合适的部件，包括但不限于栅极线缝隙(GLS)、贯穿阵列触点(TAC)、阵列公共源极(ACS)等。
在X方向上横向延伸的存储器平面202的每条字线(未示出)由对应的阶梯结构204分离成两个部分：跨越第一存储器阵列结构206-1的第一字线部分，和跨越第二存储器阵列结构206-2的第二字线部分。如下面详细描述的，每条字线的两个部分在阶梯结构204中的相应台阶处由阶梯结构204中的壁结构(未示出)电连接。行解码器(未示出)形成在相应阶梯结构204的正上方、正下方或附近，以减小互连长度。因此，不同于图1所示的3D存储器器件100的行解码器，3D存储器器件200的每个行解码器双向(在正x方向和负x方向两者上)驱动第一存储器阵列结构206-1和第二存储器阵列结构206-2中的存储器单元。也就是说，通过用例如在存储器阵列结构206-1/206-2中间的阶梯结构204代替传统的侧面阶梯结构(例如，图1所示的阶梯结构104)，每个行解码器从存储器平面202的中间在相对方向上双向驱动字线，使得当阶梯结构204设置在存储器阵列结构206-1/206-2的中部时，负载中的电阻可以随着每条字线的要由行解码器驱动的部分的长度缩小而减小，例如，减小到一半。也就是说，3D存储器器件200的行解码器仅需驱动每条字线的第一字线部分或第二字线部分。
图3示出了在存储器平面的中心处具有阶梯结构的3D存储器器件的平面图，并且图4示出了图3所示的3D存储器器件沿A-A’方向的截面图。参考图3-图4，X、Y和Z轴用于示出3D存储器器件300中的部件的空间关系。3D存储器器件300包括衬底350和堆叠结构，堆叠结构包括多个电介质层321和多个牺牲层322。多个电介质层321和多个牺牲层322交替地布置。在X方向上，3D存储器器件300包括在存储器平面(未示出)的中心处的阶梯区域301。3D存储器器件200可以为图2中的存储器平面202的包括阶梯结构204的部分的一个示例，并且3D存储器器件300的阶梯区域301可以为对应于存储器平面202中的阶梯结构204的示例。如图3所示，3D存储器器件300在Y方向(位线方向)上被分成由多个平行GLS 308分离的多个块302。在一些示例中，3D存储器器件300是NAND闪存存储器器件，并且因此，每个块302是NAND闪存存储器器件的最小可擦除单元。每个块302还包括在Y方向上由具有“H”形切口310的GLS 308中的一些分离的多个指状物304。每个块302还包括将块302与相邻块302分离的壁结构区域306。
参考图3，阶梯区域301是3D存储器器件300在X方向(字线方向)上的中间(例如，中部)区域。另外，3D存储器器件300还包括由阶梯区域301分离的两个阵列区域303。多个顶部选择栅极(TSG)可以形成在阵列区域303中，并且多个TSG可以电连接到阶梯区域301之上的互连。如下面详细描述的，阶梯区域301包括多个阶梯区，每个阶梯区对应于相应的指状物304并且包括对应于壁结构区域306的多个壁结构(未标记)。也就是说，在由阶梯区域301和对应的壁结构区域306重叠的区域中形成每个壁结构。因此，壁结构不沿X方向延伸到任何阵列区域303中。3D存储器器件300包括在包括阶梯区和壁结构的阶梯区域301中的多个虚设沟道结构314以提供机械支撑和/或负载平衡。3D存储器器件300还包括在阶梯区域301的阶梯区中的多个字线触点312，并且每个字线触点312着陆在阶梯区域301中的每个台阶处的相应字线(未示出)上以用于字线驱动。3D存储器器件300还可以包括形成在两个阵列区域303中的多个沟道结构318。
为了实现双向字线驱动方案，每个壁结构(物理地和电气地)连接分别形成在两个阵列区域303中的第一存储器阵列结构和第二存储器阵列结构(未示出)。在存储器器件中，从3D存储器器件300的中间的阶梯区域301的阶梯区中的相应字线触点312通过壁结构双向(在正x方向和负x方向两者上)驱动每条字线。图3进一步地示意地示出了具有壁结构的双向字线驱动方案的电流路径。由实线箭头指示的第一电流路径和由虚线箭头指示的第二电流路径分别表示通过不同电平的两条单独字线的电流。
图5示出了3D存储器器件的阶梯结构400的顶部正面透视图。阶梯结构400可以是图2所示的3D存储器器件200的阶梯结构204的一个示例，或者可以对应于图3所示的3D存储器器件300的阶梯区域301。阶梯结构400包括形成在衬底(未示出)上的堆叠结构401。
在图5中，X、Y和Z轴用于示出阶梯结构400中的部件的空间关系。3D存储器器件的衬底包括在X-Y平面中横向延伸的两个横向表面：在晶片的正面上的顶表面，阶梯结构400形成在晶片的正面上；以及在晶片的与正面相对的背面上的底表面。Z轴垂直于X轴和Y轴。如本文所使用，当衬底在Z方向(垂直于X-Y平面的垂直方向)上位于3D存储器器件的最低平面中时，3D存储器器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”是在Z方向上相对于3D存储器器件的衬底确定的。
堆叠结构401包括在Z方向上交替地堆叠的多个第一材料层(未示出)和多个第二材料层(未示出)。用于形成多个第一材料层的材料不同于用于形成多个第二材料层的材料。也就是说，堆叠结构401包括在Z方向上垂直堆叠的多个材料层对，其中每个材料层对包括第一材料层和第二材料层。堆叠结构401中的材料层对的数量(例如，32、64、96、128、160、192、224或256)确定在Z方向上堆叠的存储器单元的数量。
例如，3D存储器器件是NAND闪存存储器器件，并且堆叠结构401是堆叠的存储结构，通过该堆叠的存储结构形成NAND存储器串。第一材料层中的每一个包括导电层，并且第二材料层中的每一个包括电介质层。也就是说，堆叠结构401包括交错的导电层和电介质层(未示出)。此外，每个导电层用作NAND存储器串的栅极线和从栅极线横向延伸并终止于阶梯结构400以用于字线扇出的字线。
阶梯结构400的每个台阶(如所示的“层级”)包括一个或多个材料层对。参考图5，每个台阶的顶部材料层是用于在垂直方向(Z方向)上的互连的导电层，并且阶梯结构400的每两个相邻台阶在Z方向上偏移标称上相同的距离，并且在X方向上偏移标称上相同的距离。因此，每个偏移形成“着陆区域”，以用于在Z方向上与3D存储器器件的对应字线触点(未示出)互连。
如图5所示，阶梯结构400在Y方向(位线方向)上包括第一阶梯区402、第二阶梯区412以及在第一阶梯区402与第二阶梯区412之间的壁结构404。第一阶梯区402包括多对阶梯，多对阶梯在X方向(字线方向)上包括第一对阶梯406-1和406-2、第二对阶梯410-1和410-2、第三对阶梯414-1和414-2以及第四对阶梯416-1和416-2。每个阶梯(例如，406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2)在X方上包括多个台阶。此外，与虚设阶梯相反，每个阶梯是用于着陆互连(例如，字线过孔触点)的功能阶梯。
此外，第一阶梯区402在Y方向上包括三个指状物，并且因此，406-1、406-2、410-1、410-2、414-1、414-2、416-1和416-2中的每个阶梯在Y方向上包括三个分区408-1、408-2和408-3。在阶梯406-2中，分区408-2中的每个台阶低于分区408-1中的任何台阶，并且高于分区408-3中的任何台阶。
此外，第一阶梯区区402或第二阶梯区412中的阶梯中的至少一个台阶通过壁结构404电连接到第一存储器阵列结构和第二存储器阵列结构中的每一个。例如，如图5所示，阶梯410-2中的台阶可以分别经由在负X方向和正X方向上延伸的相应字线部分通过壁结构404电连接到第一存储器阵列结构和第二存储器阵列结构两者，如由电流路径(由箭头表示)所指示。
参考图5，随着堆叠结构401中的材料层对的数量增加，暴露出底部材料层对的阶梯相对于壁结构404的顶部具有较大的深度。也就是说，壁结构的深宽比(Z方向上的高度对比Y方向上的宽度)较大。此外，参考图3-图4，在制造3D存储器器件的工艺中，可以在形成阶梯之后制造多个GLS。例如，参考图3，GLS需要在X方向上一直穿过整个壁结构形成以分离相邻的阶梯区。由于壁结构的大的深宽比，在GLS的形成期间，壁结构可能塌陷，从而影响3D存储器器件的性能。
本公开提供了一种用于形成存储器器件的方法。图15示出了根据本公开的各种实施例的用于形成存储器器件的示例性方法的流程图，并且图6-图14示出了在示例性方法的某些阶段的半导体结构的示意图。
参考图15，可以形成堆叠结构，堆叠结构包括交替地布置在衬底之上的多个第一电介质层和多个第二电介质层；在相对于衬底的第一横向方向上，堆叠结构可以包括阶梯区域和由阶梯区域分离的两个阵列区域；在相对于衬底的第二横向方向上，堆叠结构可以划分为多个块，其中每个块包括多个指状物和壁结构区域；并且多个块可以包括相邻块，相邻块具有沿着第二横向方向彼此连接的壁结构区域(S601)。图6-图7示出了根据本公开的各种实施例的示例性半导体结构的示意图。具体地，图6示出了半导体结构的示意性平面图，并且图7示出了图6所示的半导体结构沿B-B’方向的示意性截面图。
参考图6-图7，可以在衬底550上形成堆叠结构，堆叠结构包括多个第一电介质层521和多个第二电介质层522。多个第二电介质层522和多个第一电介质层521可以交替地设置在衬底550上。在图6-图7中，X、Y和Z轴用于示出半导体结构中的部件的空间关系。在整个本公开中应用了用于描述空间关系的相同概念。在X方向上，堆叠结构可以包括阶梯区域501和由阶梯区域501分离的两个阵列区域503。在Y方向上，堆叠结构可以划分成多个块502。在一个实施例中，每个块502可以用于形成3D NAND闪存存储器的可擦除单元。此外，在Y方向上，每个块502可以包括多个指状物504以及壁结构区域506。壁结构区域506可以将块502的多个指状物504与相邻块502分离。多个块502可以包括具有彼此相邻的壁结构区域506的相邻块502。应当注意，出于说明性目的，图6中仅示出每个阵列区域503的与阶梯区域501相邻的一部分。
在后续制造工艺中，可以在每个块502的阶梯区域501中形成阶梯结构，并且可以在每个阵列区域503中形成多个存储器单元(例如，存储器阵列结构)。因此，当阶梯结构形成在两个相邻的块502中时，壁结构可以因此形成在两个块502之间的壁结构区域506中。也就是说，壁结构可以形成在两个壁结构区域506和阶梯区域501之间的重叠部分中。
在一个实施例中，衬底550可以由硅、锗、硅锗或任何其他合适的半导体材料制成。在其他实施例中，衬底可以由绝缘体上硅(SOI)、绝缘体上锗(GOI)或其他合适的半导体复合材料制成。
在一个实施例中，多个第一电介质层521可以由氧化物(例如，氧化硅)制成，并且多个第二电介质层522可以由氮化物(例如，氮化硅)制成。因此，堆叠结构可以是包括多个氮化物-氧化物(NO)堆叠层的NO堆叠结构。
回到图15，多个虚设沟道结构可以穿过堆叠结构形成在阶梯区域中；第一隔离结构可以在具有彼此连接的壁结构区域的相邻块之间的阶梯区域的每一侧上穿过堆叠结构形成；多个沟道结构可以穿过堆叠结构形成在两个阵列区域中；并且阶梯结构可以在每个块中从多个指状物的阶梯区域中的堆叠结构形成(S602)。图8-图10示出了根据本公开的各种实施例的示例性半导体结构的示意图。具体地，图8示出了半导体结构的示意性平面图，图9示出了图8中所示的半导体结构沿B-B’方向的示意性截面图，以及图10示出了图8中所示的半导体结构沿C-C’方向的示意性截面图。
参考图8-图10，多个虚设沟道结构514可以穿过堆叠结构形成在阶梯区域501中。此外，第一隔离结构516可以在相邻块502之间的阶梯区域501的每一侧上穿过堆叠结构形成，相邻块502沿Y方向具有彼此连接的壁结构区域506。
第一隔离结构516可以用于为在相邻块502之间的随后形成的壁结构中的堆叠结构的第二电介质层522的中心部分提供保护，使得当在后续工艺中用金属电极层代替第二电介质层522时，可以不去除壁结构中的第二电介质层522的中心部分。壁结构中的第二电介质层522的剩余中心部分(其可以由氮化物制成)连同第一电介质层521(其可以由氧化物制成)可以不仅为后续制造工艺提供机械支撑，而且为相邻块502提供电隔离。
在一个实施例中，第一隔离结构516可以具有矩形形状。此外，第一隔离结构516在X方向上的尺寸可以大于第一隔离结构516在Y方向上的尺寸。例如，第一隔离结构516在Y方向上的尺寸可以在大约10nm至40nm的范围内。第一隔离结构516在Y方向上的尺寸可以不太大，否则用于填充对应的开口以形成第一隔离结构516的工艺可能花费更多的时间并且使用更多的材料。第一隔离结构516在Y方向上的尺寸可以不太小，否则第一隔离结构516可能不能在后续刻蚀工艺期间为壁结构中的第二电介质层522的中心部分提供足够的保护。此外，第一隔离结构516在X方向上的尺寸可以大于壁结构区域506在Y方向上的尺寸的一半。在其他实施例中，第一隔离结构可以具有任何其他合适的形状。
在一个实施例中，第一隔离结构516的形成在阵列区域503中的部分可以基本上大于第一隔离结构516的形成在阶梯区域501中的部分。例如，整个第一隔离结构516可以形成在阵列区域503中，其中一侧(例如，边缘)与阵列区域503和阶梯区域501之间的边界重叠，或者第一隔离结构516的形成在阵列区域503中的部分可以比第一隔离结构516的形成在阶梯区域501中的部分大两倍。在其他实施例中，第一隔离结构的形成在阵列区域中的部分可以等于或小于第一隔离结构的形成在壁结构区域中的部分。
在一个实施例中，形成在阶梯区域501中的多个虚设沟道结构514可以用于为多个第二电介质层522的后续去除提供机械支撑。也就是说，在去除多个第二电介质层522之后，多个虚设沟道结构514可以保留。
第一隔离结构516和多个虚设沟道结构514可以由绝缘材料制成。例如，第一隔离结构516和多个虚设沟道结构514可以由氧化硅制成。在一个实施例中，多个虚设沟道结构514和第一隔离结构516可以通过相同的制造工艺同时形成。在同一制造工艺中形成多个虚设沟道结构514和第一隔离结构516可以有助于降低工艺复杂性。
在其他实施例中，用于形成第一隔离结构的工艺可以至少部分地不同于用于在阶梯区域中形成多个虚设沟道结构的工艺。例如，用于在相邻的块502之间的阶梯区域501的每一侧处形成第一隔离结构的隔离沟槽可以与用于在阶梯区域中形成多个虚设沟道结构的多个虚设沟道沟槽同时形成，并且然后可以在不同的填充工艺中填充隔离沟槽和多个虚设沟道沟槽，以分别形成第一隔离结构和多个虚设沟道结构。用于填充隔离沟槽的材料可以与用于填充虚设沟道沟槽的材料相同或不同。应当注意，在去除多个第二电介质层522时的后续刻蚀工艺中，与多个第二电介质层522相比，用于填充隔离沟槽以形成第一隔离结构516的材料和用于填充虚设沟道沟槽以形成虚设沟道结构的材料可以都具有低的刻蚀速率。
在一个实施例中，多个沟道结构518可以穿过堆叠结构形成在两个阵列区域503中。例如，当在阶梯区域501中形成多个虚设沟道沟槽(未示出)并且在相邻的块502之间的阶梯区域501的每一侧形成隔离沟槽(未示出)时，可以在阵列区域503中同时形成多个沟道沟槽(未示出)。此外，多个沟道沟槽可以由一组材料层填充以在阵列区域503中形成多个沟道结构518。在一个实施例中，每个沟道结构518沿着朝向沟道结构518的中心的方向可以包括阻挡层(未示出)、电荷俘获层(未示出)、隧穿层(未示出)和沟道层(未示出)。应当注意，形成在两个阵列区域503中的多个沟道结构518还可以为去除多个氮化物层的后续工艺提供机械支撑。此外，在后续工艺中形成多个GLS之后，可以去除位于每个沟道结构518的下端的阻挡层、电荷俘获层和隧穿层的一部分，并且可以执行选择性外延生长(SEG)工艺以电连接每个沟道结构518中的沟道层。因此，多个沟道结构518可以用作所形成的存储器器件中的存储器单元的部件。在一个实施例中，在填充隔离沟槽和多个虚设沟道沟槽以分别形成第一隔离结构516和多个虚设沟道结构514之前或之后，可以执行填充多个沟道沟槽以形成多个沟道结构518。
此外，对于每个块502，可以在每个块502中从多个指状物504的阶梯区域501中的堆叠结构形成阶梯结构。因此，壁结构(未标记)可以形成在相邻块502的两个阶梯结构之间。也就是说，壁结构可以形成在阶梯区域501与两个相邻的壁结构区域506之间的重叠区域中。参考图9，在Y方向上，壁结构可以跨越两个壁结构区域506形成，两个壁结构区域分别来自两个相邻块502。在X方向上，壁结构可以具有终止于对应阵列区域503与阶梯区域501之间的边界处的每个端。阶梯结构可以使用本领域技术人员已知的任何制造工艺来形成，并且本公开没有具体限定用于形成阶梯结构的工艺。
此外，回到图15，多个平行栅极线缝隙(GLS)可以穿过堆叠结构并且在多个块的每个指状物与每个壁结构区域的边界处形成，并且形成在具有彼此连接的壁结构区域的相邻块之间的每个GLS可以通过两个第一隔离结构在阶梯区域中中断(S603)。图11-图12示出了根据本公开的各种实施例的示例性半导体结构的示意图。具体地，图11示出了半导体结构的示意性平面图，图12示出了图11所示的半导体结构沿B-B’方向的示意性截面图。
参考图11-图12，可以形成多个平行GLS 508。例如，多个GLS 508可以包括形成在具有彼此连接的壁结构区域506的相邻块502之间的多个第一分离结构(未标记)。也就是说，多个GLS 508中的一些(例如，多个第一分离结构)可以形成在相邻块502之间的边界处。形成在具有彼此连接的壁结构区域506的相邻块502之间的每个GLS 508(例如，每个第一分离结构)可以暴露阶梯区域501的相同侧上的第一隔离结构516的侧表面。因此，GLS 508(例如，第一分离结构)可以被两个对应的第一隔离结构516中断。也就是说，GLS 508可以不形成在壁结构中。因此，用于形成多个GLS 508的高深宽比刻蚀工艺可能不会影响壁结构，并且因此可以防止在GLS 508的制造期间壁结构的塌陷。因此，可以改进由该半导体结构制造的存储器器件的性能。
应当注意，图11中仅示出两个块502，沿着X方向延伸穿过阵列区域503和阶梯区域501两者的GLS 508可以形成在每个块502的定位为与另一个块502相对的一侧(例如，边缘)上。例如，在多个块502中，图11中所示的两个相邻块502可以分别是第一块和第二块。第一块可以包括与第二块相对并且沿着X方向延伸的第一侧，并且第二块可以包括与第一块相对并且沿着X方向延伸的第二侧。根据本公开，多个GLS 508可以包括形成在第一块的第一侧上并且穿过阵列区域503和阶梯区域501两者的第二分离结构(未标记)、形成在第二块的第二侧上并且穿过阵列区域503和阶梯区域501两者的第二分离结构、以及形成在第一块与第二块之间的每个阵列区域503中并且连接到对应的第一隔离结构516的第一分离结构。
此外，在每个块502内，多个GLS 508可以用作分离结构。例如，多个GLS 508可以包括用于限定指状物504的多个第三分离结构(未标记)。在每个阵列区域503中，多个第三分离结构可以包括设置在相邻的指状物504之间以及壁结构区域506与相邻的指状物504之间的GLS。在一个实施例中，形成在每个块502内的GLS 508(例如，第三分离结构)可以提供形成在阶梯区域501和阵列区域503的接合区域处的多个“H”切口510，如图11所示。
多个GLS 508(包括第一分离结构、第二分离结构和第三分离结构)可以用作在后续工艺期间代替阵列区域503和阶梯结构中的多个第二电介质层522的工艺基础。在一个实施例中，与单个指状物502的宽度相比，壁结构的宽度(其为每个壁结构区域506的宽度的两倍)可以足够大，使得在去除阵列区域503和阶梯结构中的第二电介质层522之后，第二电介质层522的中心部分仍然可以保留在壁结构中，由此为制造工艺提供必要的机械支撑并且为后续形成的存储器器件提供电隔离。在一个实施例中，在Y方向上壁结构区域506的宽度可以与每个指状物504的宽度大致相同。因此，壁结构的宽度可以为每个指状物504的宽度的约两倍，这可以确保在去除阵列区域503和阶梯结构中的第二电介质层522之后，第二电介质层522的中心部分可以保留在壁结构中。
此外，回到图15，可以去除阵列区域和阶梯结构中的多个第二电介质层，并且在去除之后，可以保留阶梯区域中的每个第二电介质层的跨越具有彼此连接的壁结构区域的相邻块的部分(S604)。图13示出了根据本公开的各种实施例的示例性半导体结构的示意性截面图。具体地，图13所示的截面图是由图12所示的截面图所发展而来，应当注意，由于第二电介质层最初位于相邻的第一电介质层之间，因此在去除第二电介质层之后，半导体结构的平面图仍与图11所示的平面图相同。也就是说，图11也提供了在从阵列区域和阶梯结构去除第二电介质层之后的半导体结构的平面示意图。
参考图11和图13，可以去除形成在每个块的两个阵列区域503和阶梯结构中的多个第二电介质层522。在一个实施例中，可以执行湿法刻蚀工艺以去除第二电介质层522，并且第二电介质层522的去除可以从多个GLS508(包括第一分离结构、第二分离结构和第三分离结构)开始。在刻蚀工艺期间，虚设沟道结构514、沟道结构518和第一隔离结构516可以提供机械支撑。此外，从阵列区域503或阶梯结构中的点到多个GLS 508的最长距离可以小于从在相邻块502之间的边界处并且在壁结构中的点到多个GLS 508的最短距离。例如，如图11所示，点E表示在X方向上连接两个第一隔离结构516的线(未示出)上的点，并且点F表示两个阵列区域503中或两个阶梯结构中的点。应当注意，点E可以是连接两个第一隔离结构516的线上的任何点，并且点F可以是多个块502的两个阵列区域503和阶梯结构中的任何点。此外，从点E到最接近的GLS 508的距离表示为L1，并且从点F到最接近的GLS 508的距离表示为L2。根据本公开，L1可以总是大于L2。也就是说，L1的最小值可以大于L2的最大值。当L1总是大于L2时，通过控制刻蚀时间，在湿法刻蚀工艺去除两个阵列区域503或两个阶梯结构中的所有第二电介质层522(参考图12)之后，每个第二电介质层522的一部分仍然可以在Y方向上保留在壁结构的中心。图13示出了在执行湿法刻蚀工艺之后保留每个第二电介质层522的一部分。因此，第二电介质层522的剩余部分连同多个第一电介质层521可以不仅为后续制造工艺提供机械支撑，而且用作所形成的存储器器件中的具有彼此连接的壁结构区域506的相邻块502之间的电隔离的一部分。因为在壁结构中没有形成GLS 508，所以可以避免壁结构的塌陷。因此，可以改进所形成的存储器器件的性能。
在一个实施例中，在执行湿法刻蚀工艺后，第二电介质层522的一部分仍然可以围绕形成在壁结构中的一些虚设沟道结构514。然而，由于形成在壁结构中的虚设沟道结构514仅用于在湿法刻蚀工艺期间提供机械支撑，而不用于在后续工艺中制造存储器单元，所以第二电介质层522的围绕壁结构中的一些虚设沟道结构514的剩余部分可以不影响所形成的存储器器件的性能。当通过用电极层部分地代替每个第二电介质层522来确保用于穿过壁结构的电连接的足够宽的路径时，壁结构中的剩余第二电介质层522可能能够加强对壁结构的机械支撑。
此外，回到图15，多个电极层可以形成在相邻的第一电介质层之间的空的空间中(S605)。图14示出了根据本公开的各种实施例的示例性半导体结构的示意性截面图。具体地，图14所示的截面图是由图13所示的截面图所发展而来。应当注意，由于电极层形成在相邻的第一电介质层之间，因此在形成多个电极层之后，半导体结构的平面图仍然与图11所示的平面图相同。也就是说，图11也提供了在形成多个电极层之后的半导体结构的平面示意图。
参考图14，多个电极层531可以形成在相邻的第一电介质层521之间的空的空间中。因此，形成在阵列区域503(参考图11)和阶梯结构中的多个第二电介质层522(参考图12)可以被多个电极层531代替。
在一个实施例中，多个电极层531可以由导电材料(例如，钨)制成。多个电极层531可以使用本领域技术人员已知的任何制造工艺形成，并且本公开没有具体限定用于形成多个电极层531的工艺。
此外，为了形成存储器器件，所公开的方法可以进一步包括在阶梯结构中形成多个字线触点(未示出)，以及用于完成存储器器件的形成的其他制造工艺。本领域技术人员应当理解，可以采用现有技术中用于完成存储器器件的形成的任何合适的制造工艺。
根据所公开的制造工艺，第一隔离结构形成在每个阵列区域与壁结构之间的边界处的外围区域中。当制造多个GLS时，在壁结构中没有形成GLS，使得可以避免壁结构的塌陷。此外，由于壁结构的宽度大，因此当去除第二电介质层时，壁结构中的第二电介质层的中心部分可以不被去除。壁结构中的第二电介质层的剩余部分和原始第一电介质层不仅可以为后续制造工艺提供机械支撑，而且还可以用作所形成的存储器器件中的相邻块之间的电隔离的一部分。因此，可以改进所形成的存储器器件的性能。
本公开还提供了另一种用于形成存储器器件的方法。图16示出了通过根据本公开的各种实施例的示例性方法制造的半导体结构的示意性俯视图。与以上实施例中所述的方法所形成的半导体结构相比，图16所示的用于形成半导体结构方法可以不包括在沿着Y方向具有彼此连接的壁结构区域506的相邻块502之间的阶梯区域501的每一侧上形成第一隔离结构。相反，当在形成多个虚设栅极结构514和阶梯结构之后形成多个GLS 508时，形成在具有彼此连接的壁结构区域506的相邻块502之间的GLS 508(也称为第一分离结构)可以位于阵列区域503中。在进一步用多个电极层代替多个第二电介质层之后，由于在靠近每个第一分离结构的一端的区域中多个电极层不可避免地形成在两个块之间的边界处，因此该方法还可以包括沿着X方向延伸每个第一分离结构以完全去除在两个块之间的边界处形成的多个电极层。因此，可以实现两个相邻块之间的电隔离。在一个实施例中，第一分离结构(例如，形成在具有彼此连接的壁结构区域506的相邻块502之间的GLS 508)可以通过干法刻蚀工艺朝向阶梯区域503延伸，使得多个电极层可以从两个块502之间的边界完全去除。
本公开还提供了另一种用于形成半导体结构的方法。图17示出了通过根据本公开的各种实施例的示例性方法制造的半导体结构的示意性俯视图。与以上实施例中所述的方法所形成的半导体结构相比，图17所示的用于形成半导体结构的方法可以包括在沿着Y方向具有彼此连接的壁结构区域506的相邻块502之间的边界处形成多个分离的第二隔离结构512。多个第二隔离结构512可以与第一隔离结构516一起形成，并且因此可以由与第一隔离结构516相同的材料制成。例如，当在阶梯区域501的每一侧上和在两个相邻块502之间形成第一隔离结构516时，多个分离的第二隔离结构512可以在两个相邻的块502之间的边界处同时形成在阶梯区域501中。此外，在去除多个第二电介质层之后，第二电介质层522的一部分可以保留在阶梯区域501中。在X方向上，第二电介质层的剩余部分可以连接相邻的第二隔离结构512，并且还可以将每个第一隔离结构516连接到第二隔离结构512。因此，GLS508(例如，第一分离结构)、多个第一隔离结构516、多个第二隔离结构512和第二电介质层的剩余部分可以一起为两个相邻块502提供电隔离。
本公开还提供了一种存储器器件。图11和图14示出了根据本公开的各种实施例的示例性存储器器件的示意图。具体地，图11示出了示例性存储器器件的示意性平面图，并且图14示出了图11中所示的存储器器件沿B-B’方向的示意性截面图。
参考图11和图14，X、Y和Z用于示出存储器器件中的部件的空间关系。存储器器件可以包括衬底550和形成在衬底550上的堆叠结构。在相对于衬底550的第一横向方向(X方向)上，存储器器件可以包括阶梯区域501和由阶梯区域501分离的两个阵列区域503。在相对于衬底550的第二横向方向(Y方向)上，存储器器件可以划分为多个块502。此外，在Y方向上，每个块502可以包括多个指状物504以及壁结构区域506。壁结构区域506可以将块502的多个指状物504与相邻块502分开。应当注意，出于说明性目的，图11中仅示出每个阵列区域503的与阶梯区域501相邻的一部分。
堆叠结构可以包括多个第一电介质层521和多个电极层531。多个第一电介质层521和多个电极层531可以交替地堆叠在衬底550上。在一个实施例中，衬底550可以由硅、锗、硅锗或任何其他合适的半导体材料制成。在其他实施例中，衬底可以由SOI、GOI或任何其他合适的半导体复合材料制成。在一个实施例中，多个第一电介质层521可以由氧化物(例如，氧化硅)制成，并且多个电极层531可以由导电材料(例如，钨)制成。
在每个块502中，堆叠结构可以包括在多个指状物504与阶梯区域501之间的重叠区域中的多个台阶(例如，阶梯结构)。在一个实施例中，多个台阶可以包括暴露电极层531的最下层级的至少一个台阶。存储器器件可以包括在阶梯区域501与两个相邻块502的相应两个壁结构区域506之间的重叠区域中的壁结构。
存储器器件可以包括穿过堆叠结构形成在阶梯区域501中的多个虚设栅极结构514。此外，存储器器件还可以包括第一隔离结构516，第一隔离结构516穿过堆叠结构在X方向上形成在壁结构的每一侧上并且形成在相邻块502之间。
在一个实施例中，第一隔离结构516可以具有矩形形状。此外，第一隔离结构516在X方向上的尺寸可以大于第一隔离结构516在Y方向上的尺寸。例如，第一隔离结构516在Y方向上的尺寸可以在大约10nm至40nm的范围内。第一隔离结构516在X方向上的尺寸可以大于壁结构区域506在Y方向上的尺寸的一半。在其他实施例中，第一隔离结构可以具有任何其他合适的形状。
在一个实施例中，第一隔离结构516的大部分可以形成在阵列区域503中。例如，整个第一隔离结构516可以形成在阵列区域503中，其中一侧(例如，边缘)靠近阵列区域503与阶梯区域501之间的边界或与该边界重叠，或者第一隔离结构516的形成在阵列区域503中的部分可以基本上大于第一隔离结构516的形成在阶梯区域501中的部分。在其他实施例中，第一隔离结构的形成在阵列区域中的部分可以等于或小于第一隔离结构的形成在阶梯区域中的部分。应当注意，第一隔离结构516可以不完全形成在阶梯区域501中；否则，在相邻块502之间的边界处的后续形成的GLS(例如，第一分离结构)可能延伸到壁结构中，从而增加壁结构塌陷的风险。
在一个实施例中，第一隔离结构516和多个虚设沟道结构514可以由绝缘材料制成。例如，第一隔离结构516和多个虚设沟道结构514可以由氧化硅制成。
在一个实施例中，存储器器件还可以包括穿过堆叠结构形成在两个阵列区域503中的多个沟道结构518。每个沟道结构518沿着朝向沟道结构518的中心的方向可以包括阻挡层(未示出)、电荷俘获层(未示出)、隧穿层(未示出)和沟道层(未示出)。此外，阻挡层可以由氧化硅制成，电荷俘获层可以由氮化硅制成，隧穿层可以由氧化硅制成，并且沟道层可以由多晶硅制成。
此外，存储器器件可以包括多个平行GLS 508。多个GLS 508可以包括形成在具有彼此连接的壁结构区域506的相邻块502之间的多个第一分离结构(未标记)。形成在具有彼此连接的壁结构区域506的相邻块502之间的每个GLS 508(例如，每个第一分离结构)可以暴露形成在阶梯区域501的同一侧上的第一隔离结构516的侧表面。因此，GLS 508(例如，每个第一分离结构)可以被两个对应的第一隔离结构516中断。也就是说，GLS 508(例如，每个第一分离结构)可以不形成在壁结构中。
应当注意，图11中仅示出两个块502，沿着X方向延伸穿过阵列区域503和阶梯区域501两者的GLS 508可以形成在每个块502的定位为与另一个块502相对的一侧(例如，边缘)上。例如，在多个块502中，图11所示的两个相邻块502可以分别是第一块和第二块。第一块可以包括与第二块相对并且沿着X方向延伸的第一侧，并且第二块可以包括与第一块相对并且沿着X方向延伸的第二侧。根据本公开，多个GLS 508可以包括形成在第一块的第一侧上并且穿过阵列区域503和阶梯区域501两者的第二分离结构(未标记)、形成在第二块的第二侧上并且穿过阵列区域503和阶梯区域501两者的第二分离结构、以及形成在第一块与第二块之间的每个阵列区域503中并且连接到对应的第一隔离结构516的第一分离结构。
此外，在每个块502内，多个GLS 508可以包括多个第三分离结构(未标记)。在每个阵列区域503中，多个第三分离结构可以设置在相邻的指状物504之间以及壁结构区域506与相邻的指状物504之间。在一个实施例中，形成在每个块502内的GLS 508(例如，第三分离结构)可以在阶梯区域501中具有多个“H”切口510。
此外，从阵列区域503或阶梯结构中的点到多个GLS 508的最长距离可以小于从在相邻块502之间的边界处并在壁结构中的点到多个GLS 508的最短距离。例如，如图11所示，点E表示在X方向上连接两个第一隔离结构516的线(未示出)上的点，并且点F表示两个阵列区域503中或两个阶梯结构中的点。应当注意，点E可以是连接两个第一隔离结构516的线上的任何点，并且点F可以是多个块502的两个阵列区域503和阶梯结构中的任何点。此外，从点E到最接近的GLS 508的距离表示为L1，并且从点F到最接近的GLS 508的距离表示为L2。根据本公开，L1可以总是大于L2。也就是说，L1的最小值可以大于L2的最大值。
参考图14，在壁结构中，存储器器件可以包括在垂直于衬底550的顶表面的方向(Z方向)上设置在相邻的第一电介质层521之间的多个第二电介质层522。多个第二电介质层522在两个相邻块502之间的边界处划分多个电极层531(参考图11)。在一个实施例中，多个第二电介质层522可以由氮化物(例如，氮化硅)制成。此外，每个第二电介质层522可以电分离与第二电介质层处于相同层级的电极层531。因此，壁结构中的多个第二电介质层522与形成在两个相邻块502之间的边界处的第一隔离结构516和GLS 508一起可以将一个块502中的多个电极层531与另一个块502中的多个电极层531电隔离。
应当注意，从多个电极层531中的点到最接近的GLS 508的距离可以总是小于从壁结构中的多个第二电介质层522中的点到最接近的GLS 508的距离。
在一个实施例中，存储器器件还可以包括形成在阶梯结构中以电连接多个台阶的多个字线触点(未示出)。
根据所公开的存储器器件，第一隔离结构形成在每个阵列区域与壁结构之间的边界处的外围区域中。此外，不需要在存储器器件的壁结构中形成GLS，这可以有助于防止壁结构塌陷。此外，多个第二电介质层存在于壁结构的中心。多个第二电介质层与多个第一电介质层一起不仅可以为壁结构提供机械支撑，而且可以用作后续由存储器器件形成的存储器器件中的相邻块之间的电隔离的一部分。因此，可以改进所形成的存储器器件的性能。
以上详细描述仅示出了本发明的某些示例性实施例，而不是要限制本发明的范围。本领域技术人员可以整体理解说明书，并且各种实施例中的技术特征可以被组合到本领域普通技术人员可以理解的其他实施例中。在不脱离本发明的精神和原理的情况下，其任何等同物或修改都落入本发明的真实范围内。

Claims (40)

1.一种存储器器件，包括：
衬底；
堆叠结构，所述堆叠结构包括交替地布置在所述衬底之上的多个第一电介质层和多个电极层，其中：
在相对于所述衬底的第一横向方向上，所述存储器器件包括阵列区域和布置在所述阵列区域之间的阶梯区域，以及
在相对于所述衬底的第二横向方向上，所述堆叠结构包括第一块和第二块，所述第一块和所述第二块各自包括壁结构区域并且沿着所述第一横向方向延伸，其中，所述第一块和所述第二块的壁结构区域彼此相邻并且一起形成所述阶梯区域中的壁结构；
第一分离结构，所述第一分离结构垂直穿过所述堆叠结构形成，并且沿着所述第一横向方向在阵列区域中位于所述第一块与所述第二块之间；以及
多个第二电介质层，所述多个第二电介质层在所述阶梯区域中位于所述第一块与所述第二块之间，并且与所述多个第一电介质层交替。
2.根据权利要求1所述的存储器器件，还包括：
第一隔离结构，所述第一隔离结构沿着所述第一横向方向在所述阶梯区域的每一侧上、并且沿着所述第二横向方向在所述第一块与所述第二块之间垂直穿过所述堆叠结构而形成，其中：
形成在所述第一块与所述第二块之间的每个阵列区域中的所述第一分离结构连接到所述第一隔离结构。
3.根据权利要求2所述的存储器器件，其中：
所述第一块包括与所述第二块相对的第一侧，并且所述第二块包括与所述第一块相对的第二侧；并且
所述存储器器件还包括第二分离结构，所述第二分离结构形成在所述第一侧和所述第二侧中的每一个上，并且延伸穿过所述阵列区域和所述阶梯区域。
4.根据权利要求2所述的存储器器件，其中：
所述第一隔离结构由绝缘材料制成。
5.根据权利要求2-3中任一项所述的存储器器件，还包括：
多个第二隔离结构，所述多个第二隔离结构形成在所述第一块与所述第二块之间的所述壁结构中，其中：
在所述第一横向方向上，所述多个第二电介质层连接相邻的第二隔离结构，并且还将每个第一隔离结构连接到第二隔离结构。
6.根据权利要求5所述的存储器器件，其中：
所述多个第二隔离结构与所述第一隔离结构同时形成；并且
所述第一隔离结构和所述多个第二隔离结构由绝缘材料制成。
7.根据权利要求6所述的存储器器件，其中，所述第一块和所述第二块中的每一个还包括：
多个指状物，所述多个指状物沿着所述第一横向方向延伸，其中：
在所述第二横向方向上，所述壁结构位于所述第一块的所述多个指状物与所述第二块的所述多个指状物之间。
8.根据权利要求7所述的存储器器件，所述第一块和所述第二块中的每一个还包括：
阶梯结构，所述阶梯结构包括形成在所述多个指状物的所述阶梯区域中的多个台阶。
9.根据权利要求8所述的存储器器件，还包括：
多个字线触点，所述多个字线触点形成在所述阶梯结构中以电连接所述多个台阶。
10.根据权利要求2-3中任一项所述的存储器器件，还包括：
多个虚设沟道结构，所述多个虚设沟道结构穿过所述堆叠结构形成在所述阶梯区域中。
11.根据权利要求10所述的存储器器件，其中：
所述多个虚设沟道结构由绝缘材料制成。
12.根据权利要求10所述的存储器器件，其中：
所述第一隔离结构和所述多个虚设沟道结构都由氧化硅制成。
13.根据权利要求1-3中任一项所述的存储器器件，还包括：
多个沟道结构，所述多个沟道结构穿过所述堆叠结构形成在所述阵列区域中。
14.根据权利要求13所述的存储器器件，其中，所述多个沟道结构中的每一个沟道结构包括：
由氧化硅制成的阻挡层；
由氮化硅制成的电荷俘获层；
由氧化硅制成的隧穿层；以及
由多晶硅制成的沟道层。
15.根据权利要求7所述的存储器器件，还包括：
多个第三分离结构，所述多个第三分离结构形成在所述第一块和所述第二块中的每一个内，其中：
在每个阵列区域中，所述多个第三分离结构设置在相邻的指状物之间以及所述壁结构区域与相邻的指状物之间。
16.根据权利要求7所述的存储器器件，其中：
所述第一隔离结构在所述第一横向方向上的尺寸大于所述壁结构区域在所述第二横向方向上的尺寸的一半；并且
所述第一隔离结构在所述第二横向方向上的尺寸在10nm至40nm的范围内。
17.根据权利要求16所述的存储器器件，其中：
所述壁结构区域在所述第二横向方向上的所述尺寸与所述多个指状物中的每个指状物在所述第二横向方向上的尺寸大致相同。
18.根据权利要求1-3中任一项所述的存储器器件，其中：
所述多个第一电介质层由氧化硅制成；
所述多个第二电介质层由氮化硅制成；并且
所述多个电极层由钨制成。
19.一种用于形成存储器器件的方法，包括：
形成堆叠结构，所述堆叠结构包括交替地布置在衬底之上的多个第一电介质层和多个第二电介质层，其中：
在相对于所述衬底的第一横向方向上，所述堆叠结构形成在阵列区域和布置在阵列区域之间的阶梯区域中；
形成多个栅极线缝隙GLS，所述多个栅极线缝隙GLS垂直穿过所述堆叠结构并进入所述衬底中，并且沿着所述第一横向方向延伸，其中：
在相对于所述衬底的第二横向方向上，所述多个GLS至少限定第一块和第二块，并且
所述多个GLS包括在所述第一块与所述第二块之间的边界处形成在每个阵列区域中的GLS；以及
从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层，其中：
沿着所述第一横向方向，所述多个第二电介质层的一部分保留在与所述第一块和所述第二块之间的所述边界相邻的所述阶梯区域中，
其中，所述第一块和所述第二块中的每一个包括沿着所述第一横向方向延伸的壁结构区域和多个指状物，其中：
所述第一块和所述第二块的壁结构区域彼此相邻，并且一起形成所述阶梯区域中的壁结构。
20.根据权利要求19所述的方法，在形成所述多个GLS之前，还包括：
垂直穿过所述堆叠结构并且在每个阵列区域与所述阶梯区域之间的边界处形成第一隔离结构，其中：
在所述第二横向方向上，形成在每个阵列区域与所述阶梯区域之间的所述边界处的所述第一隔离结构位于所述第一块与所述第二块之间的所述边界处，并且
在所述第一横向方向上，形成在每个阵列区域与所述阶梯区域之间的所述边界处的所述第一隔离结构在所述GLS的与所述阶梯区域相邻的一侧上与形成在所述阵列区域中的GLS连接，
并且所述阶梯区域中的与所述第一块与所述第二块之间的所述边界相邻的所述多个第二电介质层的剩余部分将所述阶梯区域的一侧上的第一隔离结构连接到所述阶梯区域的另一侧上的第一隔离结构。
21.根据权利要求20所述的方法，其中：
所述第一块包括与所述第二块相对的第一侧，并且所述第二块包括与所述第一块相对的第二侧；并且
所述多个GLS还包括形成在所述第一侧上并且延伸穿过所述阵列区域和所述阶梯区域的GLS，以及形成在所述第二侧上并且延伸穿过所述阵列区域和所述阶梯区域的GLS。
22.根据权利要求20所述的方法，其中：
所述第一隔离结构由绝缘材料制成。
23.根据权利要求20-21中任一项所述的方法，当垂直穿过所述堆叠结构并且在每个阵列区域与所述阶梯区域之间的所述边界处形成所述第一隔离结构时，还包括：
在所述阶梯区域中形成多个第二隔离结构，其中：
在所述第二横向方向上，所述多个第二隔离结构中的每个第二隔离结构与所述第一隔离结构对准。
24.根据权利要求23所述的方法，其中：
所述第一隔离结构和所述多个第二隔离结构由绝缘材料制成；并且
在从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层之后，所述阶梯区域中的所述多个第二电介质层的所述剩余部分连接相邻的第二隔离结构，并且还将每个第一隔离结构连接到第二隔离结构。
25.根据权利要求20-22中任一项所述的方法，还包括：
在从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层之后，在相邻的第一电介质层之间形成多个电极层。
26.根据权利要求20-22中任一项所述的方法，还包括：
对于所述第一块和所述第二块中的每一个，在所述多个指状物的所述阶梯区域中形成阶梯结构，所述阶梯结构包括多个台阶。
27.根据权利要求26所述的方法，还包括：
在所述阶梯结构中形成多个字线触点以电连接所述多个台阶。
28.根据权利要求20到22中任一项所述的方法，在从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层之前，还包括：
穿过所述堆叠结构在所述阶梯区域中形成多个虚设沟道结构。
29.根据权利要求28所述的方法，其中：
所述多个虚设沟道结构由绝缘材料制成。
30.根据权利要求29所述的方法，其中：
所述多个虚设沟道结构和所述第一隔离结构同时并且通过相同的制造工艺形成。
31.根据权利要求30所述的方法，其中：
所述第一隔离结构和所述多个虚设沟道结构都由氧化硅制成。
32.根据权利要求20-22中任一项所述的方法，在从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层之前，还包括：
穿过所述堆叠结构在所述阵列区域中形成多个沟道结构。
33.根据权利要求32所述的方法，其中，所述多个沟道结构中的每个沟道结构包括：
由氧化硅制成的阻挡层；
由氮化硅制成的电荷俘获层；
由氧化硅制成的隧穿层；以及
由多晶硅制成的沟道层。
34.根据权利要求26所述的方法，其中：
所述多个GLS还包括形成在所述第一块和所述第二块中的每一个内的GLS，其中：
在每个阵列区域中，所述GLS设置在相邻的指状物之间以及所述壁结构区域与相邻的指状物之间。
35.根据权利要求34所述的方法，其中：
从每个块的所述阵列区域中或所述阶梯结构中的点到所述多个GLS中的最接近的GLS的最长距离小于从处于所述阶梯区域中并且在相邻块之间的边界处的点到所述多个GLS中的最接近的GLS的最短距离。
36.根据权利要求20-22中任一项所述的方法，其中：
所述第一隔离结构在所述第一横向方向上的尺寸大于所述壁结构区域在所述第二横向方向上的尺寸的一半；并且
所述第一隔离结构在所述第二横向方向上的尺寸在10nm至40nm的范围内。
37.根据权利要求36所述的方法，其中：
所述壁结构区域在所述第二横向方向上的所述尺寸与所述多个指状物中的每个指状物在所述第二横向方向上的尺寸大致相同。
38.根据权利要求20所述的方法，其中：
执行湿法刻蚀工艺以从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层；并且
在所述湿法刻蚀工艺期间，所述多个第二电介质层的刻蚀速率大于所述第一隔离结构的刻蚀速率。
39.根据权利要求20所述的方法，还包括：
在从所述阵列区域并且部分地从所述阶梯区域去除所述多个第二电介质层之后，在相邻的第一电介质层之间形成多个电极层，其中：
沿着所述第一横向方向，在相邻的第一电介质层之间形成所述多个电极层之后，在所述第一块与所述第二块之间的所述边界处形成的所述多个电极层的一部分将在所述第一块与所述第二块之间的每个阵列区域中形成的所述GLS与所述多个第二电介质层的所述剩余部分分离；以及
去除形成在所述第一块与所述第二块之间的所述边界处的所述多个电极层的所述部分，以延伸在每个阵列区域中形成的所述GLS，从而接触所述多个第二电介质层的所述剩余部分。
40.根据权利要求25所述的方法，其中：
所述多个第一电介质层由氧化硅制成；
所述多个第二电介质层由氮化硅制成；并且
所述多个电极层由钨制成。
CN202080002060.0A 2020-08-11 2020-08-11 存储器器件及其制造方法 Active CN112106198B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410169866.9A CN117979696A (zh) 2020-08-11 2020-08-11 存储器器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/108367 WO2022032469A1 (en) 2020-08-11 2020-08-11 Memory device and fabrication method thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202410169866.9A Division CN117979696A (zh) 2020-08-11 2020-08-11 存储器器件及其制造方法

Publications (2)

Publication Number Publication Date
CN112106198A CN112106198A (zh) 2020-12-18
CN112106198B true CN112106198B (zh) 2024-03-08

Family

ID=73785349

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202080002060.0A Active CN112106198B (zh) 2020-08-11 2020-08-11 存储器器件及其制造方法
CN202410169866.9A Pending CN117979696A (zh) 2020-08-11 2020-08-11 存储器器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202410169866.9A Pending CN117979696A (zh) 2020-08-11 2020-08-11 存储器器件及其制造方法

Country Status (4)

Country Link
US (2) US11404438B2 (zh)
CN (2) CN112106198B (zh)
TW (1) TWI739641B (zh)
WO (1) WO2022032469A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022032469A1 (en) * 2020-08-11 2022-02-17 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
CN112805833B (zh) 2020-12-25 2024-05-24 长江存储科技有限责任公司 具有源极选择栅切口结构的三维存储器件及其形成方法
CN112740402B (zh) * 2020-12-25 2024-04-19 长江存储科技有限责任公司 具有源极选择栅切口结构的三维存储器件及其形成方法
US11626415B2 (en) * 2021-02-16 2023-04-11 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same
US11882702B2 (en) 2021-02-16 2024-01-23 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
CN110114881A (zh) * 2017-03-08 2019-08-09 长江存储科技有限责任公司 三维存储器件的贯穿阵列触点结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8912589B2 (en) * 2011-08-31 2014-12-16 Micron Technology, Inc. Methods and apparatuses including strings of memory cells formed along levels of semiconductor material
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
JP2020043189A (ja) 2018-09-10 2020-03-19 キオクシア株式会社 半導体記憶装置
CN111354739A (zh) 2018-12-21 2020-06-30 芯恩（青岛）集成电路有限公司 一种三维有结半导体存储器件及其制造方法
TWI700815B (zh) 2019-07-16 2020-08-01 旺宏電子股份有限公司 三維記憶體元件及其製造方法
US11139237B2 (en) * 2019-08-22 2021-10-05 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
US11114459B2 (en) * 2019-11-06 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device containing width-modulated connection strips and methods of forming the same
WO2022032469A1 (en) * 2020-08-11 2022-02-17 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110114881A (zh) * 2017-03-08 2019-08-09 长江存储科技有限责任公司 三维存储器件的贯穿阵列触点结构
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构

Also Published As

Publication number Publication date
TW202207431A (zh) 2022-02-16
CN112106198A (zh) 2020-12-18
US11818891B2 (en) 2023-11-14
US20220302167A1 (en) 2022-09-22
CN117979696A (zh) 2024-05-03
TWI739641B (zh) 2021-09-11
US11404438B2 (en) 2022-08-02
US20220052070A1 (en) 2022-02-17
WO2022032469A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
CN112106198B (zh) 存储器器件及其制造方法
US10629608B2 (en) 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
CN109509754A (zh) 用于形成电路结构的装置和方法
CN111435665A (zh) 立体nand存储器的锯齿型电荷储存结构
CN111566813B (zh) 在三维存储器件中的阶梯结构及用于形成其的方法
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
KR20190139439A (ko) 비휘발성 메모리 장치 및 그의 제조 방법
US10283519B2 (en) Three dimensional NAND string memory device
KR20170130009A (ko) 3차원 반도체 장치
CN112510049A (zh) 半导体存储器件
US10991708B2 (en) Semiconductor device for preventing an increase in resistance difference of an electrode layer
CN111968986A (zh) 三维存储器及其制造方法
KR20220066953A (ko) 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 메모리 어레이 및 방법
CN114586153A (zh) 在三维存储器件中的阶梯结构及用于形成其的方法
CN112840453B (zh) 存储器件及其制造方法
CN109768049B (zh) 一种3d nand存储器件及其制造方法
CN116472788A (zh) 三维存储器及其制造方法
CN113690242A (zh) 三维（3d）半导体存储器件
CN113314539A (zh) 三维半导体存储器装置
CN113519056B (zh) 三维存储装置及其形成方法
US11825654B2 (en) Memory device
US20210242228A1 (en) Dummy vertical structures for etching in 3d nand memory and other circuits
TWI569374B (zh) 積體電路及其操作方法與製造方法
CN114613782A (zh) 三维存储器及其制备方法
KR20230086382A (ko) 워드 라인 분리 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant