CN111435665A - 立体nand存储器的锯齿型电荷储存结构 - Google Patents

立体nand存储器的锯齿型电荷储存结构 Download PDF

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Abstract

本发明公开了一种存储器元件，包括通过位于基材上被绝缘层隔离的多个导电条带所组成的导电条带堆叠结构，以及设置在穿过导电条带堆叠结构到基材的开孔中的垂直通道结构。垂直通道结构设置在穿过导电条带堆叠结构的开孔中。电荷储存结构设置在导电条带和垂直通道结构的交叉点处，电荷储存结构包括多重材料层。绝缘层具有从垂直通道结构向内凹陷的侧壁。电荷储存结构的多重材料层的电荷储存层设置于绝缘层的侧壁。介电材料设置在垂直通道结构和位于绝缘层侧壁上的电荷储存层之间。

Description

立体NAND存储器的锯齿型电荷储存结构
技术领域
本发明是有关于一种高存储密度的存储器元件，且特别是有关于一种 具有多阶层存储单元，用以排列形成立体阵列的存储器元件。
背景技术
随着集成电路元件的关键尺寸缩小到现有存储单元技术的极限，设计 者一直在寻找用来堆叠多个存储单元阶层以实现更大储存容量并且实现 更低单位比特成本的技术。例如，Lai等人在“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-TypeFlash Memory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006中发表：应用薄膜晶体管技术于电荷捕捉 存储器的技术；以及Jung等人也发表过“Three DimensionallyStacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layerson ILD and TANOS Structure for Beyond 30nm Node，”IEEE Int′l Electron DevicesMeeting，11-13Dec.2006.
具有电荷储存结构的立体堆叠NAND快闪存储器可能发生横向电荷 迁移问题，其中横向电荷迁移可能会影响存储单元的维持时间(retention)。 横向电荷迁移也可能导致阈值电压(VT)的负向偏移，并在写入之后立即造 成串列读取电流的正向偏移位等非预期的结果。请参见，Choi等人所发 表的研究“Comprehensive evaluation of earlyretention(fast charge loss within a few seconds)characteristics in tube-type3-D NAND Flash Memory，”IEEE 2016 Symposium on VLSITechnology Digest ofTechnical Papers。
发明内容
本说明书的一实施例提供一种存储器元件，包括位于绝缘层上的凹陷 电荷储存结构，而不会增加绝缘层的厚度或减少被绝缘层所隔离的导电层 的厚度。此存储器元件可以采用自对准方法来制作，而无需增加额外的光 刻步骤(lithographic steps)。
一种存储器元件，包括位于基材上方，由多个导电条带所组成的导电 条带堆叠结构(stack of conductive strips)，以及位于穿过导电条带堆叠结构 直到基材的开孔中的垂直通道结构。其中，这些导电条带是通过多个绝缘 层来彼此隔离。电荷储存结构设置在导电条带和垂直通道结构的交叉点 上，电荷储存结构包括多重材料层。绝缘层具有侧壁，并且由垂直通道结 构向内凹陷，电荷储存结构的多重材料层中的电荷储存层(chargestorage layer)设置于绝缘层的侧壁上，用以作为衬里。绝缘层的侧壁围绕垂直通道 结构和隧穿层(tunneling layer)。以介电材料作为填充体(fill body)或间隙壁 (spacer)设置在垂直通道结构与位于绝缘层侧壁上的电荷储存层之间。
导电条带堆叠结构包括一个顶部导电条带阶层、多个中间导电条带阶 层和一个底部导电条带阶层。电荷储存结构的多重材料层中的阻挡层 (blocking layer)和电荷储存层，沿着中间导电条带阶层的多个导电条带侧 面以及绝缘层的侧壁形成锯齿状凹陷(crenellated)。电荷储存结构的多重材 料层中的隧穿层设置在电荷储存层上方和介电材料上方。
垂直通道结构可包括一个第一通道薄膜，覆盖在电荷储存结构的多重 材料层中的隧穿层上方，以及一个位于第一通道薄膜上方的第二通道薄 膜。焊垫的上端可以连接到第二通道薄膜。
存储器元件可以包括开孔中的结晶半导体(crystalline semiconductor) 插塞，此结晶半导体位于基材上并与基材接触。结晶半导体插塞具有一个 顶表面，位于中间导电条带阶层的下方，以及底部导电条带阶层的上方。 存储器元件可以包括位于结晶半导体插塞侧面上的硅氧化物。此硅氧化物 设置在结晶半导体插塞和底部导电条带阶层的多个导电条带之间。垂直通 道结构中的第二通道薄膜可以连接到结晶半导体插塞。
在一个实施例中，高介电系数(high-k)材料层可以设置在结晶半导体插 塞和中间导电条带阶层的多个导电条带之间。可以在电荷储存结构和中间 导电条带阶层的多个导电条带之间设置一高介电系数材料层。
存储器元件可以包括穿过导电条带堆叠结构的源极线，源极线连接到 基材，并通过间隙壁与导电条带堆叠结构中的多个导电条带隔离。间隙壁 可以连接到底部绝缘层。此底部绝缘层是用来将导电条带堆叠结构的底部 导电条带阶层与基材隔离。
本说明书还提供了一种用来制造如本说明书所述的存储器元件的方 法。
为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例， 并配合所附图式详细说明如下。
附图说明
图1是绘示一种立体栅极环绕式(gate-all-around，GAA)垂直通道 (verticalchannel，VC)NAND存储器元件的简化垂直剖面结构示意图，其 绘示出位于绝缘层的凹陷侧壁上的电荷储存结构。
图1A至图1F是绘示立体栅极环绕式垂直通道存储器元件的水平剖面 结构示意图。
图2至图17是绘示用来制作包含有电荷储存结构的存储器结构的例 示流程图。其中，电荷储存结构包括位于绝缘层的锯齿状凹陷侧壁上的电 荷储存层。
图4至图9是绘示形成包括位于绝缘层的凹陷侧壁上的锯齿状电荷储 存层的电荷储存结构的流程。
图10至图11是绘示形成垂直通道结构的流程。
图12至图15是绘示使用导电材料来替换牺牲层堆叠结构中的牺牲层 的工艺阶段。
图16至图17是绘示用来形成穿过导电条带堆叠结构的源极线的工艺 阶段。
图18至图20是绘示立体存储器元件在导电条带堆叠结构的不同阶层 的水平剖面结构简化图。其中，导电条带堆叠结构中的导电条带被多个绝 缘层所隔离。
图21是绘示用来制作包含电荷储存结构的存储器结构的例示流程图。 其中，电荷储存结构包括位于绝缘层的凹陷侧壁上的锯齿状电荷储存层。
图22是根据本说明书的一实施例所绘示的集成电路存储器的方块图。
【符号说明】
100：存储器元件
1511-1516：导电条带
201：基材
203：底部绝缘层
205：绝缘层
231、232：开孔
211-216：牺牲层
311、312：结晶半导体插塞
405：绝缘层的侧壁
510：阻挡层
605：凹室
610：电荷储存层
710：介电材料
810：介电材料
910：隧穿层
1010：第一通道薄膜
1110：第二通道薄膜
1111、1121：第二通道薄膜的水平部分
1112、1122：焊垫
1131、1132：绝缘材料
1210：绝缘层
1310：狭缝
1411-1416：水平开口
1511HK、1515HK：高介电系数材料层
1521-1526：导电条带
1551、1552：硅氧化物
1601、1602：间隙壁
1710：源极线
1801、1802：存储单元阵列
1811、1812、1813、1821、1822、1823：存储单元的水平横截面
1911、1912、1913、1921、1922、1923：中间阶层的水平横截面
2011、2012、2013、2021、2022、2023：结晶半导体插塞的水平横截 面
2110：在基材上形成通过多个绝缘层彼此隔离的牺牲层堆叠结构
2120：使绝缘层从垂直通道结构向内凹陷
2130：在导电条带和垂直通道结构的交叉点处形成电荷储存结构
2140：在穿过牺牲层堆叠结构直到基材的开孔的中形成垂直通道结构
2150：在垂直通道结构以及位于绝缘层侧壁上的电荷储存层的间沉积 介电材料
2200：集成电路存储器
2250：行译码器
2255：导线
2260：存储器阵列
2263：列译码器
2264：位线
2265：总线
2266：感测放大器/数据输入结构
2267：数据总线
2268：偏压安排电源电压
2269：控制器
2271：数据输入线
2272：数据输出线
2274：其他电路
SSL：串列选择线
WL：字线
GSL：接地选择线
A-A′、B-B′、C-C′、D-D′、E-E′、F-F′：切线
具体实施方式
为了对本说明书的上述实施例及其他目的、特征和优点能更明显易 懂，下文特举一存储器元件及其制作方法作为较佳实施例，并配合所附图 式作详细说明。但必须注意的是，这些特定的实施案例与方法，并非用以 限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。 较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发 明的权利要求范围。该技术领域中普通技术人员，将可根据以下说明书的 描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施 例与图式之中，相同的元件，将以相同的元件符号加以表示。
图1是绘示一种立体栅极环绕式垂直通道NAND存储器元件的垂直 剖面结构简化示意图，其绘示出位于绝缘层的凹陷侧壁上的电荷储存结 构。如本实施例的图1所绘示，存储器元件100包括位于基材201上方， 由多个导电条带1511-1516所组成的导电条带堆叠结构。其中，这些导电 条带1511-1516是通过多个绝缘层205来彼此隔离。导电条带堆叠结构包 括一个顶部导电条带阶层(包含导电条带1516)、多个中间导电条带阶层(包 含导电条带1512-1515)和一个底部导电条带阶层(包含导电条带1511)。
垂直通道结构设置在贯穿导电条带堆叠结构直至基材201的开孔231 之中。垂直通道结构可包以括第一通道薄膜1010和位于第一通道薄膜 1010上方的第二通道薄膜1110。
电荷储存结构(包括阻挡层510、电荷储存层610和隧穿层910)设置在 导电条带1511-1516和垂直通道结构的交叉点上，电荷储存结构可以包括 多重材料层。多重材料层可以包括阻挡层510、电荷储存层610和隧穿层 910。垂直通道结构中的第一通道薄膜1010可以形成在电荷储存结构的多 重材料层中的隧穿层910上。
绝缘层205具有从垂直通道结构向内凹陷的侧壁405，电荷储存结构 的多重材料层中的电荷储存层610，是设置在绝缘层205的侧壁405上， 以作为衬里。绝缘层205的侧壁405围绕垂直通道结构(包括第一通道薄膜 1010和第二通道薄膜1110)和隧穿层910。
以介电材料810作为填充体(fill body)或间隙壁(spacer)，将其设置在垂 直通道结构与位于绝缘层205侧壁405上的电荷储存层610之间的凹室 (recess)之中。
电荷储存结构的多重材料层中的阻挡层510和电荷储存层610，沿着 中间导电条带阶层(包含导电条带1512-1515)的多个导电条带的侧面以及 绝缘层205的侧壁405形成锯齿状凹陷。
电荷储存结构的多重材料层中的隧穿层910设置在电荷存储层610上 方和介电材料810上方，并穿过顶部导电条带阶层(包含导电条带1516)和 中间导电条带阶层(包含导电条带1512-1515)。在本说明书的一些实施例 中，隧穿层910和介电材料810可以在同一个工艺步骤中形成。
焊垫1112的上端可以连接到垂直通道结构中的第二通道薄膜1110。 绝缘材料1131填充于开孔231中，且焊垫1112设置在绝缘材料1131上。 焊垫1112可以包括导电材料，例如N型材料。焊垫1112可以用来与位线 进行连接。
结晶半导体插塞311设置在开孔231之中，且位于基材201上并与基 材201接触。结晶半导体插塞311具有一个顶表面，位于多个中间导电条 带阶层(包含导电条带1512-1515)的下方，以及底部导电条带阶层(包含导 电条带1511)的上方。如果结晶半导体插塞311包含较大的单晶元素，例 如使用外延生长方式在开孔231所曝露的基材201上所形成的单晶元素， 则本实施例中的结晶半导体插塞311可以是结晶状态。但结晶半导体插塞 311的结晶状态，可以不是晶粒小很多的单晶状态。
硅氧化物1551可以形成在结晶半导体插塞311的侧面上。其中，硅 氧化物1551可以设置在结晶半导体插塞311和底部导电条带阶层(包含导 电条带1511)的多个导电条带之间。垂直通道结构中的第二通道薄膜1110 可以连接到结晶半导体插塞311。
基材201可以是P型硅基材201。导电条带堆叠结构中的导电条带可 以包括氮化钛(TiN)、钨(W)、多晶硅材料或选择可用来与电荷储存结构相 容的其他导电材料。绝缘层205可以包括通过本领域已知的各种方式所沉 积而成的二氧化硅(SiO2)。而且，绝缘层205可以包括其他绝缘材料和这 些绝缘材料的组合。在本实施例中，所有绝缘层可以由相同材料组成。而 在其他实施例中，可以在不同绝缘层中使用不同的材料以适合特定的设计 标的。
阻挡层510可包括氧化铝(AlOx)、氧化鋡(HfOx)和氧化锆(ZrOx)。电荷 储存层610可以包括氮化硅(SiN)。隧穿层910可包括硅氧化物(例如，二 氧化硅、氮氧化硅(SiON)或硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide， ONO)结构。第一通道薄膜1010和第二通道薄膜1110可以包括未掺杂的 通道多晶硅。
绝缘层1210设置在牺牲层堆叠结构(stack of sacrificial layers)上方。源 极线1710穿过绝缘层1210和导电条带堆叠结构。源极线1710可包括氮 化钛、钨、多晶硅材料或其他导电材料。源极线1710连接到基材201，并 且通过间隙壁1601和1602与导电条带堆叠结构中的导电条带隔离。间隙 壁1601和1602连接到底部绝缘层203。其中，底部绝缘层203是用来将 导电条带堆叠结构中的底部导电条带阶层(包含导电条带1511和1521)与 基材201隔离。
前述提及的第一导电条带堆叠结构(包括导电条带1511-1516)设置在 源极线1710的第一侧上方。由多个使用绝缘层彼此隔离的导电条带 1521-1526所组成的第二导电条带堆叠结构，设置在基材201上，且位于 源极线1710的第二侧上。其中，第二侧与第一侧位置相反。第二导电条 带堆叠结构包括一个顶部导电条带阶层(包含导电条带1526)、多个中间导 电条带阶层(包含导电条带1522-1525)和一个底部导电条带阶层(包含导电 条带1521)。
第二垂直通道结构设置在贯穿第二导电条带堆叠结构并直达基材201 的开孔232之中。且第二垂直通道结构可以包括第一通道薄膜1010，以及 位于第一通道薄膜1010上方的第二通道薄膜1110。
电荷储存结构，包括位于第二导电条带堆叠结构中的阻挡层510、电 荷储存层610和隧穿层910，如前所述的第一导电条带堆叠结构。
焊垫1122的上端可以连接到垂直通道结构中的第二通道薄膜1110。 绝缘材料1132填充于开孔232之中，且焊垫1122设置在绝缘材料1132 上。焊垫1122可以包括导电材料，例如N型材料。焊垫1122可以用来与 位线进行连接。
结晶半导体插塞312设置在开孔232之中，且位于基材上201并与基 材201接触。结晶半导体插塞312具有一个顶表面，位于多个中间导电条 带阶层(包含导电条带1522-1525)的下方，以及底部导电条带阶层(包含导 电条带1521)的上方。
硅氧化物1552可以形成在结晶半导体插塞312的侧面上。其中，硅 氧化物1552可以设置在结晶半导体插塞312和底部导电条带阶层(包含导 电条带1512)的多个导电条带之间。垂直通道结构中的第二通道薄膜1110 可以连接到结晶半导体插塞312。
图1A至图1F是绘示立体栅极环绕式垂直通道NAND存储器元件的 水平剖面结构简化示意图。图1A是沿图1的切线A-A′所绘示的导电条带 堆叠结构的绝缘层205的水平剖面结构简化示意图。垂直通道结构通过绝 缘层205横向围绕位于开孔231(如图1所绘示)中的绝缘材料1131。垂直 通道结构包括第一通道薄膜1010和第二通道薄膜1110。电荷储存结构的 多重材料层中的隧穿层910横向围绕垂直通道结构。
绝缘层205从垂直通道结构向内凹陷。电荷储存结构的多重材料层中 的阻挡层510和电荷储存层610平行排列在绝缘层205的侧壁405上。
介电材料810设置在电荷储存层610和隧穿层910之间，并且横向围 绕隧穿层910。电荷储存层610横向围绕介电材料810。
图1B是沿图1和图1B的切线B-B′所绘示的导电条带堆叠结构的中 间导电条带阶层的导电层1515的水平剖面结构简化示意图。垂直通道结 构通过导电层1515横向围绕位于开孔231(如图1所绘示)中的绝缘材料 1131。垂直通道结构包括第一通道薄膜1010和第二通道薄膜1110。电荷 储存结构的多重材料层中的隧穿层910横向围绕垂直通道结构。电荷储存 结构的多重材料层中的电荷储存层610横向围绕隧穿层910并与隧穿层 910接触。电荷储存结构的多重材料层中的阻挡层510横向围绕电荷储存 层610并与电荷储存层610接触。
在本实施例中，如图1A所示的介电材料810并没有设置在导电条带 堆叠结构的中间导电条带阶层(包含导电条带1512-1515)的多个导电层侧 面上方的电荷储存层610上。换句话说，介电材料810没有设置在垂直通 道结构与中间导电条带阶层(包含导电条带1512-1515)的多个导电条带之 间。在其他实施例中，可以使用相同材料在同一个工艺步骤中形成介电材 料810和隧穿层910，使介电材料810和隧穿层910之间没有界面。
图1C是沿图1C的切线C-C′所绘示，类似图1B图的导电条带堆叠结 构的中间导电条带阶层的导电层1515在一特定高度的水平剖面结构的结 构图。图1B和图1C中的相同元件是以相同的元件符号表示。在图1B中 对于元件的描述，通常也适用于图1C中的相同元件，因此在图1C中不再 重复。
图1C中所绘示的不同之处在于高介电系数材料层1515HK。其中， 高介电系数材料层1515HK设置在包括阻挡层510的电荷储存结构与导电 条带堆叠结构的中间导电条带阶层的导电条带(例如，导电条带1515)之间。
图1D是沿图1和图1D的切线D-D′所绘示的导电条带堆叠结构的底 部导电条带阶层的导电条带1511的水平剖面结构示意图。结晶半导体插 塞311通过开孔231设置在导电条带堆叠结构的底部导电条带阶层的导电 条带1511的一个高度上。硅氧化物1551形成在结晶半导体插塞311的一 侧面，硅氧化物1551设置在结晶半导体插塞311和底部导电条带阶层的 导电条带1511之间。
图1E是沿图1E的切线E-E′所绘示，类似图1D的导电条带堆叠结构 的底部导电条带阶层(包含导电条带1515)在一特定高度的水平剖面结构示 意图。结晶半导体插塞311通过开孔231设置在导电条带堆叠结构的底部 导电条带阶层的导电条带1511的一个高度上。硅氧化物1551形成在结晶 半导体插塞311的一个侧面，且硅氧化物1551设置在结晶半导体插塞311 与底部导电条带阶层的导电条带1511之间。
图1D和图1E中的相同元件是以相同的元件符号表示。在图1D中对 于元件的描述，通常也适用于图1E中的相同元件，因此在图1E中不再重 复。
图1E中所绘示的不同之处在于高介电系数材料层1511HK。其中，高 介电系数材料层1511HK设置在形成于结晶半导体插塞311的一侧面上的 硅氧化物1551与导电条带堆叠结构的底部导电条带阶层的导电条带(例 如，导电条带1515)之间。
图1F是沿图1F的切线F-F′所绘示，类似图1E的导电条带堆叠结构 的底部导电条带阶层(包含导电条带1515)在一特定高度的水平剖面结构的 示意图。结晶半导体插塞311通过开孔231设置在导电条带堆叠结构的底 部导电条带阶层的导电条带1511的一个高度上。
图1E和图1F中的相同元件是以相同的元件符号表示。在图1E中对 于元件的描述，通常也适用于图1F中的相同元件，因此在图1F中不再重 复。
图1F中所绘示的结构不具有，如图1E所绘示，硅氧化物1551形成 在结晶半导体插塞311的一个侧面上，且高介电系数材料层1511HK设置 在结晶半导体插塞311与底部导电条带阶层的导电条带1511之间。
图2至图17是绘示用来制作包含电荷储存结构的存储器结构的例示 流程图。其中，电荷储存结构包括位于绝缘层的锯齿状凹陷侧壁上的电荷 储存层。
图2是绘示在基材201上形成由多个牺牲层211-216所组成的牺牲层 堆叠结构之后的工艺阶段。其中，牺牲层211-216彼此之间可以通过绝缘 层205来隔离。牺牲层堆叠结构可以包括一个顶部牺牲层216、多个中间 牺牲层212-215和一个底部牺牲层211。底部绝缘层203将牺牲层堆叠结 构中的底部牺牲层211与基材201隔离。并形成开孔231贯穿牺牲层堆叠 结构并到达基材201。类似地，可以形成贯穿牺牲层堆叠结构并到达基材 201，包括孔231和第二开孔232的开孔阵列。
牺牲层堆叠结构中的牺牲层可以包括氮化硅，并且可以在后续工艺中 用导电材料来加以替换以形成导电条带堆叠结构。
图3是绘示在开孔231中形成结晶半导体插塞311之后的工艺阶段。 结晶半导体插塞311设置在基材201上并与基材201接触。结晶半导体插 塞311可以具有一个位于多个中间牺牲层212-215下方和底部牺牲层211 上方的顶表面。类似地，第二结晶半导体插塞312可以形成在第二开孔232 之中。在本说明书的一个实施例中，可以通过从基材201外延生长来形成 结晶半导体插塞311和312。结晶半导体插塞311和312可以将基材201 连接到开孔231和232中的垂直通道结构，请参照图11所进一步描述的 内容。
图4至图9是绘示形成包括位于绝缘层的凹陷侧壁上的锯齿状电荷储 存层的电荷储存结构的流程。电荷储存结构可以包括多重材料层，例如阻 挡层510(如图5所绘示)、电荷储存层610(如图6所绘示)和隧穿层910(如 图9所绘示)。电荷储存结构的多重材料层的电荷储存层610可以设置在绝 缘层205的侧壁405(如图4所绘示)上以作为衬里。垂直通道结构请参考 图10和图11的描述。
图4是绘示使绝缘层205从牺牲层(例如牺牲层215)的侧面415向内 凹陷之后的工艺阶段，其中牺牲层215是经由开孔231暴露于外。在一个 实施例中，绝缘层向内凹陷的范围可以介于20纳米(nm)至100纳米之间， 较佳为30纳米。可以在本阶段中实施湿式或干式的等向刻蚀(isotropical etch)以使绝缘层205向内凹陷，并使牺牲层215保持几乎完整。此凹陷工 艺的结果，使绝缘层205的侧壁405沿着顶部牺牲层216和多个中间牺牲 层212-215中的牺牲条带的侧面形成锯齿状的凹陷表面。在一个实施例中， 当结晶半导体插塞311和312设置在底部牺牲层211的牺牲条带的侧面上 时，锯齿状表面不会延伸到底部牺牲层211中的牺牲条带的侧面。
在图10和图11所描述的后续工艺阶段中，在开孔231中形成垂直通 道结构，因此绝缘层从垂直通道结构向内凹陷。
图5是绘示在图4所述的锯齿状表面上形成电荷储存结构的多重材料 层的阻挡层510之后的工艺阶段。结果，阻挡层510沿着顶部牺牲层216 和多个中间牺牲层中的牺牲条带的侧面以及绝缘层205的侧壁405形成锯 齿状凹陷。阻挡层510也可以形成在位于开孔(例如，开孔231)中的结晶 体半导体插塞(例如，结晶体半导体插塞311)的上方。例如，阻挡层510 可以包括氧化铝、氧化鋡、氧化锆或其他合适的介电材料。
图6是绘示在图5所述的阻挡层510上方形成电荷储存结构的多重材 料层的电荷储存层610之后的工艺阶段。结果，电荷储存层610沿着顶部 牺牲层216和多个中间牺牲层中的牺牲条带的侧面以及绝缘层的侧壁形成 锯齿状凹陷。锯齿状的电荷储存层610在二相邻牺牲层(例如，牺牲层214 和215)之间的绝缘层205的侧壁405上留下凹室605。电荷储存层610也 可以形成在位于开孔(例如，开孔231)中的结晶半导体插塞(例如，结晶半 导体插塞311)上方的阻挡层上。例如，电荷储存层可以包括氮化硅或氮氧 化硅。
图7是绘示在电荷储存层610上沉积介电材料710之后的工艺阶段。 介电材料710填充于二相邻牺牲层之间的绝缘层205的侧壁405上的凹室 605之中(如图6所绘示)。介电材料710也可以沉积在位于开孔(例如，开 孔231)之中的结晶半导体插塞(例如，结晶半导体插塞311)上方的阻挡层510上方的电荷储存层610上。
图8是绘示在移除位于开孔231中的过量介电材料710之后的工艺阶 段。过量的介电材料710可能位于顶部牺牲层216和多个中间牺牲层 212-215中的牺牲层的侧面上的电荷储存层610之上，并且位于结晶半导 体插塞(例如，结晶半导体插塞311)上方。在此阶段中，介电材料810余 留在位于二相邻牺牲层(例如，牺牲层214和215)之间，由凹陷的绝缘层205的侧壁405所构成的凹室605(如图6所绘示)中，用来作为填充体或间 隙壁。结果，余留下来的介电材料810并不会设置在顶部牺牲层216和多 个中间牺牲层中的牺牲层的侧面上的电荷储存层610上。结果，使位于绝 缘层205的侧壁405上的多个介电材料810填充体或间隙壁彼此是垂直分 离。
图9是绘示在电荷储存层610上方和介电材料810上形成电荷储存结 构的多重材料层中的隧穿层910之后的工艺阶段。隧穿层910可以形成在 位于开孔(例如，开孔231)中的结晶半导体插塞(例如，结晶半导体插塞311) 上方的阻挡层510上方的电荷储存层610上。例如，隧穿层910可包括硅 氧化物(例如，二氧化硅、氮氧化硅或硅氧化物-氮化硅-硅氧化物结构。在 其他实施例中，隧穿层910和介电材料810可以包括相同的材料，且隧穿 层910和介电材料810可以在同一个工艺步骤中形成。
图10至图11是绘示形成垂直通道结构的流程。图10是绘示在电荷 储存结构的多重材料层中的隧穿层910上形成垂直通道结构的第一通道薄 膜1010之后的工艺阶段。
例如，可以通过沉积未掺杂的通道多晶硅来形成第一通道薄膜1010。 类似地，在本阶段中，第一通道薄膜1010可以沉积在位于第二开孔232 中的电荷储存结构的多重材料层中的隧穿层910上。在本阶段中，第一通 道薄膜1010也可以沉积在位于开孔231中的结晶半导体插塞(例如，结晶 半导体插塞311)上方的隧穿层910(如图9所绘示)上方，同时沉积在位于 第二开孔232中的第二结晶半导体插塞312上方的隧穿层910上。
在该阶段之后，可以包括刻蚀第一通道薄膜1010以暴露出位于结晶 半导体插塞311上方的隧穿层910，以及刻蚀隧穿层910、电荷储存层610 和阻挡层510以暴露出结晶半导体插塞311。此阶段的刻蚀步骤还可以移 除位于牺牲层堆叠结构顶部上的隧穿层910、电荷储存层610和阻挡层 510。
图11是绘示在第一通道薄膜1010上沉积第二通道薄膜1110之后的 工艺阶段。第二通道薄膜1110通过第二通道薄膜1110的水平部分 (horizontal segment)1111连接到位于开孔231之中的结晶半导体插塞311。 例如，第二通道薄膜1110可以通过沉积未掺杂的通道多晶硅来形成。沉 积过程可能在牺牲层堆叠结构的顶部留下过多的材料。可以使用化学机械 平坦化(Chemical-Mechanical Planarization，CMP)技术来移除停止在牺牲层 堆叠结构顶部牺牲层上方的过量材料。在此阶段中，第二通道薄膜1110 可以沉积在第一通道薄膜1010上，并且经由第二通道薄膜1110的水平部 分1121连接到位于第二开孔232中的结晶半导体插塞312。
此阶段之后可以包括形成连接到第二通道薄膜1110的焊垫1112。形 成焊垫1112的步骤，可以包括使用绝缘材料1131填充开孔231。使位于 开孔231中的绝缘材料1131向下凹陷，到达顶部牺牲层216的底表面的 高度，从而形成一个凹室。并以导电材料(例如N型材料)填充此凹槽，在 开孔231中的绝缘材料1131上方形成焊垫1112。焊垫1112的上端连接到第二通道薄膜1110，并且可以用来连接到位线。在此阶段中，可以形成第 二焊垫1122，其是连接到位于第二开孔232中的第二通道薄膜1110。凹 陷填充的工艺可能在牺牲层堆叠结构的顶部留下过多的材料。可以使用化 学机械平坦化技术来移除停止在牺牲层堆叠结构顶部牺牲层上方的过量 材料。
图12至图15是绘示使用导电材料来替换牺牲层堆叠结构中的牺牲层 的工艺阶段。
图12是绘示在牺牲层堆叠结构上方形成绝缘层1210之后的工艺阶 段。绝缘层1210是形成来保护电荷储存结构、垂直通道结构以及焊垫1112 的顶表面，免于在后续形成穿过牺牲层堆叠结构的狭缝的刻蚀工艺中受到 损害。如图12的实施例所示，电荷储存结构可以包括阻挡层510、电荷储 存层610和隧穿层910，并且垂直通道结构可以包括第一通道薄膜1010 和第二通道薄膜1110。
图13是绘示在使用刻蚀来形成狭缝1310之后的工艺阶段。其中，狭 缝1310穿过位于牺牲层堆叠结构上方的绝缘层1210，并且穿过牺牲层堆 叠结构直至基材201，并将牺牲层堆叠结构中的牺牲层211-216暴露于外。
图14是绘示在通过狭缝1310移除牺牲层堆叠结构中的牺牲层 211-216(如图13所绘示)以在绝缘层1210、205和203之间形成水平开口 1411-1416之后的工艺阶段。水平开口1411-1416可以包括顶部层水平开口 1416、多个中间层水平开口1412-1415和底部层水平开口1411，分别对应 于顶部牺牲层216(如图13所绘示)、多个中间牺牲层212-21和底部牺牲层 211(如图13所绘示)。
本技术中的此一阶段，会使绝缘层205粘附到包括阻挡层510的电荷 储存结构上，且二绝缘层205之间会具有一个水平开口。可以使用磷酸 (H3PO4)来作为刻蚀剂，通过刻蚀技术来除多个牺牲层。磷酸对牺牲层中所 使用的氮化硅材料和绝缘层中所使用的硅氧化物材料具有高度选择性。
例如，顶部层水平开口1416中的多个水平开口可用于形成串列选择 线SSL；中间层开口中的多个水平开口可用于形成字线WL；底部层开口 中的多个水平开口可用于形成接地选择线GSL。
图14是绘示通过狭缝1310在水平开口中沉积导电材料，以形成导电 条带堆叠结构(包括导电条带1511-1516)之后的工艺阶段，其中导电条带堆 叠结构(包括导电条带1511-1516)与位于开孔231中的电荷储存结构接触。 导电材料可以是氮化钛、钨、多晶硅材料或选择可与电荷储存结构相容的 其他导电材料。类似地，在此工艺阶段中，导电材料可以通过相同的狭缝 1310沉积在水平开口中，以形成第二导电条带堆叠结构(包括导电条带1521-1526)，与位于第二开孔232中的电荷储存结构接触。
沉积工艺可能在水平开口1411-1416外余留过多的导电材料。此阶段 可包括通过狭缝1310来移除位于水平开口外部的过量导电材料，从而使 导电条带堆叠结构中相邻导电条带中的导电材料彼此垂直分离。
在一个实施例中，在通过狭缝1310沉积导电材料之前，可以在位于 开孔231中的结晶半导体插塞311的侧面上形成硅氧化物1551。类似地， 在通过狭缝1310沉积导电材料之前，可以在位于第二开孔232中的晶体 半导体插塞312的侧面上形成硅氧化物1552。
此一工艺还可以包括在包含有阻挡层510(如图1C所绘示)的电荷储存 结构和中间阶层导电条带中的多个导电条带1515之间，形成高介电系数 材料层1515HK(如图1C和图15所绘示)。例如，在将导电材料(例如，图 15所绘示的导电条带1515)沉积至水平开口之前，可以在中间牺牲层的高 度的水平开口(例如，如图14所绘示的水平开口1415)中形成高介电系数 材料层1515HK。
此一工艺还可以包括在结晶半导体插塞311和底部导电条带阶层中的 多个导电条带1511(如图1E和图15所绘示)之间形成高介电系数材料层 1511HK(如图1E所绘示)。例如，在将导电材料(例如，图15所绘示的导 电材料1511)沉积至水平开之前，可以在底部牺牲层的高度的多个水平开 口(例如，图14所绘示的水平开口1411)中形成高介电系数材料层。在这 种情况下，硅氧化物1551仍可以形成在结晶半导体插塞311的侧面上。 在另一个例子中，并没有硅氧化物形成在结晶半导体插塞311侧面上，如 图1F所示。在一个实施例中，位于底部牺牲层的多个水平开口中的高介 电系数材料层1511HK层，以及位于包含有阻挡层510的电荷储存结构和 导电条带堆叠的中间导电条带阶层中的多个导电条带(例如，图1C所绘示 的导电条带1515)之间的高介电系数材料层1515HK，可以是在相同的工艺 步骤中形成。
图16至图17是绘示用来形成穿过导电条带堆叠结构的源极线的工艺 阶段。图16是绘示在狭缝1310中的导电条带堆叠结构中的导电条带的侧 面上形成间隙壁1601和1602之后的工艺阶段。间隙壁1601和1602连接 到底部绝缘层203。其中，底部绝缘层203是用来将导电条带堆叠构中的 导电条带1511和1521的底部平面与基材201隔离。
图17是绘示在形成穿过导电条带堆叠结构的源极线1710以后的工艺 阶段。源极线1710连接到基材201并通过间隙壁1601和1602与导电条 带堆叠结构中的导电条带隔离。可以通过在狭缝1310中沉积诸如氮化钛、 钨、多晶硅材料或其他导电材料来形成源极线1710。沉积工艺可能在导电 条带堆叠结构上方的绝缘层1210上余留下过多的导电材料。可以使用化 学机械平坦化技术来移除位于绝缘层1210上方的过量导电材料。
图18至图19是绘示立体存储器元件在导电条带堆叠结构的不同阶层 的水平剖面结构简化示意图。其中，导电条带堆叠结构中的导电条带被多 个绝缘层所隔离。
图18是绘示立体存储器件中的导电条带堆叠结构的一个绝缘层阶层 的水平剖面结构简化示意图。源极线1710设置来穿过导电条带堆叠结构 中的多个导电条带和多个绝缘层。其中多个绝缘层包括绝缘层205。源极 线1710通过间隙壁1601和1602与导电条带堆叠结构隔离。
第一存储单元阵列1801设置在源极线1710的第一侧，且第二存储单 元阵列1802设置在源极线1710的第二侧上。其中第二侧是与第一侧相对。 存储单元阵列，例如第一存储单元阵列1801和第二存储单元阵列1802阵 列，可以由R行和C列的存储单元排列而成。例如，第一存储单元阵列 1801中的每一行可以具有C＝3个存储单元，以第一阵列中的3个存储单 元的水平横截面(例如，水平横截面1811、1812和1813)来表示。第二存 储单元阵列1802中每一行可以具有C＝3个存储单元，以第二阵列中的3 个存储单元的水平横截面(例如，水平横截面1821、1822和1823)来表示。 尽管如图18的实施例所示，R＝4且C＝3，但是数量R可以大于4并且数 量C可以大于3。在其他实施例中，存储单元阵列可以布置为适合特定的 设计。
穿过导电条带堆叠结构的源极线1710经由基材201和结晶半导体插 塞(例如，图1所绘示的结晶半导体插塞311和312)连接到位于第一存储 单元阵列1801和第二存储单元阵列1802中的存储单元的垂直通道结构(例 如，图1和图1A所绘示的第二通道薄膜1110)。
第一存储单元阵列1801和第二存储单元阵列1802中的存储单元，包 括垂直通道结构和包括含有多重材料层的电荷储存结构。电荷储存结构的 多重材料层包括阻挡层510、电荷储存层610和隧穿层910。有关位于导 电条带堆叠结构中的各阶绝缘层上的存储单元的进一步描述，请参考图 1A。
图19是绘示位于导电条带堆叠结构的中间导电条带阶层中的多个中 间阶层的一者的立体存储单元的水平剖面结构简化示意图。源极线1710 是设置来穿过包含有中间导电条带阶层(包括导电条带1515和1525)的导 电条带和绝缘层的导电条带堆叠结构。中间导电条带阶层的导电条带可以 用来作为字线WL。源极线1710通过间隙壁1601和1602与导电条带堆叠 结构隔离。
图19是绘示导电条带堆叠结构中的中间阶层的水平横截面(例如，水 平横截面1911、1912、1913、1921、1922和1923)，对应于图18所述的 第一存储单元阵列1801和第二存储单元阵列1802中存储单元的水平横截 面(例如水平横截面1811、1812、1813、1821、1822和1823)。
阻挡层510、电荷储存层610、隧穿层910和垂直通道结构(包括第一 通道薄膜1010和第二通道薄膜1110)是连续的穿过导电条带堆叠结构中的 导电条带和绝缘层，如图1所示。阻挡层510和电荷储存层610在绝缘层 的凹陷侧壁上呈锯齿状，如图1所示。
在导电条带堆叠结构中的一个绝缘层205阶层(如图1A和图18所绘 示)上，介电材料810设置在垂直通道结构(包括第一通道薄膜1010和第二 通道薄膜1110)与电荷储存层610之间。相反的，在导电条带堆叠结构的 中间导电条带阶层(包括导电条带1515)中(如图1A和图18所绘示)，只有 隧穿层910存在于垂直通道结构(包括第一通道薄膜1010和第二通道薄膜 1110)和电荷储存层610之间。有关导电条带堆叠结构的中间导电条带阶层 中的垂直通道结构和电荷储存结构的进一步描述，请参考图1B和图1C。
图19是绘示位于导电条带堆叠结构的底部导电条带阶层中的立体存 储单元的水平剖面结构简化示意图。源极线1710是设置来穿过包含有底 部导电条带阶层的导电条带1511和1521与绝缘层的导电条带堆叠结构 中。底部导电条带阶层的导电条带1511和1521可以用来作为接地选线 GSL。源极线1710通过间隙壁1601和1602与导电条带堆叠结构隔离。
图19是绘示位于导电条带堆叠结构的底部导电条带阶层中的结晶半 导体插塞(例如，图1D所绘示的结晶半导体插塞311)的水平横截面(例如， 水平横截面2011、2012、2013、2021、2022和2023)，对应于图18所述 的第一存储单元阵列1801和第二存储单元阵列1802中存储单元的水平横 截面(例如水平横截面1811、1812、1813、1821、1822和1823)。有关位 于导电条带堆叠结构的底部导电条带阶层中的结晶半导体插塞更进一步 的描述，请参照图1D、图1E和图1F。
图21是绘示用来制作包含电荷储存结构的立体存储器结构的例示流 程图。其中，电荷储存结构包括位于绝缘层的凹陷侧壁上的锯齿状电荷储 存层。在步骤2110中，可以在基材201上形成通过多个绝缘层205彼此 隔离的牺牲层堆叠结构(包括多个牺牲层211-216，如图2所绘示)。此步骤 更进一步的描述，请参照图2。
在步骤2120中，绝缘层205可以从垂直通道结构向内凹陷。在一个 实施例中，此步骤可包以括使绝缘层由开孔231暴露的牺牲层215的侧面 415向内凹陷(如图4所绘示)，从而在绝缘层205中形成一个凹室，从垂 直通道结构1010和1110向内凹陷(如图11所绘示)。此步骤更进一步的描 述，请参照图4和图10。
在步骤2130中，可以在导电条带和垂直通道结构的交叉点处形成电 荷储存结构。电荷储存结构可包括多重材料层。电荷储存结构的多重材料 层的电荷储存层可以设置在绝缘层的侧壁上，以作为衬里。在一个实施例 中，此步骤可以包括在导电条带和垂直通道结构的交叉点处，形成电荷存 储结构的多重材料层的阻挡层510(如图5所绘示)和电荷储存层610(如图6 所绘示)。此步骤更进一步的描述，请参照图5至图6。
在步骤2140中，可以在穿过牺牲层堆叠结构直到基材的开孔231(如 图10至图11所绘示)之中形成垂直通道结构。此步骤可以包括，在电荷储 存结构的多重材料层的隧穿层910上沉积第一通道薄膜1010(如图10所绘 示)，以及在第一通道薄膜1010上沉积第二通道薄膜1110(如图11所绘示)。 此步骤更进一步的描述，请参照图10至图11。
在步骤2150中，可以在垂直通道结构以及位于绝缘层侧壁上的电荷 储存层之间沉积介电材料810(如图8所绘示)，更进一步地描述请参照图7 至图8。
流程图中所绘示的步骤其顺序并不代表这些步骤的执行顺序。例如， 沉积介电材料的步骤2150，可以在步骤2140之前执行，以形成垂直通道 结构。
图22是根据本说明书的一实施例所绘示的集成电路存储器的方块图。 在图22所绘示的实施例中，集成电路存储器2200包括栅极环绕式垂直通 道存储器阵列2260，其包括电荷储存结构，此电荷储存结构包括在绝缘层 的凹陷侧壁上的锯齿状电荷储存层。
存储器阵列2260包括通过位于基材上的多个绝缘层隔开的多个导电 条带所组成的导电条带堆叠结构，以及设置在穿过导电条带堆叠结构直到 基材的开孔中的垂直通道结构。电荷储存结构设置在多个导电条带和垂直 通道结构的交叉点处，电荷储存结构包括多重材料层。具有侧壁的绝缘层 从垂直通道结构向内凹陷，电荷储存结构的多重材料层的电荷储存层设置 在绝缘层的侧壁上，用来作为衬里。绝缘层的侧壁围绕垂直通道结构和隧穿层。介电材料设置在垂直通道结构和绝缘层侧壁上的电荷储存层之间。
导电条带堆叠结构包括一个顶部导电条带阶层、多个中间导电条带阶 层和一个底部导电条带阶层。电荷储存结构的多重材料层中的阻挡层和电 荷储存层，沿着中间导电条带阶层的多个导电条带侧面以及绝缘层的侧壁 形成锯齿状凹陷。电荷储存结构的多重材料层中的隧穿层设置在电荷存储 层上方和介电材料上方。
行译码器2250耦合到包括含串列选择线SSL、字线WL和接地选择 线GSL...等的多条导线2255，并且沿着存储器阵列2260中的行方向排列。 列译码器2263耦合到多条位线2264，并沿着存储器阵列2260中的列方向 排列，用以从存储器阵列2260中的存储单元读取和写入资讯。位址经由 总线2265提供给列译码器2263和行译码器2250。感测放大器/数据输入 结构2266，在本实施例中，是经由数据总线2267耦合到列译码器2263。 数据是通过数据输入线2271从集成电路2200的输入/输出端口或从集成电 路2200内部或外部的其他数据源提供。在本实施例中，集成电路2200包 括其他电路2274，例如通用处理器或专用应用电路，或者是被可写入电阻 存储单元阵列所支持，能提供系统单芯片(system-on-a-chip)功能的模块组 合。数据通过数据输出线2272从感测放大器/数据输入结构2266提供给集成电路2200上的输入/输出端口，或提供给集成电路2200内部或外部的其 他数据目的地。
在本实施例中，使用偏压安排状态机来实现的控制器2269，控制了通 过电压源所产生或提供的偏压安排电源电压2268，例如读取、验证、写入 和擦除电压的施加。控制器2269可以被配置来对存储器阵列2260中的存 储单元执行写入操作。
控制器可以使用本领域已知的专用逻辑电路来实现。在另一实施例 中，控制器可以包括在与执行电脑程序以控制存储器元的操作的同一个集 成电路上实现的通用处理器。在其他实施例中，专用逻辑电路和通用处理 器的组合可用于实现控制器。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任 何该技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界 定的为准。

Claims (10)

1.一种存储器元件，包括：
一导电条带堆叠结构，位于一基材上，由多个导电条带所组成，且这些导电条带是通过多个绝缘层来彼此隔离；
一垂直通道结构，位于穿过该导电条带堆叠结构直到该基材的一开孔中；
多个电荷储存结构，设置在这些导电条带和该垂直通道结构的多个交叉点上，且这些电荷储存结构包括多重材料层；
这些绝缘层具有多个侧壁，由该垂直通道结构向内凹陷，这些电荷储存结构的该多重材料层中的一电荷储存层设置于每一这些绝缘层的该侧壁上；以及
一介电材料，设置在该垂直通道结构与位于这些绝缘层的这些侧壁上的该电荷储存层之间。
2.根据权利要求1所述的存储器元件，其中该导电条带堆叠结构包括一顶部导电条带阶层、多个中间导电条带阶层和一底部导电条带阶层；这些电荷储存结构的该多重材料层中的一阻挡层和该电荷储存层，沿着该中间导电条带阶层的多个导电条带侧面以及这些绝缘层的这些侧壁形成锯齿状凹陷。
3.根据权利要求2所述的存储器元件，其中这些电荷储存结构的该多重材料层中的一隧穿层设置在该电荷储存层和该介电材料上方。
4.根据权利要求1所述的存储器元件，其中该垂直通道结构，包括：
一第一通道薄膜，位于这些电荷储存结构的该多重材料层中的该隧穿层上方；以及
一第二通道薄膜，位于该第一通道薄膜上方。
5.根据权利要求4所述的存储器元件，更包括一焊垫，具有一上端连接到该第二通道薄膜。
6.根据权利要求1所述的存储器元件，其中该导电条带堆叠结构包括一顶部导电条带阶层、多个中间导电条带阶层和一底部导电条带阶层；更包括：
一结晶半导体插塞，位于该开孔中，设置在该基材上并与该基材接触；且该结晶半导体插塞具有一顶表面，位于该中间导电条带阶层的下方，以及该底部导电条带阶层的上方。
7.根据权利要求6所述的存储器元件，其中该垂直通道结构，包括：
一第一通道薄膜，位于该电荷储存结构的该多重材料层中的该隧穿层上方；以及
一第二通道薄膜，位于该第一通道薄膜上方，并且连接至该结晶半导体插塞。
8.根据权利要求6所述的存储器元件，更包括：一高介电系数材料层，设置在该结晶半导体插塞和该中间导电条带阶层的多个导电条带之间。
9.根据权利要求1所述的存储器元件，更包括：
一源极线，穿过该导电条带堆叠结构，连接到该基材，并通过一间隙壁与该导电条带堆叠结构中的多个导电条带隔离；以及
该间隙壁连接到一底部绝缘层，该底部绝缘层是用来将该导电条带堆叠结构的该底部导电条带阶层与该基材隔离。
10.根据权利要求1所述的存储器元件，其中该导电条带堆叠结构包括一顶部导电条带阶层、多个中间导电条带阶层和一底部导电条带阶层；更包括：
一高介电系数材料层，设置在这些电荷储存结构和该中间导电条带阶层的多个导电条带之间。
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