CN114914246A - 弯曲通道三维垂直存储器结构及其制造方法 - Google Patents

弯曲通道三维垂直存储器结构及其制造方法 Download PDF

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CN114914246A CN202110337097.5A CN202110337097A CN114914246A CN 114914246 A CN114914246 A CN 114914246A CN 202110337097 A CN202110337097 A CN 202110337097A CN 114914246 A CN114914246 A CN 114914246A
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Abstract

本公开有关于一种弯曲通道三维垂直存储器结构及其制造方法，该垂直存储器结构包括一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过交替的多个层的垂直开口。多个绝缘材料层和多个字线材料层之一具有面向开口的多个凹入内表面。第一导电柱和第二导电柱是设置于垂直开口内。数据储存结构是设置于多个字线材料层的多个内表面上，包括多个凹入内表面上。半导体通道层是设置于环绕垂直开口的周边的数据储存结构上，并具有与第一导电柱和第二导电柱接触的第一和第二源极/漏极端子。

Description

弯曲通道三维垂直存储器结构及其制造方法
技术领域
本公开涉及高密度存储器装置，且特别涉及其中存储单元的多个平面配置成提供三维3D阵列的弯曲通道三维垂直存储器结构及其制造方法。
背景技术
随着集成电路中的装置的关键尺寸缩小到普通存储单元技术的极限，设计者一直在寻找用于叠层存储单元的多个平面以实现更大的储存容量并实现更低的每位成本的技术。举例而言，薄膜晶体管技术可施加至下述电荷捕捉存储器技术中：Lai等人「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」(IEEE Int′lElectron Devices Meeting，11-13 Dec.2006)；Jung等人「Three Dimensionally StackedNAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILDand TANOS Structure for Beyond 30nm Node」 (IEEE Int′l Electron DevicesMeeting，11-13 Dec.2006)。
平面NOR闪存为用于高速应用的随机存取存储器，但是受限于密度。三维叠层的NAND闪存相较于平面NOR闪存具有更高的密度，但不是随机存取存储器，并且具有相对较低的工作速度。
期望提供用于具有更高密度、随机存取和更高操作速度的三维叠层集成电路存储器的技术。
发明内容
本公开提供一种垂直存储器结构，其系可用于实现具有弯曲通道结构的存储单元的高密度3D NOR存储器阵列，此弯曲通道结构可为一凸形通道结构或一凹形通道结构，其系设置于穿过绝缘材料和字线材料的多个交替层的多个列中。
如本公开所述的垂直存储器结构可包括一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过其中的垂直开口。多个绝缘材料层和多个字线材料层之一具有面向开口的多个凹入内表面，此多个凹入内表面相对于面向叠层中交替的多个层的邻近者的开口的多个内表面而凹入。第一导电柱系设置于垂直开口的第一侧内和第一侧上。第二导电柱系设置于垂直开口的第二侧内和第二侧上，并与第一导电柱分开。数据储存结构(包括例如电介质电荷捕捉数据储存结构)系设置于多个字线材料层的多个内表面上，包括多个凹入内表面上。半导体通道层系设置于环绕垂直开口的周边的数据储存结构上。半导体通道层具有多个第一和第二源极/漏极端子，其是与垂直开口的第一侧和第二侧上的第一导电柱和第二导电柱接触。
对于其中绝缘材料层凹入的实施例，形成凸形通道结构，其系以平行于垂直方向的平面中以半径而弯曲环绕多个字线层。对于其中字线材料层凹入的实施例，形成凹形通道结构，其系在多个绝缘材料层之间以平行于垂直方向的平面内的半径而弯曲。
本公开实施例是叙述垂直开口的周边在叠层中的多个字线材料层的一给定层的内表面处具有一开口平均半径(在垂直于开口垂直方向的平面上)，第一导电柱和第二导电柱有小于所述给定层的开口平均半径的一半的多个平均半径。同样地，本公开实施例是叙述第一导电柱和第二导电柱具有多个平均半径(在与开口的垂直方向正交的平面中)，其系大于开口平均半径的四分之一、且小于开口平均半径的一半。
由此，一列的多个存储单元是沿着多个垂直导体来形成，并且可以NOR配置来配置，此列中的每个存储单元是设置在字线材料层和垂直导体的交叉点处，内衬于垂直开口的壁的通道材料薄膜层是与垂直导体接触。
本公开叙述一种制造垂直存储器结构的方法。其系可例如包括形成一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过交替的多个层的一垂直开口。包括使多个绝缘材料层和多个字线材料层之一凹入以形成面对开口的多个凹入内表面的步骤，其中多个凹入内表面相对于面对叠层中交替的多个层的邻近者的开口的多个内表面而凹入。叙述形成数据储存结构的步骤，数据储存结构包括例如内衬于多个字线材料层的多个内表面上的介电电荷捕捉层。还包括在环绕垂直开口的周边的数据储存结构上形成半导体通道层的步骤。制造工艺包括在垂直开口内形成与半导体通道层接触的第一导电柱和第二导电柱，以在垂直开口的第一侧和第二侧上形成第一和第二源极/漏极端子。
本公开实施例是叙述，其中所述形成一叠层的步骤包括：首先形成一叠层的交替的多个绝缘材料层和多个牺牲材料层，并使用字线材料来替换多个牺牲材料层的至少一部分。在这样的实施例中，凹入的步骤可包括在形成数据储存结构之前使多个绝缘材料层和多个牺牲材料层之一凹入，然后使用字线材料来替换多个牺牲材料层的至少一部分。
通过阅读下述图式和说明书，可看见本公开的其他方面和优点。
附图说明
图1A为如本公开所述的凹形通道垂直存储器结构的X-Z平面中的横截面。
图1B为凹形通道垂直存储器结构的X-Y平面中的图1A的线A-A处的横截面。
图1C为形成存储单元阵列的多个垂直存储器结构的布局图。
图1D为例如图1A至图1C所示的存储单元阵列的电路图。
图2至图9是示出可用于制备图1A至图1C的凹形通道、垂直存储器结构的制备工艺中的阶段。
图10为用于制备工艺的流程图，此制备工艺系类似于图2至图9所示的凹形通道、垂直存储结构。
图11A为如本公开所述的凸形通道垂直存储器结构在X-Z平面中的横截面。
图11B为凸形通道垂直存储器结构的X-Y平面中的图11A的线A-A处的截面图。
图12至图19系绘示出可用于制造图11A至图11B的凸形通道、垂直存储器结构的制备工艺中的阶段。
图20为用于制造过程的流程图，此制造过程系类似于图12至图19所示的凸形通道、垂直存储结构。
图21为包括如本公开所述的垂直存储器结构的集成电路存储器的简化框图。
【符号说明】
201：芯片
202：绝缘材料层
210：绝缘材料层
211～218：牺牲材料层
240：垂直开口
301：凹部
302：凹入内表面
401：薄膜通道层
402：箭头
503：绝缘材料层
504：表面
510：绝缘材料
511，512：开口
601：空隙
701：第一导电柱
702：第二导电柱
710：表面
811～818：空隙
911～918：字线
920：绝缘材料层
928：数据储存结构
930：存储单元
950：字线
951，952，953，954：垂直存储器结构
961A，961B：位线
990，991：存储单元
1001，1002：接触塞
1015，1025，1035，1045，1055，1065，1075，1085：方块
1211～1218：牺牲材料层
1240：垂直开口
1301：凹部
1302：凹入内表面
1401：薄膜通道层
1402：箭头
1503：绝缘材料层
1504：表面
1510：绝缘材料
1511，1512：开口
1701：第一导电柱
1702：第二导电柱
1811～1818：空隙
1911～1918：字线
1920：绝缘材料层
1928：数据储存结构
2001，2002：接触塞
2010，2020，3030，3040，3050，3060，3070，3080：方块
2100：集成电路存储器装置
2150：位线译码器
2152：电路
2155：位线
2160：存储器阵列
2163：字线译码器
2164：字线
2165：总线
2166：方块
2167：数据总线
2168：方块
2169：控制器
2171：数据输入线
2172：数据输出线
2174：其他电路
R1：开口平均半径
R2：平均半径
S/D1，S/D2：触点
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
请参照图1A-图1D至图21，提供了对本公开实施例的详细叙述。
图1A是示出包括多个存储单元的一垂直存储器结构。垂直存储器结构包括交替的多个绝缘材料层210和多个字线材料层(例如钨或其他导电材料)的叠层，其中在此示例中字线材料的各个层系构成字线911-918。
叠层系形成在基板上，此基板在此示例中包括在半导体芯片201上的绝缘材料层202。
多个交替层的叠层包括穿过叠层的一垂直开口，其具有如下所述的配置于其中的结构。多个绝缘材料层210的多个内表面和多个字线材料层的多个内表面系面对垂直开口的多个外表面。如上所述，多个绝缘材料层210和多个字线材料层之一具有多个凹入内表面。
于图1A的实施例中，多个字线材料层具有多个凹入内表面，其系相对于面向叠层中交替的多个绝缘材料层210的邻近者的开口而凹入。因此，构成字线917的字线材料层具有一凹入内表面，其系相对于紧邻于其上及其下的多个绝缘材料层210的多个内表面而凹入。多个凹入内表面可相对于邻近的多个绝缘材料层之间的垂直开口向外弯曲。此凹部可连续环绕于垂直开口的周边，从而形成一水平沟槽。
垂直存储器结构包括第一垂直导电柱701，其系位于垂直开口的第一侧内和第一侧上。同样地，垂直存储器结构包括第二垂直导电柱702，其系位于垂直开口的第二侧内和第二侧上。在此横截面中，第一导电柱和第二导电柱通是通过绝缘材料510与第一导电柱701分开。在此示例中，垂直导电柱701和垂直导电柱702是通过绝缘材料层503在叠层上方延伸至平坦化的表面504。
数据储存结构(例如数据储存结构928)设置于每个字线材料层的内表面上，包括设置于多个凹入内表面上。数据储存结构(例如数据储存结构928)可包括介电电荷捕捉膜(例如使用所谓的SONOS、BE-SONOS和相关技术实现的介电电荷捕捉膜)，其包括具有隧穿层(例如氧化硅、或氧化硅/氮化硅组合(例如氧化物/氮化物/氧化物))、电荷捕捉层(例如氮化硅或其他材料)以及阻挡层(氧化硅、氧化铝及其混合物)的多层电介质。
在所示的范例中，多个数据储存结构(例如数据储存结构928)系排列于字线材料层地上侧和下侧以及字线材料层的内表面上。
半导体通道层401系设置于环绕垂直开口的周边的多个数据储存结构，其中垂直开口的周边系位于至少多个字线的多个水平处的多个数据储存结构和第一和第二垂直导电柱701、702之间。半导体薄膜通道层具有多个第一和第二源极/漏极端子，其是与垂直开口的第一侧和第二侧上的第一导电柱和第二导电柱接触。
通道层为薄膜半导体层(例如多晶硅、锗和硅/锗)，用于在存储单元的操作期间进行电荷传输。
垂直开口中的第一导电柱701和第二导电柱702系填充通过多个绝缘材料层210之间的多个字线材料层的多个凹入内表面和薄膜通道层401所形成的区域。因此，薄膜通道层401在每个字线911-918处形成一凹形通道区域，其系延伸环绕于垂直开口的周边。在每一层(例如字线917处的层)处，形成一存储单元930。多个字线材料层的多个凹入内表面上的此凹形通道区域可连续环绕于垂直开口的周边，从而形成一水平通道。由此形成的存储单元是于邻近的多个绝缘材料层之间具有一弯曲且受限的通道层(curved and confinedchannel layer)。此结构可产生多个存储单元的各层之间实现更好的隔离以及当活化叠层中的一给定存储单元时减少相邻存储单元的干扰。
绝缘材料层920设置于叠层之上。接触塞1001和1002可通过绝缘材料920来形成，用以在平坦化表面504处连接至垂直导电柱701和702。
多个位线选择晶体管(未绘示)可设置于各自的接触塞1001、1002之上并且连接至各自的接触塞1001、1002。多个位线选择晶体管(未绘示)可设置于此多个位线选择晶体管的多个位线选择晶体管之上并且连接至此多个位线选择晶体管的多个位线选择晶体管，其中多个位线系延伸于与第一方向(X方向)正交的第二方向(Y方向)上。多个栅极线可设置于多个位线选择晶体管的水平处并且连接至此多个位线选择晶体管中的多个位线选择晶体管。多个位线选择晶体管可包括于多个下端处连接至各自的多个垂直导电结构的多个通道膜。
图1B为穿过存储单元930的图1A的线A-A处的截面图。
在此示例中，如图所示的垂直开口为圆形的。在其他实施例中，垂直开口可为椭圆形或具有其他形状。
在垂直开口内，第一导电柱701和第二导电柱702系设置成穿过绝缘材料510。
如图1B所示，构成字线917的字线材料层具有设置在其内表面上的一数据储存结构928。薄膜通道层401(例如多晶硅)设置于数据储存结构928上，并延伸环绕于垂直开口的周边。薄膜通道层401在垂直开口的第一侧上具有与第一导电柱701的触点S/D1，并且在垂直开口的第二侧上具有与第二导电柱702的触点S/D2。源极/漏极端子形成在触点S/D1和S/D2上。
在此层处形成的存储单元(930)具有多个通道区域，其系延伸环绕于垂直开口的周边，如箭头(例如箭头402)所示，其中此箭头指出多个触点S/D1和S/D2处的多个源极/漏极端子之间的电流流动方向。一列的多个存储单元系以NOR结构设置于多个垂直导体上，此列中的每个存储单元系位于排列于垂直开口的多个闭上的字线材料层和通道材料薄膜层的交叉点处。
存储单元可为电介质电荷捕捉存储单元，其中电荷被捕捉于源极和漏极端子之间的通道区域上于代表数据的数据储存结构928中。存储单元的栅极系由字线917所形成。
垂直开口在构成字线917的字线材料层的内表面处包含一外周边，外周边具有如本范例(不包括数据储存结构928和薄膜通道层401的厚度)所示的一开口平均半径R1。第一导电柱和第二导电柱具有平均半径R2，其系可为相同的(但不是必须相同)。于有利的实施例中，平均半径R2大于开口平均半径R1的四分之一，并且小于开口平均半径R1的一半。因此，垂直导电柱701和702可以电性隔离，并由于较大的横截面积而相对导电，并具有与薄膜通道层401电性接触的较大面积。
图1C为包括多个垂直存储器结构(如图1A所示的设置成穿过单一叠层的多个字线)的阵列的布局图。因此，示出了在叠层的一给定层处的字线950。垂直存储器结构951、952、953、954系设置于多个偏移行(offset rows)中，以穿过此叠层的多个字线(包括字线950)来提高密度。于其他实施例中，多个垂直存储器结构可配置成于一直线中，或配置成其他合适的配置以用于特定的实施例。
多个覆盖位线(例如位线961A、961B)系形成以电性连接(或可操作地耦接)至多个存储器结构的每一者的多个垂直导电柱。因此，可在集成电路上实现一大阵列的多个垂直存储器结构。
图1D为如图1C所绘示的存储单元的NOR阵列的示意性电路图。
因此，多个垂直导电柱包括SL1和BL1、SL2和BL2、SL3和BL3以及SL4和BL4。在每一层上，各自的字线WL1至WL8系配置并被多个导电柱穿透。多个存储单元(例如存储单元990、991)设置于多个字线和多个垂直导电柱的交叉点处。
图2至图9系绘示出如图1A和图1B的凹形通道垂直存储器结构的制造过程中的各个阶段。
图2系绘示一子组件，其是于提供包括半导体芯片201和绝缘材料层202的基板之后，形成在交替的多个绝缘材料层210(例如氧化硅)和多个牺牲材料层(例如氮化硅)的基板上的叠层，其中牺牲材料系设置于多个字线的多个位置(例如牺牲材料层211至218的位置)中的叠层中，并刻蚀穿过从牺牲材料的最底层的位置(例如牺牲材料层211的位置)下面延伸的叠层至绝缘材料层202(于此范例中)的表面的一垂直开口240。
图3系绘示一子组件，其系在使用对于牺牲材料相对于绝缘材料210具有高选择性的干法或湿法刻蚀技术以拉回(pull back)牺牲材料的内表面之后。举例而言，当绝缘材料为氧化硅且牺牲材料为氮化硅时，湿刻蚀技术可使用H3PO4的溶液。作为拉回刻蚀(pullbacketching)的结果，牺牲材料层(例如牺牲材料层218)的多个内表面系面对垂直开口的多个外表面，此多个内表面是于邻近的多个绝缘材料层210之间弯曲。此系形成多个凹部(例如凹部301)，其系由多个绝缘材料层210的多个边缘和多个牺牲材料层的多个凹入内表面(例如凹入内表面302)所定义。
图4系绘示一子组件，其是于此结构上沉积通道材料的薄膜通道层401并再以各向异性刻蚀(anisotropic etching)从垂直开口的底部和顶部移除材料之后。薄膜通道层401系内衬于环绕开口的全部周边的垂直结构的多个内表面。薄膜通道层401系设置于多个牺牲材料层的多个凹入内表面上，并设置于多个绝缘材料层210的多个凸出内表面上。如于凹部301中所见，薄膜通道层401系覆盖并弯曲环绕(平行于垂直开口的垂直方向的平面上的半径)于多个牺牲材料层的多个凹入内表面、凹部的顶部上的邻近的绝缘材料层210的暴露底面、以及凹部的底部上的邻近的绝缘材料层210的暴露顶面。同样地，在此实施例中，薄膜通道层401系覆盖于多个绝缘材料层210的多个凸出内表面，从而使其从牺牲材料的顶层连续至垂直开口的牺牲材料的底层。于其他实施例中，可从多个绝缘材料层210的多个暴露内表面移除薄膜通道层401。
图5系绘示一子组件，其是于填充具有绝缘材料510(包括叠层上的绝缘材料层503)的垂直开口、通过例如化学机械抛光来平坦化一结构、并再形成多个开口511、512(其系可形成穿过其中的多个垂直导体)之后。用于多个垂直导体的多个开口511、512系从于本实施例中待被用作字线的最底部的牺牲材料层211下方延伸至下方的绝缘材料层202。
图6系绘示一子组件，其是于一拉回刻蚀(pullback etch)以从多个凹部中移除绝缘材料510来形成空隙(例如空隙601)之后。因此，在绝缘材料510的拉回(pullback)之后，凹部301内的空隙601系通过薄膜通道层401保持具有内衬的(lined)，但否则为空的。
图7系绘示一子组件，其是于进行垂直导体填充之后，例如将填充多晶硅塞填入多个开口511、512(包括填充多个凹部(例如凹部301))。然后施加回蚀或平坦化步骤(例如化学机械抛光)以形成平坦表面710。填充在多个开口511和512中的多个垂直导体是与薄膜通道层401电性接触。
图8系绘示出一子组件，其为移除多个牺牲材料层211-218之后。此系可通过将相对于绝缘材料及相对于薄膜通道层401的材料而对氮化硅或其他牺牲材料具有高度选择性的刻蚀化学物质施加于横向开口(未绘示)来实现。由于移除了牺牲材料，在多个绝缘材料层210之间形成了多个空隙811-818，而且未移除薄膜通道层401。
图9系绘示一子组件，其系使多个空隙811-818内衬于一些实施例中包括多层电介质电荷捕捉结构的数据储存结构之后。因此，举例而言，数据储存结构928可通过接触于薄膜通道层401的隧穿层、隧穿层上的电荷捕捉层、以及面向多个空隙的其余部分的阻挡层所形成。在形成数据储存结构928之后，在介电电荷捕捉实施例中，多个空隙可通过字线材料(例如钨或其他合适导体)所填充，以形成接触于数据储存结构的阻挡层的多个字线911-918。同样地，绝缘材料层920(例如层间电介质)可形成于此结构上。
此后，执行金属化工艺和其他后端工艺，以形成一完整的垂直存储器结构(例如图1A和图1B所示的完整的垂直存储器结构)。
图10系绘示制备工艺的一范例的简化流程图，此制备工艺系用于使多个绝缘材料层和多个字线材料层之一凹入以形成面对开口的多个凹入内表面，此多个凹入内表面系相对于面对叠层中邻近的多个交替层的开口的多个内表面凹入。图10系绘示出一种制备工艺，包括首先形成交替的绝缘材料层和牺牲材料层的一叠层，并且用字线材料代替牺牲材料层的至少一部分。
在图10中，字线材料具有多个凹入内表面以形成一凹形通道NOR单元(concavechannel NOR cell)。因此，图10的制备工艺为一种用于制造类似于图1A和图1B的凹形通道垂直存储器结构的方法。在参照图2至图9所述的阶段之后，包括形成交替的绝缘材料层和牺牲材料层的一叠层(方块1015)。接下来，制造工艺包括刻蚀穿过多个交替层的多个垂直开口以形成多个垂直开口的一阵列(方块1025)。接下来，沿着多个垂直开口的多个侧面使牺牲材料层凹入，以形成面对多个垂直开口的多个凹入内表面。此些凹入内表面系相对于叠层中的多个绝缘材料层的多个内表面凹入(方块1035)。作为凹入工艺的结果，垂直开口的多个侧面系通过环绕延伸于开口的周边的多个凹部来形成凹槽或锯齿状。接下来，制造工艺包括形成一半导体通道层，其系环绕多个垂直开口的周边，包括多个牺牲材料层和多个凹入内表面上(方块1045)。制造工艺包括在多个垂直开口的内部形成第一垂直导电柱和第二垂直导电柱，且其系设置于多个垂直开口的第一侧和第二侧上。第一导电柱和第二导电柱系接触半导体通道层(方块1055)。制造工艺包括移除多个绝缘材料层之间的多个牺牲材料层，而不移除已经形成在多个牺牲材料层的多个凹入内表面上的半导体通道层(方块1065)。然后，在通过移除多个牺牲材料层而留下的多个空隙内形成多个数据储存结构。此系可包括形成内衬有多个空隙的介电电荷捕捉层(方块1075)。然后，制造工艺包括将字线材料沉积在多个空隙内的多个数据储存结构上(方块1085)。
可执行用于金属化和其他后端工艺的额外工艺以完成半导体芯片。
图11A系绘示出包括多个存储单元的垂直存储器结构。垂直存储器结构包括交替的绝缘材料层210和字线材料层(例如钨或其他导电材料)的一叠层，其中字线材料的各个层在此示例中系构成字线1911-1918。
叠层形成在基板上，基板在此示例中包括半导体芯片201上的绝缘材料层202。
多个交替层的叠层包括穿过叠层的一垂直开口，其系具有配置其中并如下所述的结构。绝缘材料层210和字线材料层的多个内表面系对应于垂直开口的多个外表面。如上所述，绝缘材料层210和字线材料层之一具有多个凹入内表面。
在此实施例中，多个绝缘材料层210具有多个凹入内表面，其系相对于面向叠层中交替的字线材料层的邻近者的开口的多个内表面凹入。因此，邻近多个字线(例如字线1917和1918)的绝缘材料层210系紧接在其上方和下方具有多个凹入内表面，其系相对于多个字线材料层的多个内表面。此凹部可连续环绕于垂直开口的周边，从而形成一水平沟槽。
垂直存储器结构包括第一导电柱1701，其系位于垂直开口的第一侧内和第一侧上。同样地，垂直存储器结构包括第二垂直导电柱702，其系位于垂直开口的第二侧内和第二侧上，且在此横截面中通过绝缘填充材料1510与第一导电柱1701分开。在此示例中，垂直导电柱1701和垂直导电柱1702可通过绝缘材料层1503在叠层上方延伸至平坦化的表面1504。
数据储存结构(例如数据储存结构1928)设置于每个字线材料层的内表面上，包括设置于多个凹入内表面上。数据储存结构(例如1928)可包括介电电荷捕捉膜(例如使用所谓的SONOS、BE-SONOS和相关技术实现的介电电荷捕捉膜)，其包括具有隧穿层(例如氧化硅、或氧化硅/氮化硅组合(例如氧化物/氮化物/氧化物))、电荷捕捉层(例如氮化硅或其他材料)以及阻挡层(氧化硅、氧化铝及其混合物)的多层电介质。
在所示的范例中，多个数据储存结构(例如数据储存结构1928)系排列于字线材料层地上侧和下侧以及字线材料层的内表面上。
半导体通道层1401系设置于环绕垂直开口的周边的多个数据储存结构，其中垂直开口的周边系位于至少多个字线的多个水平处的多个数据储存结构和第一和第二垂直导电柱1701、1702之间。半导体薄膜通道层具有多个第一和第二源极/漏极端子，其是与垂直开口的第一侧和第二侧上的第一导电柱和第二导电柱接触。
垂直开口中的第一导电柱1701和第二导电柱1702系填充通过多个字线材料层之间的绝缘材料层210和薄膜通道层1401的多个凹入内表面所形成的区域。因此，薄膜通道层1401在每个字线1911-1918处形成一凸形通道区域，其系延伸环绕于垂直开口的周边。在每一层(例如字线1917处的层)处，形成一存储单元。包裹在多个字线材料层的多个内表面上的此凸形通道区域可连续环绕于垂直开口的周边，从而形成一水平通道。
绝缘材料层1920设置于叠层之上。接触塞2001和2002可通过绝缘材料1920来形成，以在平坦表面1504处连接至垂直导电柱1701和1702。
多个位线选择晶体管(未绘示)可设置于各自的接触塞2001、2002之上并且连接至各自的接触塞2001、2002。多个位线选择晶体管(未绘示)可设置于此多个位线选择晶体管的多个位线选择晶体管之上并且连接至此多个位线选择晶体管的多个位线选择晶体管，其中多个位线系延伸于与第一方向(X方向)正交的第二方向(Y方向)上。多个栅极线可设置于多个位线选择晶体管的水平处并且连接至此多个位线选择晶体管中的多个位线选择晶体管的对应的多个列，多个栅极线是于第一方向上延伸。多个位线选择晶体管可包括于多个下端连接至各自的多个垂直导电结构的多个通道膜。多个位线可通过多个通道膜的各个上端的触点而连接至多个位线选择晶体管的对应的多个行。
图11B为通过形成存储单元处的字线1917的图11A的线A-A处的截面图。
在此示例中，所示的垂直开口为圆形的。在其他实施例中，垂直开口可为椭圆形或具有其他形状。
在垂直开口内，第一导电柱1701和第二导电柱1702系设置成穿过绝缘填充材料1510。
如图11B所示，构成字线1917的字线材料层具有设置在其内表面上的一数据储存结构1928。薄膜通道层1401(例如多晶硅)设置于数据储存结构1928上，并延伸环绕于垂直开口的周边。薄膜通道层1401在垂直开口的第一侧上具有与第一导电柱1701的触点S/D1，并且在垂直开口的第二侧上具有与第二导电柱1702的触点S/D2。源极/漏极端子形成在触点S/D1和S/D2上。
在此层处形成的存储单元具有多个通道区域，其系延伸环绕于垂直开口的周边，如箭头(例如箭头1402)所示，其中此箭头指出触点S/D1和S/D2处的多个源极/漏极端子之间的电流流动方向。
存储单元可为电介质电荷捕捉存储单元，其中电荷被捕捉于源极端子和漏极端子之间的通道区域上数据储存结构928中。存储单元的栅极系由字线1917所形成。存储单元具有一弯曲外部通道层，包裹环绕于如通过邻近的多个绝缘材料层所暴露的多个字线材料层。此结构可导致具有较高边缘场的一更好的耦合比(better coupling ratio)以支持电荷隧穿场，用以编程或擦除叠层中的给定单元。此外，凸形配置在垂直方向上提供了更大的通道宽度，相对于更窄的通道宽度，这可以在给定的工作条件下支持更高的电流。
垂直开口在构成字线1917的字线材料层的内表面上具有一外周边，外周边具有如本示例中所示的开口平均半径R1(不包括数据储存结构1928和薄膜通道层1401的厚度)。第一导电柱和第二导电柱具有多个平均半径R2，其系可为相同的(但不是必须相同)。在有利的实施例中，平均半径R2大于开口平均半径R1的四分之一，并且小于开口平均半径R1的一半。因此，垂直导电柱1701和1702可以电性隔离，并且由于较大的横截面积而相对导电，并具有与薄膜通道层1401的电性接触的较大面积。
具有凹形通道的图11A和图11B的垂直存储器结构可如图1C和图1D所示配置以形成大规模的密集型NOR存储器阵列。
图12至图19系绘示出类似于图11A和图11B的凹形通道垂直存储器结构的制备工艺中的阶段。
图12系绘示一子组件，其是于提供包括半导体芯片201和绝缘材料层202的基板之后，形成在交替的多个绝缘材料层210(例如氧化硅)和多个牺牲材料层(其为氮化硅)的基板上的叠层，其中牺牲材料系设置于多个字线的多个位置(例如牺牲材料层1211至1218的位置)中的叠层中，并刻蚀穿过从牺牲材料的最底层的位置(例如牺牲材料层1211的位置)下面延伸的叠层至绝缘材料层202(于此范例中)的表面的一垂直开口1240。
图13系绘示一子组件，其系在使用对于绝缘材料210相对于牺牲材料具有高选择性的干法刻蚀、SICONI刻蚀或湿法刻蚀(去离子HF)技术以拉回(pull back)绝缘材料的内表面之后。作为拉回刻蚀(pullback etching)的结果，绝缘材料层具有面对垂直开口的多个外表面的多个内表面(例如内表面1302)，此多个内表面是于邻近的多个牺牲材料层之间弯曲。此系形成多个凹部(例如凹部1301)，其系由在多个位置(例如牺牲材料层1211至1218的位置)处的多个牺牲材料层的多个外边缘和多个绝缘材料层的多个凹入内表面(例如1302)所定义。
图14系绘示一子组件，其是于此结构上沉积通道材料的薄膜通道层1401并再以各向异性刻蚀(anisotropic etching)从垂直开口的底部和顶部移除材料之后。薄膜通道层1401系内衬于环绕开口的全部周边的垂直结构的多个内表面。薄膜通道层1401系设置于多个绝缘材料层的多个凹入内表面上，并设置于多个牺牲材料层的多个凸出内表面上。如于方块1404中所见，薄膜通道层1401系覆盖并弯曲环绕(平行于垂直开口的垂直方向的平面上的半径)于多个牺牲材料层的多个内表面及多个底面、以及邻近的多个绝缘材料层210的多个暴露内表面。同样地，于此实施例中，薄膜通道层1401从垂直开口的最顶部的牺牲材料层连续至最底部的牺牲材料层。在其他实施例中，薄膜通道层1401在多个绝缘材料层210的多个暴露内表面处可能为不连续的。
图15系绘示一子组件，其是于填充具有绝缘材料1510(包括叠层上的绝缘材料层1503)的垂直开口、通过例如化学机械抛光来平坦化一结构、并再形成多个开口1511、1512(其系可形成穿过其中的多个垂直导体)之后。用于多个垂直导体的多个开口1511、1512系从于本实施例中待被用作字线的最底部的牺牲材料层1211下方延伸至下方的绝缘材料层1202。
图16系绘示一子组件，其是于一拉回刻蚀(pullback etch)以从多个凹部中移除绝缘材料1510之后。因此，在绝缘材料1510的拉回之后，凹部1301系通过薄膜通道层1401保持具有内衬的(lined)，但否则为空的。拉回可能会或可能不会从凹部1301内完全移除绝缘材料。
图17系绘示一子组件，其是于进行垂直导体填充之后，例如将填充多晶硅塞填入多个开口1511、1512(包括填充多个凹部(例如凹部1301))。然后施加回蚀或平坦化步骤(例如化学机械抛光)以形成平坦表面。填充在多个开口1511和1512中的多个多晶硅塞是与薄膜通道层1401电性接触。
图18系绘示出一子组件，其为移除多个牺牲材料层1211-1218之后。此系可通过将相对于绝缘材料及相对于薄膜通道层1401的材料而对氮化硅或其他牺牲材料具有高度选择性的刻蚀化学物质施加于横向开口(未绘示)来实现。由于移除了牺牲材料，在多个绝缘材料层210之间形成了多个空隙1811-1818，而且未移除薄膜通道层1401。
图19系绘示一子组件，其系使多个空隙1811-1818内衬于一些实施例中包括多层电介质电荷捕捉结构的数据储存结构之后。因此，举例而言，数据储存结构1928可通过接触于薄膜通道层1401的隧穿层、隧穿层上的电荷捕捉层、以及面向多个空隙的其余部分的阻挡层所形成。在形成数据储存结构1928之后，在介电电荷捕捉实施例中，多个空隙可通过字线材料(例如钨或其他合适导体)所填充，以形成接触于数据储存结构的阻挡层的多个字线1911-1918。多个存储单元系形成如方块1404所见的结果，其系具有多个弯曲通道结构。同样地，绝缘材料层1920(例如层间电介质)可形成于此结构上。
此后，执行金属化工艺和其他后端工艺，以形成一完整的垂直存储器结构(例如图11A和图11B所示的完整的垂直存储器结构)。
图20系绘示制备工艺的一范例的简化流程图，此制备工艺系用于使多个绝缘材料层和多个字线材料层之一凹入以形成面对开口的多个凹入内表面，此多个凹入内表面系相对于面对叠层中邻近的多个交替层的开口的多个内表面凹入。图20系绘示出一种制备工艺，包括首先形成交替的绝缘材料层和牺牲材料层的一叠层，并且用字线材料代替牺牲材料层的至少一部分。
在图20中，多个绝缘材料层具有多个凹入内表面，以形成多个凸形通道NOR单元(convex channel NOR cells)。因此，图20的制备工艺为一种用于制造类似于图11A和图11B的凹形通道垂直存储器结构的方法。在参照图12至图19所述的阶段之后，包括形成交替的绝缘材料层和牺牲材料层的一叠层(方块2010)。接下来，制造工艺包括刻蚀穿过多个交替层的多个垂直开口以形成多个垂直开口的一阵列(方块2020)。接下来，沿着多个垂直开口的多个侧面使绝缘材料层凹入，以形成面对多个垂直开口的多个凹入内表面。此些凹入内表面系相对于叠层中的多个牺牲材料层的多个内表面凹入(方块2030)。作为凹入工艺的结果，垂直开口的多个侧面系通过环绕延伸于开口的周边的多个凹部来形成凹槽或锯齿状。接下来，制造工艺包括形成一半导体通道层，其系环绕多个垂直开口的周边，包括多个牺牲材料层和多个凹入内表面上(方块2040)。制造工艺包括在多个垂直开口的内部形成第一垂直导电柱和第二垂直导电柱，且其系设置于多个垂直开口的第一侧和第二侧上。第一导电柱和第二导电柱系接触半导体通道层(方块2050)。制造工艺包括移除多个绝缘材料层之间的多个牺牲材料层，而不移除已经形成在多个牺牲材料层的多个暴露内表面上的半导体通道层(方块2060)。然后，在通过移除多个牺牲材料层而留下的多个空隙内形成多个数据储存结构。此系可包括形成内衬有多个空隙的介电电荷捕捉层(方块2070)。然后，制造工艺包括将字线材料沉积在多个空隙内的多个数据储存结构上(方块2080)。
可执行用于金属化和其他后端工艺的额外工艺以完成半导体芯片。
图21为根据本技术的集成电路存储器装置的简化方块图。于图21所示的示例中，集成电路存储器装置2100包括三维NOR存储器阵列2160，其系具有凸形通道或凹形通道结构的存储单元阵列。
存储器装置可包括连接到位线2155的电路2152，以施加位线和源极线电压。
位线译码器2150可包括连接到位线2155的电路2152。字线译码器2163系耦接至多条字线2164，用于从存储器阵列2160中的存储单元来读取、擦除和编程数据。地址在总线2165上提供至字线译码器2163和位线译码器2150。在此示例中，方块2166中的感测放大器和数据输入结构系通过数据总线2167而耦接至位线译码器2150。通过数据输入线2171，从集成电路2100上的输入/输出端口或集成电路2100内部或外部的其他数据源来供应数据至方块2166中的数据输入结构。在所示的实施例中，集成电路上还包括其他电路2174，例如通用处理器或专用应用电路、或提供可编程电阻单元阵列所支持的芯片上系统功能的模块组合(a combination of modules providing system-on-a-chip functionality)。在方块2166中，通过数据输出线2172从感测放大器将数据提供至集成电路2100上的输入/输出端口，或者提供至集成电路2100内部或外部的其他数据目的地。
控制器2169是于此示例中实施于偏置配置状态机中，用以控制通过方块2168中的一或多个电压源所产生或提供的偏置配置电源电压的施加，例如编程电压、擦除电压和读取电压。
可使用本领域中已知的专用逻辑电路来实现控制器。在替代实施例中，控制器包括可在同一集成电路上实现的通用处理器，其中通用处理器执行计算机程序以控制装置的操作。在其他实施例中，可将专用逻辑电路和通用处理器的组合用于控制器的实现。
本公开叙述了绘示制备工艺的多个流程图。应当理解的是，在不影响所实现的结构或功能的情况下，许多步骤可以组合、并行执行或以不同的顺序执行。在某些情况下，正如读者将会理解的，只有在做出某些其他更改之情况下，步骤的重新安排也才能获得相同的结果。在其他情况下，正如读者将会理解的，仅当满足某些条件时，步骤的重新安排才能实现相同的结果。此外，应当理解的是，本公开的流程图仅示出与理解本公开有关的步骤，并且应当理解的是，可在所示的内容之前、之后和之间执行用于实现其他功能的许多其他步骤。
尽管通过参考上面详细描述的优选实施例和范例揭露本公开，但是应当理解的是，这些示例仅为示例性的，而不是限制性的。可理解的是，本领域技术人员容易思及的修改和组合将落入本公开的精神和随附权利要求的范围之内。

Claims (12)

1.一种垂直存储器结构，包括：
一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过交替的该多个层的一垂直开口，该多个绝缘材料层和该多个字线材料层之一具有面向该开口的多个凹入内表面，该多个凹入内表面相对于面向该叠层中交替的该多个层的邻近者的该开口的多个内表面而凹入；
一第一导电柱，位于该垂直开口的一第一侧内和该第一侧上；
一第二导电柱，位于该垂直开口的一第二侧内和该第二侧上，并与该第一导电柱分开；
一数据储存结构，设置于包括该多个凹入内表面的该多个字线材料层的该多个内表面上；以及
一半导体通道层，设置于环绕该垂直开口的一周边的该多个数据储存结构上，并且具有多个第一和第二源极/漏极端子，该多个第一和第二源极/漏极端子是与该垂直开口的该第一侧和该第二侧上的该第一导电柱和该第二导电柱接触。
2.根据权利要求1所述的垂直存储器结构，其中该多个凹入内表面为该多个绝缘材料层的多个内表面，该通道层是于该多个字线材料层的多个内表面上凸出。
3.根据权利要求2所述的垂直存储器结构，其中该垂直开口的该周边在该叠层中的该多个字线材料层的一给定层的该内表面处具有一开口平均半径，该第一导电柱和该第二导电柱具有小于所述给定层的该开口平均半径的一半的多个平均半径。
4.根据权利要求2所述的垂直存储器结构，其中该垂直开口的该周边在该叠层中的该多个字线材料层的一给定层的该内表面处具有一开口平均半径，该第一导电柱和该第二导电柱具有大于所述给定层的该开口平均半径的四分之一的多个平均半径。
5.根据权利要求1所述的垂直存储器结构，其中该多个字线材料层、该通道层、该数据储存结构以及该源/漏端子系形成多个存储单元，该多个存储单元系并联连接于该第一导电柱和该第二导电柱之间。
6.根据权利要求1所述的垂直存储器结构，其中该多个凹入内表面为该字线材料的多个内表面，该通道层是于该多个字线材料层的多个内表面处凹入。
7.根据权利要求6所述的垂直存储器结构，其中该垂直开口具有一外周，该外周具有在该叠层中的该多个字线材料层的一给定层的该内表面上的一开口平均半径，该第一导电柱和该第二导电柱具有小于所述给定层的该开口平均半径的一半的多个平均半径。
8.根据权利要求6所述的垂直存储器结构，其中该垂直开口具有一外周，该外周具有在该叠层中的该多个字线材料层的一给定层的该内表面上的一开口平均半径，该第一导电柱和该第二导电柱具有大于所述给定层的该开口平均半径的四分之一的多个平均半径。
9.一种制造一垂直存储器结构的方法，包括：
形成一叠层的交替的多个绝缘体材料和多个字线材料层，具有穿过交替的该多个层的一垂直开口；
使该多个绝缘材料层和该多个字线材料层之一凹入以形成面对该开口的多个凹入内表面，该多个凹入内表面相对于面对该叠层中交替的该多个层的邻近者的该开口的多个内表面而凹入；
形成一数据储存结构，内衬于该多个字线材料层的该多个内表面上；
形成一半导体通道层，位于环绕该垂直开口的一周边的该数据储存结构上；
形成该垂直开口内与半导体通道层接触的一第一导电柱和一第二导电柱，用以在该垂直开口的该第一侧和该第二侧上形成多个第一和第二源极/漏极端子。
10.根据权利要求9所述的制造垂直存储器结构的方法，其中该多个凹入内表面为该多个绝缘材料层的多个内表面，该通道层是于该多个字线材料层的多个内表面上凸出。
11.根据权利要求10所述的制造垂直存储器结构的方法，其中该垂直开口具有一外周边，该外周边在该叠层中的该多个字线材料层的一给定层的该内表面处具有一开口平均半径，该第一导电柱和该第二导电柱具有小于所述给定层的该开口平均半径的一半的多个平均半径。
12.根据权利要求10所述的制造垂直存储器结构的方法，其中该垂直开口具有一外周边，该外周边在该叠层中的该多个字线材料层的一给定层的该内表面处具有一开口平均半径，该第一导电柱和该第二导电柱具有大于所述给定层的该开口平均半径的四分之一的多个平均半径。
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