TWI783418B - 垂直記憶體結構及製造其之方法 - Google Patents

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Abstract

一種垂直記憶體結構，包括一堆疊之交替的複數個絕緣材料層和複數個字元線材料層，具有穿過交替的複數個層之垂直開口。複數個絕緣材料層和複數個字元線材料層之一者具有面向開口之複數個凹入內表面。第一導電柱和第二導電柱係設置於垂直開口內。資料儲存結構係設置於複數個字元線材料層的複數個內表面上，包括複數個凹入內表面上。半導體通道層係設置於環繞垂直開口的周邊之資料儲存結構上，並具有與第一導電柱和第二導電柱接觸之第一和第二源極/漏極端子。

Description

垂直記憶體結構及製造其之方法
本發明係涉及高密度記憶體裝置，並且特別地涉及其中記憶胞的多個平面配置成提供三維3D陣列之記憶體裝置。
隨著集成電路中之裝置的關鍵尺寸縮小到普通記憶胞技術的極限，設計者一直在尋找用於堆疊記憶胞的多個平面以實現更大的儲存容量並實現更低的每位元成本的技術。舉例而言，薄膜電晶體技術可施加至下述電荷捕捉記憶體技術中：Lai等人「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」(IEEE Int'l Electron Devices Meeting,11-13 Dec.2006)；Jung等人「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」(IEEE Int'l Electron Devices Meeting,11-13 Dec.2006)。
平面NOR快閃記憶體係為用於高速應用之隨機存取記憶體，但是受限於密度。三維堆疊的NAND快閃記憶體相較於平面NOR 快閃記憶體具有更高的密度，但不是隨機存取記憶體，並且具有相對較低的工作速度。
期望提供用於具有更高密度、隨機存取和更高操作速度之三維堆疊集成電路記憶體的技術。
敘述一種垂直記憶體結構，其係可用於實現具有彎曲通道結構的記憶胞之高密度3D NOR記憶體陣列，此彎曲通道結構可為一凸形通道結構或一凹形通道結構，其係設置於穿過絕緣材料和字元線材料的複數個交替層之複數個列中。
如本文所述之垂直記憶體結構可包括一堆疊之交替的複數個絕緣材料層和複數個字元線材料層，具有穿過其中的垂直開口。複數個絕緣材料層和複數個字元線材料層之一者具有面向開口之複數個凹入內表面，此複數個凹入內表面相對於面向堆疊中交替的複數個層的鄰近者的開口之複數個內表面而凹入。第一導電柱係設置於垂直開口的第一側內和第一側上。第二導電柱係設置於垂直開口的第二側內和第二側上，並與第一導電柱分開。資料儲存結構(包括例如電介質電荷捕捉資料儲存結構)係設置於複數個字元線材料層的複數個內表面上，包括複數個凹入內表面上。半導體通道層係設置於環繞垂直開口的周邊之資料儲存結構上。半導體通道層具有複數個第一和第二源極/漏極端子，其係與垂直開口的第一側和第二側上之第一導電柱和第二導電柱接觸。
對於其中絕緣材料層凹入之實施例，形成凸形通道結構，其係以平行於垂直方向的平面中以半徑而彎曲環繞複數個字元線層。對於其中字元線材料層凹入之實施例，形成凹形通道結構，其係在複數個絕緣材料層之間以平行於垂直方向的平面內的半徑而彎曲。
實施例係敘述垂直開口的周邊在堆疊中的複數個字元線材料層的一給定層的內表面處具有一開口平均半徑(在垂直於開口垂直方向的平面上)，第一導電柱和第二導電柱有小於所述給定層的開口平均半徑的一半之複數個平均半徑。同樣地，實施例係敘述第一導電柱和第二導電柱具有複數個平均半徑(在與開口的垂直方向正交的平面中)，其係大於開口平均半徑的四分之一、且小於開口平均半徑的一半。
由此，一列之複數個記憶胞係沿著複數個垂直導體來形成，並且可以NOR配置來配置，此列中的每個記憶胞係設置在字元線材料層和垂直導體的交叉點處，內襯於垂直開口的壁之通道材料薄膜層係與垂直導體接觸。
敘述一種製造垂直記憶體結構的方法。其係可例如包括形成一堆疊之交替的複數個絕緣材料層和複數個字元線材料層，具有穿過交替的複數個層之一垂直開口。包括使複數個絕緣材料層和複數個字元線材料層之一者凹入以形成面對開口的複數個凹入內表面之步驟，其中複數個凹入內表面相對於面對堆疊中交替的複數個層的鄰近者的開口的複數個內表面而凹入。敘述形成資料儲存結構之步驟，資料儲存結構包括例如內襯於複數個字元線材料層的複數個內表面上的 介電電荷捕捉層。還包括在環繞垂直開口的周邊之資料儲存結構上形成半導體通道層之步驟。製程包括在垂直開口內形成與半導體通道層接觸之第一導電柱和第二導電柱，以在垂直開口的第一側和第二側上形成第一和第二源極/漏極端子。
實施例係敘述，其中所述形成一堆疊之步驟包括：首先形成一堆疊之交替的複數個絕緣材料層和複數個犧牲材料層，並使用字元線材料來替換複數個犧牲材料層的至少一部分。在這樣的實施例中，凹入之步驟可包括在形成資料儲存結構之前使複數個絕緣材料層和複數個犧牲材料層之一者凹入，然後使用字元線材料來替換複數個犧牲材料層的至少一部分。
藉由閱讀下述圖式、說明書和申請專利範圍，可看見本發明之其他方面和優點。
201:晶片
202:絕緣材料層
210:絕緣材料層
211~218:犧牲材料層
240:垂直開口
301:凹部
302:凹入內表面
401:薄膜通道層
402:箭頭
503:絕緣材料層
504:表面
510:絕緣材料
511,512:開口
601:空隙
701:第一導電柱
702:第二導電柱
710:表面
811~818:空隙
911~918:字元線
920:絕緣材料層
928:資料儲存結構
930:記憶胞
950:字元線
951,952,953,954:垂直記憶體結構
961A,961B:位元線
990,991:記憶胞
1001,1002:接觸塞
1015,1025,1035,1045,1055,1065,1075,1085:方塊
1211~1218:犧牲材料層
1240:垂直開口
1301:凹部
1302:凹入內表面
1401:薄膜通道層
1402:箭頭
1503:絕緣材料層
1504:表面
1510:絕緣材料
1511,1512:開口
1701:第一導電柱
1702:第二導電柱
1811~1818:空隙
1911~1918:字元線
1920:絕緣材料層
1928:資料儲存結構
2001,2002:接觸塞
2010,2020,3030,3040,3050,3060,3070,3080:方塊
2100:集成電路記憶體裝置
2150:位元線解碼器
2152:電路
2155:位元線
2160:記憶體陣列
2163:字元線解碼器
2164:字元線
2165:匯流排
2166:方塊
2167:資料匯流排
2168:方塊
2169:控制器
2171:資料輸入線
2172:資料輸出線
2174:其他電路
R1:開口平均半徑
R2:平均半徑
S/D1,S/D2:觸點
第1A圖係為如本文所述之凹形通道垂直記憶體結構的X-Z平面中的橫截面。
第1B圖係為凹形通道垂直記憶體結構的X-Y平面中之第1A圖的線A-A處的橫截面。
第1C圖係為形成記憶胞陣列的多個垂直記憶體結構的佈局圖。
第1D圖係為例如第1A圖至第1C圖所示之記憶胞陣列的電路圖。
第2圖至第9圖係示出可用於製造第1A圖至第1C圖的凹形通道、垂直記憶體結構的製造製程中的階段。
第10圖係為用於製造製程的流程圖，此製造製程係類似於第2圖至第9圖所示之凹形通道、垂直記憶結構。
第11A圖係為如本文所述之凸形通道垂直記憶體結構在X-Z平面中的橫截面。
第11B圖係為凸形通道垂直記憶體結構的X-Y平面中之第11A圖的線A-A處的截面圖。
第12圖至第19圖係繪示出可用於製造第11A圖至第11B圖的凸形通道、垂直記憶體結構的製造製程中的階段。
第20圖係為用於製造過程的流程圖，此製造過程係類似於第12圖至第19圖所示之凸形通道、垂直記憶結構。
第21圖係為包括如本文所述之垂直記憶體結構的集成電路記憶體的簡化框圖。
請參照第1A-1D圖至第21圖，提供了對本發明實施例之詳細敘述。
第1A圖係示出包括多個記憶胞之一垂直記憶體結構。垂直記憶體結構包括交替的複數個絕緣材料層210和複數個字元線材料層(例如鎢或其他導電材料)之堆疊，其中在此示例中字元線材料的各個層係構成字元線911-918。
堆疊係形成在基板上，此基板在此示例中包括在半導體晶片201上的絕緣材料層202。
複數個交替層之堆疊包括穿過堆疊的一垂直開口，其具有如下所述之配置於其中的結構。複數個絕緣材料層210的複數個內表面和複數個字元線材料層的複數個內表面係面對垂直開口的複數個外表面。如上所述，複數個絕緣材料層210和複數個字元線材料層之一者具有複數個凹入內表面。
於第1A圖的實施例中，複數個字元線材料層具有複數個凹入內表面，其係相對於面向堆疊中交替的複數個絕緣材料層210的鄰近者的開口而凹入。因此，構成字元線917的字元線材料層具有一凹入內表面，其係相對於緊鄰於其上及其下之複數個絕緣材料層210的複數個內表面而凹入。複數個凹入內表面可相對於鄰近的複數個絕緣材料層之間的垂直開口向外彎曲。此凹部可連續環繞於垂直開口的周邊，從而形成一水平溝槽。
垂直記憶體結構包括第一垂直導電柱701，其係位於垂直開口的第一側內和第一側上。同樣地，垂直記憶體結構包括第二垂直導電柱702，其係位於垂直開口的第二側內和第二側上。在此橫截面中，第一導電柱和第二導電柱通係藉由絕緣材料510與第一導電柱701分開。在此示例中，垂直導電柱701和垂直導電柱702係藉由絕緣材料層503在堆疊上方延伸至平坦化的表面504。
資料儲存結構(例如資料儲存結構928)設置於每個字元線材料層的內表面上，包括設置於複數個凹入內表面上。資料儲存結構(例如資料儲存結構928)可包括介電電荷捕捉膜(例如使用所謂的SONOS、BE-SONOS和相關技術實現的介電電荷捕捉膜)，其包括具 有隧穿層(例如氧化矽、或氧化矽/氮化矽組合(例如氧化物/氮化物/氧化物))、電荷捕捉層(例如氮化矽或其他材料)以及阻擋層(氧化矽、氧化鋁及其混合物)之多層電介質。
在所示的範例中，複數個資料儲存結構(例如資料儲存結構928)係排列於字元線材料層地上側和下側以及字元線材料層的內表面上。
半導體通道層401係設置於環繞垂直開口的周邊之複數個資料儲存結構，其中垂直開口的周邊係位於至少複數個字元線的複數個水準處的複數個資料儲存結構和第一和第二垂直導電柱701、702之間。半導體薄膜通道層具有複數個第一和第二源極/漏極端子，其係與垂直開口的第一側和第二側上之第一導電柱和第二導電柱接觸。
通道層係為薄膜半導體層(例如多晶矽、鍺和矽/鍺)，用於在記憶胞的操作期間進行電荷傳輸。
垂直開口中的第一導電柱701和第二導電柱702係填充藉由複數個絕緣材料層210之間的複數個字元線材料層的複數個凹入內表面和薄膜通道層401所形成之區域。因此，薄膜通道層401在每個字元線911-918處形成一凹形通道區域，其係延伸環繞於垂直開口的周邊。在每一層(例如字元線917處的層)處，形成一記憶胞930。複數個字元線材料層的複數個凹入內表面上的此凹形通道區域可連續環繞於垂直開口的周邊，從而形成一水平通道。由此形成的記憶胞係於鄰近的複數個絕緣材料層之間具有一彎曲且受限的通道層(curved and confined channel layer)。此結構可產生複數個記憶胞的各層之間實現 更好的隔離以及當活化堆疊中的一給定記憶胞時減少相鄰記憶胞的干擾。
絕緣材料層920設置於堆疊之上。接觸塞1001和1002可藉由絕緣材料920來形成，用以在平坦化表面504處連接至垂直導電柱701和702。
多個位元線選擇電晶體(未繪示)可設置於各自的接觸塞1001、1002之上並且連接至各自的接觸塞1001、1002。多個位元線選擇電晶體(未繪示)可設置於此多個位元線選擇電晶體的複數個位元線選擇電晶體之上並且連接至此多個位元線選擇電晶體的複數個位元線選擇電晶體，其中複數個位元線係延伸於與第一方向(X方向)正交的第二方向(Y方向)上。多個閘極線可設置於複數個位元線選擇電晶體的水準處並且連接至此多個位元線選擇電晶體中的複數個位元線選擇電晶體。複數個位元線選擇電晶體可包括於複數個下端處連接至各自的複數個垂直導電結構之複數個通道膜。
第1B圖係為穿過記憶胞930之第1A圖的線A-A處的截面圖。
在此示例中，如圖所示的垂直開口係為圓形的。在其他實施例中，垂直開口可為橢圓形或具有其他形狀。
在垂直開口內，第一導電柱701和第二導電柱702係設置成穿過絕緣材料510。
如第1B圖所示，構成字元線917的字元線材料層具有設置在其內表面上的一資料儲存結構928。薄膜通道層401(例如多晶矽) 設置於資料儲存結構928上，並延伸環繞於垂直開口的周邊。薄膜通道層401在垂直開口的第一側上具有與第一導電柱701的觸點S/D1，並且在垂直開口的第二側上具有與第二導電柱702的觸點S/D2。源極/漏極端子形成在觸點S/D1和S/D2上。
在此層處形成的記憶胞(930)具有複數個通道區域，其係延伸環繞於垂直開口的周邊，如箭頭(例如箭頭402)所示，其中此箭頭指出複數個觸點S/D1和S/D2處的複數個源極/漏極端子之間的電流流動方向。一列之複數個記憶胞係以NOR結構設置於複數個垂直導體上，此列中的每個記憶胞係位於排列於垂直開口的複數個閉上之字元線材料層和通道材料薄膜層的交叉點處。
記憶胞可為電介質電荷捕捉記憶胞，其中電荷被捕捉於源極和漏極端子之間的通道區域上於代表資料之資料儲存結構928中。記憶胞的閘極係由字元線917所形成。
垂直開口在構成字元線917的字元線材料層的內表面處包含一外周邊，外周邊具有如本範例(不包括資料儲存結構928和薄膜通道層401的厚度)所示之一開口平均半徑R1。第一導電柱和第二導電柱具有平均半徑R2，其係可為相同的(但不是必須相同)。於有利的實施例中，平均半徑R2大於開口平均半徑R1的四分之一，並且小於開口平均半徑R1的一半。因此，垂直導電柱701和702可以電性隔離，並由於較大的橫截面積而相對導電，並具有與薄膜通道層401電性接觸的較大面積。
第1C圖係為包括多個垂直記憶體結構(如第1A圖所示之設置成穿過單一堆疊之複數個字元線)之陣列的佈局圖。因此，示出了在堆疊的一給定層處的字元線950。垂直記憶體結構951、952、953、954係設置於複數個偏移行(offset rows)中，以穿過此堆疊之複數個字元線(包括字元線950)來提高密度。於其他實施例中，複數個垂直記憶體結構可配置成於一直線中，或配置成其他合適的配置以用於特定的實施例。
複數個覆蓋位元線(例如位元線961A、961B)係形成以電性連接(或可操作地耦接)至複數個記憶體結構之每一者的複數個垂直導電柱。因此，可在集成電路上實現一大陣列之複數個垂直記憶體結構。
第1D圖係為如第1C圖所繪示之記憶胞的NOR陣列的示意性電路圖。
因此，複數個垂直導電柱包括SL1和BL1、SL2和BL2、SL3和BL3以及SL4和BL4。在每一層上，各自的字元線WL1至WL8係配置並被多個導電柱穿透。複數個記憶胞(例如記憶胞990、991)設置於複數個字元線和複數個垂直導電柱的交叉點處。
第2圖至第9圖係繪示出如第1A圖和第1B圖的凹形通道垂直記憶體結構的製造過程中的各個階段。
第2圖係繪示一子組件，其係於提供包括半導體晶片201和絕緣材料層202之基板之後，形成在交替的複數個絕緣材料層210(例如氧化矽)和複數個犧牲材料層(例如氮化矽)之基板上的堆疊，其中犧 牲材料係設置於複數個字元線的複數個位置(例如犧牲材料層211至218的位置)中的堆疊中，並蝕刻穿過從犧牲材料的最底層的位置(例如犧牲材料層211的位置)下面延伸的堆疊至絕緣材料層202(於此範例中)的表面之一垂直開口240。
第3圖係繪示一子組件，其係在使用對於犧牲材料相對於絕緣材料210具有高選擇性之乾法或濕法刻蝕技術以拉回(pull back)犧牲材料的內表面之後。舉例而言，當絕緣材料係為氧化矽且犧牲材料係為氮化矽時，濕蝕刻技術可使用H3PO4的溶液。作為拉回蝕刻(pullback etching)的結果，犧牲材料層(例如犧牲材料層218)之複數個內表面係面對垂直開口之複數個外表面，此複數個內表面係於鄰近的複數個絕緣材料層210之間彎曲。此係形成複數個凹部(例如凹部301)，其係由複數個絕緣材料層210之複數個邊緣和複數個犧牲材料層之複數個凹入內表面(例如凹入內表面302)所定義。
第4圖係繪示一子組件，其係於此結構上沉積通道材料的薄膜通道層401並再以各向異性蝕刻(anisotropic etching)從垂直開口的底部和頂部移除材料之後。薄膜通道層401係內襯於環繞開口的全部周邊之垂直結構的複數個內表面。薄膜通道層401係設置於複數個犧牲材料層的複數個凹入內表面上，並設置於複數個絕緣材料層210的複數個凸出內表面上。如於凹部301中所見，薄膜通道層401係覆蓋並彎曲環繞(平行於垂直開口的垂直方向之平面上的半徑)於複數個犧牲材料層的複數個凹入內表面、凹部的頂部上之鄰近的絕緣材料層210的暴露底面、以及凹部的底部上之鄰近的絕緣材料層210的暴露頂面。同樣 地，在此實施例中，薄膜通道層401係覆蓋於複數個絕緣材料層210的複數個凸出內表面，從而使其從犧牲材料的頂層連續至垂直開口的犧牲材料的底層。於其他實施例中，可從複數個絕緣材料層210的複數個暴露內表面移除薄膜通道層401。
第5圖係繪示一子組件，其係於填充具有絕緣材料510(包括堆疊上的絕緣材料層503)的垂直開口、藉由例如化學機械拋光來平坦化一結構、並再形成複數個開口511、512(其係可形成穿過其中的複數個垂直導體)之後。用於複數個垂直導體之複數個開口511、512係從於本實施例中待被用作字元線的最底部的犧牲材料層211下方延伸至下方的絕緣材料層202。
第6圖係繪示一子組件，其係於一拉回蝕刻(pullback etch)以從複數個凹部中移除絕緣材料510來形成空隙(例如空隙601)之後。因此，在絕緣材料510的拉回(pullback)之後，凹部301內的空隙601係藉由薄膜通道層401保持具有內襯的(lined)，但否則為空的。
第7圖係繪示一子組件，其係於進行垂直導體填充之後，例如將填充多晶矽塞填入複數個開口511、512(包括填充複數個凹部(例如凹部301))。然後施加回蝕或平坦化步驟(例如化學機械拋光)以形成平坦表面710。填充在複數個開口511和512中的複數個垂直導體係與薄膜通道層401電性接觸。
第8圖係繪示出一子組件，其係為移除複數個犧牲材料層211-218之後。此係可藉由將相對於絕緣材料及相對於薄膜通道層401的材料而對氮化矽或其他犧牲材料具有高度選擇性的蝕刻化學物 質施加於橫向開口(未繪示)來實現。由於移除了犧牲材料，在複數個絕緣材料層210之間形成了複數個空隙811-818，而且未移除薄膜通道層401。
第9圖係繪示一子組件，其係使複數個空隙811-818內襯於一些實施例中包括多層電介質電荷捕捉結構的資料儲存結構之後。因此，舉例而言，資料儲存結構928可藉由接觸於薄膜通道層401之隧穿層、隧穿層上之電荷捕捉層、以及面向複數個空隙的其餘部分之阻擋層所形成。在形成資料儲存結構928之後，在介電電荷捕捉實施例中，複數個空隙可藉由字元線材料(例如鎢或其他合適導體)所填充，以形成接觸於資料儲存結構的阻擋層之複數個字元線911-918。同樣地，絕緣材料層920(例如層間電介質)可形成於此結構上。
此後，執行金屬化製程和其他後端製程，以形成一完整的垂直記憶體結構(例如第1A圖和第1B圖所示之完整的垂直記憶體結構)。
第10圖係繪示製備製程的一範例之簡化流程圖，此製備製程係用於使複數個絕緣材料層和複數個字元線材料層之一者凹入以形成面對開口的複數個凹入內表面，此複數個凹入內表面係相對於面對堆疊中鄰近的複數個交替層的開口之複數個內表面凹入。第10圖係繪示出一種製程，包括首先形成交替的絕緣材料層和犧牲材料層之一堆疊，並且用字元線材料代替犧牲材料層的至少一部分。
在第10圖中，字元線材料具有複數個凹入內表面以形成一凹形通道NOR胞(concave channel NOR cell)。因此，第10圖的製程 係為一種用於製造類似於第1A圖和第1B圖的凹形通道垂直記憶體結構之方法。在參照第2圖至第9圖所述的階段之後，包括形成交替的絕緣材料層和犧牲材料層之一堆疊(方塊1015)。接下來，製程包括蝕刻穿過複數個交替層的複數個垂直開口以形成複數個垂直開口之一陣列(方塊1025)。接下來，沿著複數個垂直開口的複數個側面使犧牲材料層凹入，以形成面對複數個垂直開口的複數個凹入內表面。此些凹入內表面係相對於堆疊中的複數個絕緣材料層的複數個內表面凹入(方塊1035)。作為凹入製程之結果，垂直開口的複數個側面係藉由環繞延伸於開口的周邊的複數個凹部來形成凹槽或鋸齒狀。接下來，製程包括形成一半導體通道層，其係環繞複數個垂直開口的周邊，包括複數個犧牲材料層和複數個凹入內表面上(方塊1045)。製程包括在複數個垂直開口的內部形成第一垂直導電柱和第二垂直導電柱，且其係設置於複數個垂直開口的第一側和第二側上。第一導電柱和第二導電柱係接觸半導體通道層(方塊1055)。製程包括移除複數個絕緣材料層之間的複數個犧牲材料層，而不移除已經形成在複數個犧牲材料層的複數個凹入內表面上的半導體通道層(方塊1065)。然後，在藉由移除複數個犧牲材料層而留下的複數個空隙內形成複數個資料儲存結構。此係可包括形成內襯有複數個空隙的介電電荷捕捉層(方塊1075)。然後，製程包括將字元線材料沉積在複數個空隙內的複數個資料儲存結構上(方塊1085)。
可執行用於金屬化和其他後端製程的額外製程以完成半導體晶片。
第11A圖係繪示出包括多個記憶胞的垂直記憶體結構。垂直記憶體結構包括交替的絕緣材料層210和字元線材料層(例如鎢或其他導電材料)之一堆疊，其中字元線材料的各個層在此示例中係構成字元線1911-1918。
堆疊形成在基板上，基板在此示例中包括半導體晶片201上的絕緣材料層202。
複數個交替層之堆疊包括穿過堆疊的一垂直開口，其係具有配置其中並如下所述之結構。絕緣材料層210和字元線材料層之複數個內表面係對應於垂直開口的複數個外表面。如上所述，絕緣材料層210和字元線材料層之一者具有複數個凹入內表面。
在此實施例中，複數個絕緣材料層210具有複數個凹入內表面，其係相對於面向堆疊中交替的字元線材料層的鄰近者的開口之複數個內表面凹入。因此，鄰近複數個字元線(例如字元線1917和1918)的絕緣材料層210係緊接在其上方和下方具有複數個凹入內表面，其係相對於複數個字元線材料層的複數個內表面。此凹部可連續環繞於垂直開口的周邊，從而形成一水平溝槽。
垂直記憶體結構包括第一導電柱1701，其係位於垂直開口的第一側內和第一側上。同樣地，垂直記憶體結構包括第二垂直導電柱702，其係位於垂直開口的第二側內和第二側上，且在此橫截面中藉由絕緣填充材料1510與第一導電柱1701分開。在此示例中，垂直導電柱1701和垂直導電柱1702可藉由絕緣材料層1503在堆疊上方延伸至平坦化的表面1504。
資料儲存結構(例如資料儲存結構1928)設置於每個字元線材料層的內表面上，包括設置於複數個凹入內表面上。資料儲存結構(例如1928)可包括介電電荷捕捉膜(例如使用所謂的SONOS、BE-SONOS和相關技術實現的介電電荷捕捉膜)，其包括具有隧穿層(例如氧化矽、或氧化矽/氮化矽組合(例如氧化物/氮化物/氧化物))、電荷捕捉層(例如氮化矽或其他材料)以及阻擋層(氧化矽、氧化鋁及其混合物)之多層電介質。
在所示的範例中，複數個資料儲存結構(例如資料儲存結構1928)係排列於字元線材料層地上側和下側以及字元線材料層的內表面上。
半導體通道層1401係設置於環繞垂直開口的周邊之複數個資料儲存結構，其中垂直開口的周邊係位於至少複數個字元線的複數個水準處的複數個資料儲存結構和第一和第二垂直導電柱1701、1702之間。半導體薄膜通道層具有複數個第一和第二源極/漏極端子，其係與垂直開口的第一側和第二側上之第一導電柱和第二導電柱接觸。
垂直開口中的第一導電柱1701和第二導電柱1702係填充藉由複數個字元線材料層之間的絕緣材料層210和薄膜通道層1401的複數個凹入內表面所形成之區域。因此，薄膜通道層1401在每個字元線1911-1918處形成一凸形通道區域，其係延伸環繞於垂直開口的周邊。在每一層(例如字元線1917處的層)處，形成一記憶胞。包裹在複 數個字元線材料層的複數個內表面上的此凸形通道區域可連續環繞於垂直開口的周邊，從而形成一水平通道。
絕緣材料層1920設置於堆疊之上。接觸塞2001和2002可藉由絕緣材料1920來形成，以在平坦表面1504處連接至垂直導電柱1701和1702。
多個位元線選擇電晶體(未繪示)可設置於各自的接觸塞2001、2002之上並且連接至各自的接觸塞2001、2002。多個位元線選擇電晶體(未繪示)可設置於此多個位元線選擇電晶體的複數個位元線選擇電晶體之上並且連接至此多個位元線選擇電晶體的複數個位元線選擇電晶體，其中複數個位元線係延伸於與第一方向(X方向)正交的第二方向(Y方向)上。多個閘極線可設置於複數個位元線選擇電晶體的水準處並且連接至此多個位元線選擇電晶體中的複數個位元線選擇電晶體的對應的複數個列，複數個閘極線係於第一方向上延伸。複數個位元線選擇電晶體可包括於複數個下端連接至各自的複數個垂直導電結構之複數個通道膜。複數個位元線可藉由複數個通道膜的各個上端的觸點而連接至複數個位元線選擇電晶體的對應的複數個行。
第11B圖係為藉由形成記憶胞處的字元線1917之第11A圖的線A-A處的截面圖。
在此示例中，所示的垂直開口係為圓形的。在其他實施例中，垂直開口可為橢圓形或具有其他形狀。
在垂直開口內，第一導電柱1701和第二導電柱1702係設置成穿過絕緣填充材料1510。
如第11B圖所示，構成字元線1917的字元線材料層具有設置在其內表面上的一資料儲存結構1928。薄膜通道層1401(例如多晶矽)設置於資料儲存結構1928上，並延伸環繞於垂直開口的周邊。薄膜通道層1401在垂直開口的第一側上具有與第一導電柱1701的觸點S/D1，並且在垂直開口的第二側上具有與第二導電柱1702的觸點S/D2。源極/漏極端子形成在觸點S/D1和S/D2上。
在此層處形成的記憶胞具有複數個通道區域，其係延伸環繞於垂直開口的周邊，如箭頭(例如箭頭1402)所示，其中此箭頭指出觸點S/D1和S/D2處的複數個源極/漏極端子之間的電流流動方向。
記憶胞可為電介質電荷捕捉記憶胞，其中電荷被捕捉於源極端子和漏極端子之間的通道區域上資料儲存結構928中。記憶胞的閘極係由字元線1917所形成。記憶胞具有一彎曲外部通道層，包裹環繞於如藉由鄰近的複數個絕緣材料層所暴露之複數個字元線材料層。此結構可導致具有較高邊緣場之一更好的耦合比(better coupling ratio)以支持電荷隧穿場，用以編程或擦除堆疊中的給定胞。此外，凸形配置在垂直方向上提供了更大的通道寬度，相對於更窄的通道寬度，這可以在給定的工作條件下支持更高的電流。
垂直開口在構成字元線1917的字元線材料層的內表面上具有一外周邊，外周邊具有如本示例中所示之開口平均半徑R1(不包括資料儲存結構1928和薄膜通道層1401的厚度)。第一導電柱和第二導電柱具有複數個平均半徑R2，其係可為相同的(但不是必須相同)。在有利的實施例中，平均半徑R2大於開口平均半徑R1的四分之一，並且 小於開口平均半徑R1的一半。因此，垂直導電柱1701和1702可以電性隔離，並且由於較大的橫截面積而相對導電，並具有與薄膜通道層1401的電性接觸的較大面積。
具有凹形通道的第11A圖和第11B圖的垂直記憶體結構可如第1C圖和第1D圖所示配置以形成大規模的密集型NOR記憶體陣列。
第12圖至第19圖係繪示出類似於第11A圖和第11B圖的凹形通道垂直記憶體結構的製造製程中的階段。
第12圖係繪示一子組件，其係於提供包括半導體晶片201和絕緣材料層202之基板之後，形成在交替的複數個絕緣材料層210(例如氧化矽)和複數個犧牲材料層(其係為氮化矽)之基板上的堆疊，其中犧牲材料係設置於複數個字元線的複數個位置(例如犧牲材料層1211至1218的位置)中的堆疊中，並蝕刻穿過從犧牲材料的最底層的位置(例如犧牲材料層1211的位置)下面延伸的堆疊至絕緣材料層202(於此範例中)的表面之一垂直開口1240。
第13圖係繪示一子組件，其係在使用對於絕緣材料210相對於犧牲材料具有高選擇性之乾法蝕刻、SICONI蝕刻或濕法蝕刻(去離子HF)技術以拉回(pull back)絕緣材料的內表面之後。作為拉回蝕刻(pullback etching)的結果，絕緣材料層具有面對垂直開口的複數個外表面之複數個內表面(例如內表面1302)，此複數個內表面係於鄰近的複數個犧牲材料層之間彎曲。此係形成複數個凹部(例如凹部1301)，其係由在複數個位置(例如犧牲材料層1211至1218的位置)處的 複數個犧牲材料層的複數個外邊緣和負數個絕緣材料層的複數個凹入內表面(例如1302)所定義。
第14圖係繪示一子組件，其係於此結構上沉積通道材料的薄膜通道層1401並再以各向異性蝕刻(anisotropic etching)從垂直開口的底部和頂部移除材料之後。薄膜通道層1401係內襯於環繞開口的全部周邊之垂直結構的複數個內表面。薄膜通道層1401係設置於複數個絕緣材料層的複數個凹入內表面上，並設置於複數個犧牲材料層的複數個凸出內表面上。如於方塊1404中所見，薄膜通道層1401係覆蓋並彎曲環繞(平行於垂直開口的垂直方向之平面上的半徑)於複數個犧牲材料層的複數個內表面及複數個底面、以及鄰近的複數個絕緣材料層210的複數個暴露內表面。同樣地，於此實施例中，薄膜通道層1401從垂直開口之最頂部的犧牲材料層連續至最底部的犧牲材料層。在其他實施例中，薄膜通道層1401在複數個絕緣材料層210的複數個暴露內表面處可能為不連續的。
第15圖係繪示一子組件，其係於填充具有絕緣材料1510(包括堆疊上的絕緣材料層1503)的垂直開口、藉由例如化學機械拋光來平坦化一結構、並再形成複數個開口1511、1512(其係可形成穿過其中的複數個垂直導體)之後。用於複數個垂直導體之複數個開口1511、1512係從於本實施例中待被用作字元線的最底部的犧牲材料層1211下方延伸至下方的絕緣材料層1202。
第16圖係繪示一子組件，其係於一拉回蝕刻(pullback etch)以從複數個凹部中移除絕緣材料1510之後。因此，在絕緣材料 1510的拉回之後，凹部1301係藉由薄膜通道層1401保持具有內襯的(lined)，但否則為空的。拉回可能會或可能不會從凹部1301內完全移除絕緣材料。
第17圖係繪示一子組件，其係於進行垂直導體填充之後，例如將填充多晶矽塞填入複數個開口1511、1512(包括填充複數個凹部(例如凹部1301))。然後施加回蝕或平坦化步驟(例如化學機械拋光)以形成平坦表面。填充在複數個開口1511和1512中的複數個多晶矽塞係與薄膜通道層1401電性接觸。
第18圖係繪示出一子組件，其係為移除複數個犧牲材料層1211-1218之後。此係可藉由將相對於絕緣材料及相對於薄膜通道層1401的材料而對氮化矽或其他犧牲材料具有高度選擇性的蝕刻化學物質施加於橫向開口(未繪示)來實現。由於移除了犧牲材料，在複數個絕緣材料層210之間形成了複數個空隙1811-1818，而且未移除薄膜通道層1401。
第19圖係繪示一子組件，其係使複數個空隙1811-1818內襯於一些實施例中包括多層電介質電荷捕捉結構的資料儲存結構之後。因此，舉例而言，資料儲存結構1928可藉由接觸於薄膜通道層1401之隧穿層、隧穿層上之電荷捕捉層、以及面向複數個空隙的其餘部分之阻擋層所形成。在形成資料儲存結構1928之後，在介電電荷捕捉實施例中，複數個空隙可藉由字元線材料(例如鎢或其他合適導體)所填充，以形成接觸於資料儲存結構的阻擋層之複數個字元線1911-1918。複數個記憶胞係形成如方塊1404所見之結果，其係具有複數個彎曲通 道結構。同樣地，絕緣材料層1920(例如層間電介質)可形成於此結構上。
此後，執行金屬化製程和其他後端製程，以形成一完整的垂直記憶體結構(例如第11A圖和第11B圖所示之完整的垂直記憶體結構)。
第20圖係繪示製備製程的一範例之簡化流程圖，此製備製程係用於使複數個絕緣材料層和複數個字元線材料層之一者凹入以形成面對開口的複數個凹入內表面，此複數個凹入內表面係相對於面對堆疊中鄰近的複數個交替層的開口之複數個內表面凹入。第20圖係繪示出一種製程，包括首先形成交替的絕緣材料層和犧牲材料層之一堆疊，並且用字元線材料代替犧牲材料層的至少一部分。
在第20圖中，複數個絕緣材料層具有複數個凹入內表面，以形成複數個凸形通道NOR胞(convex channel NOR cells)。因此，第20圖的製程係為一種用於製造類似於第11A圖和第11B圖的凹形通道垂直記憶體結構之方法。在參照第12圖至第19圖所述的階段之後，包括形成交替的絕緣材料層和犧牲材料層之一堆疊(方塊2010)。接下來，製程包括蝕刻穿過複數個交替層的複數個垂直開口以形成複數個垂直開口之一陣列(方塊2020)。接下來，沿著複數個垂直開口的複數個側面使絕緣材料層凹入，以形成面對複數個垂直開口的複數個凹入內表面。此些凹入內表面係相對於堆疊中的複數個犧牲材料層的複數個內表面凹入(方塊2030)。作為凹入製程之結果，垂直開口的複數個側面係藉由環繞延伸於開口的周邊的複數個凹部來形成凹槽或鋸齒 狀。接下來，製程包括形成一半導體通道層，其係環繞複數個垂直開口的周邊，包括複數個犧牲材料層和複數個凹入內表面上(方塊2040)。製程包括在複數個垂直開口的內部形成第一垂直導電柱和第二垂直導電柱，且其係設置於複數個垂直開口的第一側和第二側上。第一導電柱和第二導電柱係接觸半導體通道層(方塊2050)。製程包括移除複數個絕緣材料層之間的複數個犧牲材料層，而不移除已經形成在複數個犧牲材料層的複數個暴露內表面上的半導體通道層(方塊2060)。然後，在藉由移除複數個犧牲材料層而留下的複數個空隙內形成複數個資料儲存結構。此係可包括形成內襯有複數個空隙的介電電荷捕捉層(方塊2070)。然後，製程包括將字元線材料沉積在複數個空隙內的複數個資料儲存結構上(方塊2080)。
可執行用於金屬化和其他後端製程的額外製程以完成半導體晶片。
第21圖係為根據本技術的集成電路記憶體裝置之簡化方塊圖。於第21圖所示的示例中，集成電路記憶體裝置2100包括三維NOR記憶體陣列2160，其係具有凸形通道或凹形通道結構的記憶胞陣列。
記憶體裝置可包括連接到位元線2155的電路2152，以施加位元線和源極線電壓。
位元線解碼器2150可包括連接到位元線2155的電路2152。字元線解碼器2163係耦接至多條字元線2164，用於從記憶體陣列2160中的記憶胞來讀取、擦除和編程資料。位址在匯流排2165上提 供至字元線解碼器2163和位元線解碼器2150。在此示例中，方塊2166中的感測放大器和資料輸入結構係藉由資料匯流排2167而耦接至位元線解碼器2150。藉由資料輸入線2171，從集成電路2100上的輸入/輸出端口或集成電路2100內部或外部的其他資料源來供應資料至方塊2166中的資料輸入結構。在所示的實施例中，集成電路上還包括其他電路2174，例如通用處理器或專用應用電路、或提供可編程電阻胞陣列所支持之晶片上系統功能的模組組合(a combination of modules providing system-on-a-chip functionality)。在方塊2166中，藉由資料輸出線2172從感測放大器將資料提供至集成電路2100上的輸入/輸出端口，或者提供至集成電路2100內部或外部的其他資料目的地。
控制器2169係於此示例中實施於偏置配置狀態機中，用以控制通過方塊2168中的一或多個電壓源所產生或提供之偏置配置電源電壓的施加，例如編程電壓、擦除電壓和讀取電壓。
可使用本領域中已知的專用邏輯電路來實現控制器。在替代實施例中，控制器包括可在同一集成電路上實現的通用處理器，其中通用處理器執行電腦程式以控制裝置的操作。在其他實施例中，可將專用邏輯電路和通用處理器的組合用於控制器的實現。
本文敘述了繪示製造製程的多個流程圖。應當理解的是，在不影響所實現的結構或功能之情況下，許多步驟可以組合、並行執行或以不同的順序執行。在某些情況下，正如讀者將會理解的，只有在做出某些其他更改之情況下，步驟的重新安排也才能獲得相同的結果。在其他情況下，正如讀者將會理解的，僅當滿足某些條件時， 步驟的重新安排才能實現相同的結果。此外，應當理解的是，本文的流程圖僅示出與理解本發明有關的步驟，並且應當理解的是，可在所示的內容之前、之後和之間執行用於實現其他功能的許多其他步驟。
儘管藉由參考上面詳細描述的優選實施例和範例揭露本發明，但是應當理解的是，這些示例僅為示例性的，而不是限制性的。可理解的是，本領域技術人員容易思及的修改和組合將落入本發明之精神和後附申請專利範圍之範圍內。
201:晶片
202:絕緣材料層
210:絕緣材料層
401:薄膜通道層
503:絕緣材料層
504:表面
510:絕緣材料
701:第一導電柱
702:第二導電柱
911~918:字元線
920:絕緣材料層
928:資料儲存結構
930:記憶胞
1001,1002:接觸塞

Claims (12)

  1. 一種垂直記憶體結構，包括：一堆疊之交替的複數個絕緣材料層和複數個字元線材料層，具有穿過交替的該複數個層之一垂直開口，該複數個絕緣材料層和該複數個字元線材料層之一者具有面向該開口之複數個凹入內表面，該複數個凹入內表面相對於面向該堆疊中交替的該複數個層的鄰近者的該開口的複數個內表面而凹入；一第一導電柱，位於該垂直開口的一第一側內和該第一側上；一第二導電柱，位於該垂直開口的一第二側內和該第二側上，並與該第一導電柱分開；一資料儲存結構，設置於包括該複數個凹入內表面之該複數個字元線材料層的該複數個內表面上；以及一半導體通道層，設置於環繞該垂直開口的一周邊之該複數個資料儲存結構上，並且具有複數個第一和第二源極/漏極端子，該複數個第一和第二源極/漏極端子係與該垂直開口的該第一側和該第二側上之該第一導電柱和該第二導電柱接觸。
  2. 如請求項1所述之垂直記憶體結構，其中該複數個凹入內表面係為該複數個絕緣材料層的複數個內表面，該通道層係於該複數個字元線材料層的複數個內表面上凸出。
  3. 如請求項2所述之垂直記憶體結構，其中該垂直開口的該周邊在該堆疊中的該複數個字元線材料層的一給定層的該內表面處具有一開口平均半徑，該第一導電柱和該第二導電柱具有小於所述給定層的該開口平均半徑的一半之複數個平均半徑。
  4. 如請求項2所述之垂直記憶體結構，其中該垂直開口的該周邊在該堆疊中的該複數個字元線材料層的一給定層的該內表面處具有一開口平均半徑，該第一導電柱和該第二導電柱具有大於所述給定層的該開口平均半徑的四分之一之複數個平均半徑。
  5. 如請求項1所述之垂直記憶體結構，其中該複數個字元線材料層、該通道層、該資料儲存結構以及該源/漏端子係形成多個記憶胞，該多個記憶胞係並聯連接於該第一導電柱和該第二導電柱之間。
  6. 如請求項1所述之垂直記憶體結構，其中該複數個凹入內表面係為該字元線材料的複數個內表面，該通道層係於該複數個字元線材料層的複數個內表面處凹入。
  7. 如請求項6所述之垂直記憶體結構，其中該垂直開口具有一外周，該外周具有在該堆疊中的該複數個字元線材料 層的一給定層的該內表面上的一開口平均半徑，該第一導電柱和該第二導電柱具有小於所述給定層的該開口平均半徑的一半之複數個平均半徑。
  8. 如請求項6所述之垂直記憶體結構，其中該垂直開口具有一外周，該外周具有在該堆疊中的該複數個字元線材料層的一給定層的該內表面上的一開口平均半徑，該第一導電柱和該第二導電柱具有大於所述給定層的該開口平均半徑的四分之一之複數個平均半徑。
  9. 一種製造一垂直記憶體結構的方法，包括：形成一堆疊之交替的複數個絕緣材料層和複數個字元線材料層，具有穿過交替的該複數個層之一垂直開口；使該複數個絕緣材料層和該複數個字元線材料層之一者凹入以形成面對該開口的複數個凹入內表面，該複數個凹入內表面相對於面對該堆疊中交替的該複數個層的鄰近者的該開口的複數個內表面而凹入；形成一資料儲存結構，內襯於該複數個字元線材料層的該複數個內表面上；形成一半導體通道層，位於環繞該垂直開口的一周邊之該資料儲存結構上； 形成該垂直開口內與半導體通道層接觸之一第一導電柱和一第二導電柱，用以在該垂直開口的該第一側和該第二側上形成複數個第一和第二源極/漏極端子。
  10. 如請求項9所述之製造垂直記憶體結構的方法，其中該複數個凹入內表面係為該複數個絕緣材料層的複數個內表面，該通道層係於該複數個字元線材料層的複數個內表面上凸出。
  11. 如請求項10所述之製造垂直記憶體結構的方法，其中該垂直開口具有一外周邊，該外周邊在該堆疊中的該複數個字元線材料層的一給定層的該內表面處具有一開口平均半徑，該第一導電柱和該第二導電柱具有小於所述給定層的該開口平均半徑的一半之複數個平均半徑。
  12. 如請求項10所述之製造垂直記憶體結構的方法，其中該垂直開口具有一外周邊，該外周邊在該堆疊中的該複數個字元線材料層的一給定層的該內表面處具有一開口平均半徑，該第一導電柱和該第二導電柱具有大於所述給定層的該開口平均半徑的四分之一之複數個平均半徑。
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