CN111799277A - 具有垂直栅极结构的存储装置 - Google Patents

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Abstract

一种存储装置，包含基板上的绝缘层上方的多个位线叠层与多个垂直栅极结构，位线叠层与多个绝缘条带交错，垂直栅极结构设置于位线叠层之间。垂直通道结构与存储器元件设置于垂直栅极结构的外表面与位线叠层中的绝缘条带的侧壁之间。垂直通道结构提供介于位线叠层中的相邻位线之间的通道。多个字线晶体管分别设置于多个垂直栅极结构上方且连接至多个垂直栅极结构。多条字线设置于多个字线晶体管上方且连接至多个字线晶体管。存储装置包含连接至位线的电路，以施加位线电压与源极线电压于位线。该存储装置具有更高的密度、随机存取性质以及更高的运作速度。

Description

具有垂直栅极结构的存储装置
技术领域
本发明属于集成电路技术领域，涉及一种高密度存储装置，且特别涉及一种具有多个存储单元平面配置以提供三维阵列(three-dimensional 3D array)的存储装置。
背景技术
随着多个集成电路(integrated circuits)中的多个装置的临界尺寸(criticaldimensions)缩小至一般存储单元技术的极限，设计者想要以叠层多个存储单元平面的技术来达成更大的储存容量(storage capacity)，且达成更低的每位成本(costs per bit)。例如，Lai等人的《一种多层叠层的薄膜晶体管NAND型闪存》(2006年12月11-13日。IEEE国际电子元件会议)与Jung等人的《使用在ILD和TANOS结构上叠层单晶硅层的三维叠层NAND闪存技术以超过30纳米节点》(2006年12月11-13日。IEEE国际电子元件会议)中，将薄膜晶体管(thin-film transistor)技术运用于电荷俘获存储器(charge trapping memory)技术。
平面NOR闪存为用于高速应用的随机存取存储器，但其受限于密度。三维叠层NAND闪存具有比平面NOR闪存更高的密度，但其并非随机存取存储器且具有相对较低的运作速度。
有需要提供一种具有更高密度、随机存取且更高的运作速度的三维叠层集成电路存储器的技术。
发明内容
本发明实施例提供一种具有垂直栅极结构的随机存取三维NOR存储装置。存储装置包含基板上的绝缘层上方的多个位线叠层与多个垂直栅极结构，多个位线叠层与多个绝缘条带交错，多个垂直栅极结构设置于多个位线叠层之间。多个垂直通道结构与多个存储器元件设置于多个垂直栅极结构的多个外表面与多个位线叠层中的多个绝缘条带的多个侧壁之间。多个垂直通道结构可提供多个通道，这些通道介于多个位线叠层中的多条相邻位线之间。
多个位线叠层被多个沟道分开，沟道具有一第一宽度。多个绝缘结构使多个沟道中的多个垂直栅极结构、多个垂直通道结构与多个存储器元件分开。绝缘结构具有一第二宽度，第二宽度大于第一宽度。
在一绘示的示例中，多个字线晶体管分别设置于多个垂直栅极结构上方且分别连接至多个垂直栅极结构。多条字线设置于多个字线晶体管上方且连接至多个字线晶体管。多个字线晶体管包含多个字线晶体管通道结构，多个字线晶体管通道结构的多个下端分别连接至多个垂直栅极结构，且多个字线晶体管通道结构的多个上端分别连接多个着陆垫，多条字线通过接至多个着陆垫的多个接点连接至多个字线晶体管。垂直栅极结构具有一第三宽度，且字线晶体管通道结构具有一第四宽度，第四宽度小于第三宽度。
存储装置可包含连接至多条位线的电路以施加位线电压与字线电压于多条位线。电路可装配以选择特定存储单元，特定存储单元设置于特定垂直栅极结构与特定位线叠层中的特定绝缘条带的侧壁之间的交叉点，特定绝缘条带设置于特定位线叠层中的第一位线与第二位线之间，且接触特定位线叠层中的第一位线与第二位线。为了在读取期间选择特定存储单元，电路可装配以执行多个步骤，包含：
打开连接至特定垂直栅极结构的特定字线晶体管；
施加字线电压于特定字线，特定字线连接至特定字线晶体管；
施加位线电压于特定位线叠层中的第一位线；以及
施加源极线电压于特定位线叠层中的第二位线。
位线电压可为漏极侧电压(drain side voltage)(例如VCC)，且源极线电压可为源极侧电压(source side voltage)(例如0伏特)。特定位线叠层中除了第一位线与第二位线以外的多条其他位线可为浮接。这些步骤呈现的顺序不一定表示这些步骤执行的顺序。例如，可在施加字线电压之前或之后施加位线电压与源极线电压。例如，可在字线电压施加于特定字线之前或之后打开特定字线晶体管。
在一实施例中，第一位线与第二位线可设置于多个位线叠层的顶阶层之下的多个阶层，这样顶阶层的多条位线作为虚置(dummy)位线。
本发明实施例还提供一种用以制造如此处所述的存储装置的方法。
本技术的其他多个方面与益处可通过检阅以下多个附图、实施方式与权利要求加以理解。
附图说明
图1绘示存储装置的简化的垂直剖面图。
图2、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B与图10C绘示用以制造存储装置的简化的流程的多个阶段。
图2绘示流程中，形成导电层叠层后的阶段，导电层叠层与基板上方的绝缘层叠层交错。
图3A与图3B绘示流程中，刻蚀导电层叠层后的阶段。
图4A与图4B绘示流程中，在多个位线叠层的多个侧壁上沉积通道膜，且在多个位线叠层的多个侧壁上的通道膜上方沉积多个存储材料层后的阶段。
图5A、图5B、图6A与图6B绘示流程中，形成多个垂直栅极结构、多个垂直通道结构与多个存储器元件后的阶段。
图7A、图7B、图8A与图8B绘示流程中，用以形成多条水平导电线的多个阶段，多条水平导电线在多个垂直栅极结构的多个顶表面上方，且多条水平导电线与多个垂直栅极结构的多个顶表面绝缘。
图9A、图9B与图9C绘示流程中，用以形成多个字线晶体管的多个阶段，多个字线晶体管分别设置于多个垂直栅极结构上方，且多个字线晶体管分别连接多个垂直栅极结构。
图10A、图10B与图10C绘示流程中，在多个字线晶体管上方形成多条字线后的阶段，且多条字线连接多个字线晶体管。
图11绘示参照示意图的单通道操作。
图12绘示参照示意图的双通道操作。
图13绘示简化的流程图，以说明集成电路(integrated circuit)存储装置的制造过程。
图14绘示根据本技术的集成电路存储装置的简化方框图。
【符号说明】
100：存储装置
201：绝缘层
205、305：绝缘条带
220：硬掩膜
311-316、321-326、331-336：位线
351、352：沟道
405、406：侧壁
410：通道膜
420：存储材料层
430：导电材料
511、512、513：垂直通道结构
521、522、523：存储器元件
531、532、533、541、542、543：垂直栅极结构
551-554：孔洞
651-654：绝缘结构
705：第一绝缘层
710：导电层
715：第二绝缘层
811、812：水平导电线
820：绝缘填充物
901：孔洞
902：孔洞宽度
910、920：字线晶体管
911：绝缘间隔物
912：字线晶体管通道结构
912v：垂直通道膜
912h：水平通道膜
913：绝缘材料
931-936：着陆垫
1010：绝缘材料层
1021、1022：接点
1031、1032、1033：字线
1111-1115、1211-1215、1221-1225：存储单元
1223A：第一单通道存储单元
1223B：第二单通道存储单元
1310、1320、1330、1340、1350：步骤
1400：集成电路存储装置
1450：位线译码器
1452：电路
1455：位线
1460：存储器阵列
1463：字线译码器
1464：字线
1465：总线
1467：数据总线
1466、1468：方框
1469：控制器
1471：数据输入线
1472：数据输出线
1474：其他电路
2205：绝缘层叠层
W1：第一宽度
W2：第二宽度
W3：第三宽度
W4：第四宽度
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
将参照多个附图提供本发明的多个实施例的详细说明。应理解的是，此并非用以将本技术局限于具体揭露的结构实施例与方法，本技术仍可使用其他多个特征、元件、方法与实施例加以实行。描述多个较佳实施例以说明本技术，但并非用以局限本技术的范围，本技术的范围通过权利要求加以定义。本技术领域中的技术人员将能通过以下描述理解各种等义的变化。在各种实施例中，相似的元件通常以相似的元件符号来表示。
图1绘示存储装置的简化的垂直剖面图。如图1的示例所示，存储装置100包含基板上的绝缘层201上方的多个位线叠层(311-315、321-325、331-335)、多个垂直栅极结构(532、542)设置于多个位线叠层之间、以及多个垂直通道结构512与存储器元件522，多个位线叠层与多个绝缘条带205交错，多个垂直通道结构512与存储器元件522设置于多个垂直栅极结构的多个外表面与多个位线叠层中的多个绝缘条带的多个侧壁之间。多个垂直通道结构(例如512)可提供介于多个位线叠层中的相邻位线(例如311、312)之间的多个通道。硬掩膜(hard mask)220可设置于位线叠层的顶部。
多个垂直通道结构512可包含未掺杂多晶硅(undoped polysilicon)。存储器元件522可包含多层(multilayer)介电电荷俘获结构，例如闪存技术中已知的ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(硅-氧化物-氮化物-氧化物-硅)、BE-SONOS(能带工程-硅-氧化物-氮化物-氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon))、TANOS(氮化钽、氧化铝、氮化硅、氧化硅、硅(tantalumnitride，aluminum oxide，silicon nitride，silicon oxide，silicon))、以及MABE-SONOS(高介电数金属能带工程-硅-氧化物-氮化物-氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon))，或其他电荷俘获层，或这些层的组合。
存储装置包含多个字线晶体管(910、920)与多条字线(例如1032)，多个字线晶体管(910、920)分别设置于多个垂直栅极结构上方且连接多个垂直栅极结构，多条字线(例如1032)设置于多个字线晶体管上方且连接多个字线晶体管。多个字线晶体管包含多个通道膜，多个通道膜的多个下端分别连接多个垂直栅极结构，且多个通道膜的多个上端分别连接多个着陆垫(933、934)，多条字线通过接至多个着陆垫的多个接点(1021、1022)连接至多个字线晶体管。绝缘填充物820，例如氧化硅(silicon oxide)与其他多种绝缘材料，使相邻字线晶体管分开。将参照图9A、图9B与图9C进一步描述多个字线晶体管。
绝缘材料层1010设置于多个字线晶体管(910、920)与多个着陆垫(933、934)上方。通过绝缘材料层1010的多个接点(1021、1022)分别设置于多个着陆垫上方且连接至多个着陆垫。多条字线(例如1032)通过多个接点(1021、1022)连接至多个着陆垫。
在一实施例中，第一位线与第二位线可设置于多个位线叠层的顶阶层之下的多个阶层，且位线电压与源极线电压不施加于多个位线叠层的顶阶层，这样顶阶层的多条位线作为虚置位线。
作为一示例，特定存储单元(例如1111)可设置于特定垂直栅极结构(例如532)与特定位线叠层(例如311-315)中的特定绝缘条带(例如205)的侧壁之间的交叉点。特定绝缘条带设置于特定位线叠层中的第一位线311与第二位线312之间，且接触第一位线311与第二位线312。
虽然图1未绘示，存储装置包含电路(1452，图14)，电路连接至多个位线叠层中的多条位线以施加位线电压与源极线电压于多条位线。为了单通道操作，电路可装配以选择一特定存储单元(例如1111)。
为了在读取期间以单通道操作选择特定存储单元，电路可装配以执行多个步骤，多个步骤包含：
打开连接至特定垂直栅极结构(532)的特定字线晶体管(910)；
施加字线电压于特定字线(1032)，特定字线(1032)连接至特定字线晶体管；
施加位线电压于特定位线叠层中的第一位线(312)；以及
施加源极线电压于特定位线叠层中的第二位线(311)。
位线电压可为漏极侧电压(例如VCC)，且源极线电压可为源极侧电压(例如0伏特)。当施加位线电压与源极线电压时，特定位线叠层中，除了连接至被选择的特定存储单元的第一位线与第二位线以外的多条其他位线可为浮接。以上所示的多个步骤顺序不一定表示这些步骤执行的顺序。例如，可在施加字线电压之后施加位线电压与源极线电压。
为了双通道操作，电路可装配以选择设置于第一交叉点与第二交叉点的特定存储单元(例如1223)，第一交叉点介于特定垂直栅极结构(542)与第一位线叠层(321-325)中的第一绝缘条带的侧壁之间，第二交叉点介于特定垂直栅极结构(542)与第二位线叠层(331-335)中的第二绝缘条带的侧壁之间，第二位线叠层(331-335)相邻于第一位线叠层(321-325)，第一绝缘条带205设置于第一位线叠层的第一位线324与第二位线323之间，且第一绝缘条带205接触第一位线324与第二位线323，第二绝缘条带205设置于第二位线叠层的第三位线334与第四位线333之间，且第二绝缘条带205接触第三位线334与第四位线333。第一位线324与第三位线334设置于位线叠层的第一阶层，且第二位线323与第四位线333设置于位线叠层的第二阶层，第二阶层相邻于第一阶层。
为了在读取期间以双通道操作选择特定存储单元，电路可装配以执行多个步骤，多个步骤包含：
打开连接至特定垂直栅极结构(542)的特定字线晶体管(920)；
施加字线电压于特定字线(1032)，特定字线(1032)连接至特定字线晶体管；
施加位线电压于第一位线叠层中的第一位线(324)与第二位线叠层中的第三位线(334)；以及
施加源极线电压于第一位线叠层中的第二位线(323)与第二位线叠层中的第四位线(333)。
位线电压可为漏极侧电压(例如VCC)，且源极线电压可为源极侧电压(例如0伏特或接地)。当施加位线电压与源极线电压时，第一位线叠层中除了第一位线与第二位线以外的多条位线，以及第二位线叠层中除了第三位线与第四位线以外的多条位线可为浮接。以上所示的多个步骤顺序不一定表示这些步骤执行的顺序。例如，可在施加字线电压之后施加位线电压与源极线电压。
图2、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B与图10C绘示用以制造存储装置的简化的流程的多个阶段。
图2绘示流程中，形成基板上的绝缘层201上方的导电层叠层211-215后的阶段，导电层叠层211-215与绝缘层叠层2205交错。在一实施例中，多个导电层可包含N+多晶硅，作为存储装置构造中的存储单元的埋入式(buried)漏极区。在一替代性的实施例中，多个导电层可包含P+多晶硅。N+多晶硅可具有相较于P+多晶硅较低的位线电阻。硬掩膜220可形成于导电层叠层的顶部。
图3A与图3B绘示流程中，图案化硬掩膜且从而使用图案化的硬掩膜刻蚀导电层叠层211-215(图2)后的阶段，刻蚀停止于绝缘层201，以形成多个位线叠层(311-315、321-325、331-335)与多个绝缘条带305交错。多个位线叠层被多个沟道(351、352)分开，多个沟道(351、352)通过多个导电层至绝缘层201。多个位线叠层中的多条位线类似于平面NOR结构中的多条埋入式漏极线。
图3A绘示此阶段的示例性结构的俯视图，绘示硬掩膜220与通过导电层叠层的多个沟道(351、352)以使绝缘层201暴露出来。图3B为沿着图3A所示的线A-A’绘示的示例性结构的垂直剖面图，绘示与多个绝缘条带305交错的多个位线叠层(311-315、321-325、331-335)和直达绝缘层201的多个沟道(351、352)。
图4A与图4B绘示流程中，在多个位线叠层的多个侧壁(405、406)上沉积通道膜410，且在多个位线叠层的多个侧壁上的通道膜上方沉积多个存储材料层420后的阶段。多个沟道(351、352)可被导电材料430填充，导电材料430位于多个存储材料层420上方。可接着于结构上方施行化学机械平坦化(chemical mechanical planarization，CMP)工艺停止于多个位线叠层的顶部上的硬掩膜220。
图4A绘示此阶段的示例性结构的俯视图，绘示多个位线叠层的多个侧壁(405、406)上的通道膜410，与多个存储材料层420位于多个位线叠层的多个侧壁上的通道膜上方。图4B为沿着图4A所示的线A-A’绘示的示例性结构的垂直剖面图，绘示多个位线叠层的多个侧壁上的通道膜410，与多个存储材料层420位于多个位线叠层的多个侧壁上的通道膜上方，以及填充多个沟道(351、352)的导电材料430。
相邻的位线叠层(311-315、321-325、331-335)可物理性地或电性地彼此分开，使相邻的位线叠层可独立操作。例如，第一位线叠层311-315与第二位线叠层321-325物理性地分开，也与第三位线叠层331-335物理性地分开。相邻的位线叠层的多个侧壁物理性地彼此分开。例如，第二位线叠层321-325上的侧壁405与第三位线叠层331-335上的侧壁406物理性地分开。
多个位线叠层的多个侧壁上的通道膜410可包含未掺杂多晶硅。多个存储材料层420可包含多层介电电荷俘获结构，例如闪存技术中已知的ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(硅-氧化物-氮化物-氧化物-硅)、BE-SONOS(能带工程-硅-氧化物-氮化物-氧化物-硅)、TANOS(氮化钽、氧化铝、氮化硅、氧化硅、硅)、以及MABE-SONOS(高介电数金属能带工程-硅-氧化物-氮化物-氧化物-硅)，或其他电荷俘获层，或这些层的组合。
在一实施例中，填充多个沟道的导电材料430可包含N+多晶硅或P+多晶硅。N+多晶硅可产生相较于P+多晶硅较低的电阻，而由于来自导电材料430的电子注入(electroninjection)降低可作为栅极，P+多晶硅可产生较低的擦除临界电压(erased thresholdvoltage)Vt。其他多个实施例可包含金属、金属氮化物(metal nitrides)、其他金属化合物或金属与金属化合物的组合，例如铂(platinum)、氮化钽(tantalum nitride)、金属硅化物(metal silicides)、铝(aluminum)、或其他金属、或金属化合物栅极材料(例如钛(Ti)、氮化钛(TiN)、钽(Ta)、钌(Ru)、铱(Ir)、二氧化钌(RuO2)、二氧化铱(IrO2)、钨(W)、氮化钨(WN))与其他材料。在一些应用中，使用具有大于4eV的功函数(work functions)的材料是较佳的，更佳为大于4.5eV。
图5A、图5B、图6A与图6B绘示流程中，形成多个垂直栅极结构(531、532和533)、多个垂直通道结构(511、512和513)与多个存储器元件(521、522和523)后的阶段。
图5A与图5B绘示流程中，刻蚀出介于多个位线叠层之间的多个孔洞551-554以使多个沟道351-352中的导电材料430、通道膜410与多个位线叠层的多个侧壁上的多个存储材料层420分开，分别成为多个垂直栅极结构(531、532和533)、多个垂直通道结构(511、512和513)与多个存储器元件(521、522和523)后的阶段。刻蚀孔洞的布局可为蜂巢布局(honeycomb layout)。例如，多个孔洞552和554使沟道352中的导电材料430(图4A)分开成为多个垂直栅极结构541、542和543，多个孔洞552和554使沟道352中的通道膜410(图4A与图4B)分开成为多个垂直通道结构511、512和513，且多个孔洞552和554使沟道352中的多个存储材料层420(图4A与图4B)分开成为多个存储器元件521、522和523。相似地，多个孔洞551和553使沟道351中的导电材料430(图4A)分开成为多个垂直栅极结构531、532和533。图5A绘示此阶段的结构的俯视图。图5B为沿着图5A所示的线B-B’绘示的结构的垂直剖面图。此刻蚀步骤可停止于绝缘层201，如图5B所示。
图6A与图6B绘示流程中，以绝缘材料，例如二氧化硅(SiO2)，分别填充介于多个位线叠层之间的多个孔洞551-554(图5A与图5B)以形成绝缘结构651-654后的阶段。图6A绘示此阶段的结构的俯视图。图6B为沿着图6A所示的线B-B’绘示的结构的垂直剖面图。如图6A的示例所示，多个位线叠层被多个沟道(351)分开，沟道(351)具有一第一宽度(W1)。绝缘结构(651-654)使多个沟道中的多个垂直栅极结构、多个垂直通道结构与多个存储器元件分开。绝缘结构具有一第二宽度(W2)，第二宽度(W2)大于第一宽度(W1)。
图7A、图7B、图8A与图8B绘示流程中，用以形成多条水平导电线的多个阶段，多条水平导电线在多个垂直栅极结构的多个顶表面上方，且多条水平导电线与多个垂直栅极结构的多个顶表面绝缘。
图7A与图7B绘示流程中，在多个位线叠层(311-315、321-325、331-335)上方形成第一绝缘层705，包含形成于多个垂直栅极结构(例如532、542)的多个顶表面上方，在第一绝缘层705上方形成导电层710，以及在导电层710上方形成第二绝缘层715。第一绝缘层705与第二绝缘层715可包含氧化材料，例如氧化硅(silicon oxide)。导电层710可包含N+多晶硅或P+多晶硅。
图7A绘示包含第一绝缘层705、导电层710、第二绝缘层715与多个垂直栅极结构(532、542)的结构的垂直剖面图。多个垂直通道结构(例如512)可提供多个通道，多个通道介于多个位线叠层中的相邻位线(例如311、312)之间。图7B绘示包含第一绝缘层705、导电层710、第二绝缘层715与多个绝缘结构651和652的结构的垂直剖面图。
图8A与图8B绘示流程中，刻蚀第一绝缘层705、导电层710与第二绝缘层715以使导电层710分开，成为多条水平导电线(811、812)，多条水平导电线(811、812)位于多个垂直栅极结构(532、542)的多个顶表面上方，且多条水平导电线(811、812)与多个垂直栅极结构(532、542)的多个顶表面绝缘。沉积绝缘填充物820，例如氧化硅(silicon oxide)，以使相邻水平导电线分开。可接着于结构上方施行化学机械平坦化工艺，停止于第二绝缘层715。
图8A绘示包含多条水平导电线(811、812)与多个垂直栅极结构(532、542)的结构的垂直剖面图。图8B绘示包含多条水平导电线(811、812)与多个绝缘结构651和652的结构的垂直剖面图。
图9A、图9B与图9C绘示流程中，用以形成多个字线晶体管(910、920)的多个阶段，多个字线晶体管(910、920)分别设置于多个垂直栅极结构(532、542)上方，且多个字线晶体管(910、920)分别连接多个垂直栅极结构(532、542)。图9A绘示此阶段的结构的水平剖面图，于多个着陆垫(933、934)的阶层。图9B为沿着图9A所示的线A-A’绘示的结构的垂直剖面图。沿着线B-B’绘示的结构的垂直剖面图参照图8B加以描述。图9C绘示如图9B所示的字线晶体管(例如910)的放大图。
如图9B与图9C所示，这些阶段可包含刻蚀出通过多条水平导电线811的多个孔洞(901，图9C)，多条水平导电线811位于多个垂直栅极结构(例如532)的多个顶表面上方，刻蚀停止于顶表面。垂直栅极结构具有一第三宽度W3(图9B)，且孔洞具有一孔洞宽度902(图9C)，孔洞宽度902小于第三宽度W3。绝缘间隔物911(图9C)可形成于多个孔洞的多个侧壁上。字线晶体管通道结构912可形成于多个孔洞中，多个孔洞包含多个垂直通道膜912v与多个水平通道膜912h，多个垂直通道膜912v位于多个孔洞的多个侧壁上的多个绝缘间隔物上方，多个水平通道膜912h位于多个垂直栅极结构的多个顶表面的上方，且连接至多个垂直栅极结构的多个顶表面。字线晶体管通道结构912的下端连接至垂直栅极结构532。字线晶体管通道结构912具有一第四宽度W4，第四宽度W4小于垂直栅极结构的第三宽度W3，使字线晶体管通道结构与垂直通道结构512物理性地分开，垂直通道结构512设置于垂直栅极结构的外表面与位线叠层中的绝缘条带的侧壁之间。通过多条水平导电线的多个孔洞可被绝缘材料913填充。
多个着陆垫931-936(图9A)可形成为分别连接多个字线晶体管通道结构912(图9C)的多个上端。形成着陆垫可包含形成凹进绝缘材料913的凹槽，在凹槽内沉积导电材料例如N+多晶硅，且于结构上方施行化学机械平坦化工艺。
图10A、图10B与图10C绘示流程中，在多个字线晶体管上方形成多条字线后的阶段，且多条字线通过接到多个着陆垫的多个接点连接至多个字线晶体管。图10A绘示结构中多个元件于不同阶层的相对布局，包含多条字线(1031、1032、1033)与多条水平导电线(811，812)，多条字线(1031、1032、1033)设置于多个着陆垫(931-936)与多个字线晶体管上方，多个字线晶体管包含多个绝缘间隔物911与多个字线晶体管通道结构912，多条水平导电线(811，812)设置于多条字线下方且通过多个字线晶体管形成处。多条字线延伸于第一方向(X方向)。多条水平导电线延伸于第二方向(Y方向)，第二方向垂直于第一方向。字线晶体管设置于字线与水平导电线的交会处。
图10B为沿着图10A所示的线A-A’绘示的结构的垂直剖面图。图10C为沿着图10A所示的线B-B’绘示的结构的垂直剖面图。
在此阶段，绝缘材料层1010，例如二氧化硅，可形成于多个字线晶体管(910、920)与多个着陆垫(933、934)上方，多个着陆垫(933、934)连接至多个字线晶体管。可刻蚀出通过绝缘材料层1010的多个孔洞，绝缘材料层1010位于多个字线晶体管上方，刻蚀停止于多个着陆垫(933、934)。多个接点(1021、1022)可形成于多个孔洞中，在这些孔洞中，多个接点(1021、1022)分别设置于多个着陆垫上方，且分别连接至多个着陆垫。可于多个接点上方形成导电层，且可刻蚀导电层以形成连接至多个接点的多条字线(1031、1032、1033)。例如，多条字线中的字线1032可连接至多个接点1021和1022，多个接点1021和1022分别连接至多个字线晶体管910和920。多条字线设置为平行于多个位线叠层(311-315、321-325、331-335)中的多条位线。
图11绘示参照示意图的单通道操作。示意图所示的电路包含多个存储单元(例如1111-1115)叠层。多个存储单元叠层中的多个存储单元分别连接至多条位线(311-316、321-326、331-336)。例如，特定的存储单元1111连接至第一位线311与第二位线312。多个存储单元叠层分别连接至多个垂直栅极结构(532、542)。多个垂直栅极结构(532、542)分别连接至多个字线晶体管(910、920)，多个字线晶体管(910、920)可连接至字线1032。
连接至多个位线叠层(311-315、321-325、331-335)中的多条位线的电路可施加位线电压与源极线电压于多条位线。为了单通道操作，电路可装配以选择特定存储单元(例如1111)，特定存储单元(例如1111)设置于特定垂直栅极结构(例如532，图10B)与特定位线叠层(例如311-315，图10B)中的特定绝缘条带(例如205，介于311和312之间，图10B)的侧壁的交叉点。
位线电压可为漏极侧电压(例如VCC)，且源极线电压可为源极侧电压(例如0V)。在虚拟接地配置(virtual ground configuration)中，当施加位线电压与源极线电压以选择特定存储单元时，除了连接至被选择的特定存储单元的字线以外的其他字线可为浮接。
连接至被选择的特定存储单元的字线扮演的角色可通过虚拟接地配置中的译码电路(例如1450，图14)来反转(reversed)。例如，在一读取操作中，第一位线311与第二位线312可分别作为位线与源极线。在此读取操作中，为了选择连接至第一位线与第二位线的特定存储单元1111，位线电压可施加于第一位线311，且源极线电压可施加于第二位线312。在另一读取操作中，第一字线311与第二位线312可分别作为源极线与位线。在此读取操作中，为了选择连接至第一位线与第二位线的特定存储单元1111，位线电压可施加于第二位线312，且源极线电压可施加于第一位线311。
图12绘示参照示意图的双通道操作。示意图所示的电路包含多个双通道存储单元(例如1211-1215、1221-1225)叠层。双通道存储单元包含第一单通道存储单元与第二单通道存储单元，第一单通道存储单元连接至第一位线叠层中的第一位线与第二位线，且第二单通道存储单元连接至第二位线叠层中的第三位线与第四位线。例如，特定双通道存储单元1223可包含第一单通道存储单元1223A与第二单通道存储单元1223B，第一单通道存储单元1223A连接至第一位线323与第二位线324，第二单通道存储单元1223B连接至第三位线333与第四位线334。双通道存储单元叠层分别连接至多个垂直栅极结构(532、542)。多个垂直栅极结构(532、542)分别连接至多个字线晶体管(910、920)，多个字线晶体管(910、920)可连接至字线1032。
连接至多个位线叠层(311-316、321-326、331-336)中的多条位线的电路可施加位线电压与源极线电压于多条位线。为了双通道操作，电路可装配以选择特定存储单元(1223)，特定存储单元设置于第一交叉点与第二交叉点，第一交叉点介于特定垂直栅极结构(542)与第一位线叠层(321-326)中的第一绝缘条带(例如205，介于323与324之间，图10B)的侧壁之间，第二交叉点介于特定垂直栅极结构(542)与第二位线叠层(331-335，图10B)中的第二绝缘条带(例如205，介于333与334之间，图10B)的侧壁之间，第二绝缘条带相邻于第一绝缘条带。
位线电压可为漏极侧电压(例如VCC)，且源极线电压(例如VCC)可为源极侧电压(例如0V)。在虚拟接地配置(virtual ground configuration)中，当位线电压与源极线电压施加于第一位线、第二位线、第三位线与第四位线以选择特定存储单元时，除了连接至被选择的特定存储单元的字线以外的其他字线可为浮接。连接至被选择的特定存储单元的字线扮演的角色可通过虚拟接地配置中的译码电路(例如1450，图14)来反转。
图13绘示简化的流程图，以说明集成电路存储装置的制造过程。在步骤1310，与多个绝缘条带交错的多个位线叠层可形成于基板上的绝缘层上方，多个位线叠层被多个沟道分开。此步骤进一步描述于与图3A-图3B相关处。
在步骤1320，通道膜可沉积于多个位线叠层的多个侧壁上，多个存储材料层可沉积于多个位线叠层的多个侧壁上的通道膜上方，且多个沟道可被导电材料填充，导电材料位于存储层上方。多个垂直通道结构可提供多个通道，多个通道介于多个位线叠层中的相邻的位线之间。此步骤进一步描述于与图4A-图4B相关处。
在步骤1330，可刻蚀出介于多个位线叠层之间的多个孔洞以使多个沟道中的导电材料、多个位线叠层的多个侧壁上的通道膜与存储材料层分开，分别成为多个垂直栅极结构、多个垂直通道结构与多个存储器元件。介于多个位线叠层之间的多个孔洞可然后被绝缘材料填充。多个垂直通道结构与多个存储器元件可设置于多个垂直栅极结构的多个外表面与多个位线叠层中的多个绝缘条带的多个侧壁之间。此步骤进一步描述于与图5A、图5B、图6A与图6B相关处。
在步骤1340，多个字线晶体管可分别形成于多个垂直栅极结构上方，且连接至多个垂直栅极结构。此步骤进一步描述于与图7A、图7B、图8A、图8B、图9A、图9B与图9C相关处。
在步骤1350，多条字线可形成于多个字线晶体管上方，且连接多个字线晶体管。此步骤进一步描述于与图10A、图10B与图10C相关处。
可形成连接至多个位线叠层中的多条位线的电路以施加位线电压与源极线电压于多条位线，如同进一步描述于与图11-图12相关处。
图14绘示根据本技术的集成电路存储装置的简化方框方框图。在图14所示的示例中，集成电路存储装置1400包含NOR存储器阵列、多个垂直栅极结构、及多个垂直通道结构与多个存储器元件，NOR存储器阵列包含基板上的绝缘层上方的多个位线叠层，多个位线叠层与多条绝缘条带交错，多个垂直栅极结构设置于多个位线叠层之间，多个垂直通道结构与多个存储器元件设置于多个垂直栅极结构的多个外表面与多个位线叠层中的多个绝缘条带的多个侧壁之间。多个垂直通道结构可提供多个通道，多个通道介于多个位线叠层中的多条相邻位线之间。多个位线叠层被具有第一宽度的多个沟道分开。多个绝缘结构使多个沟道中的多个垂直栅极结构、多个垂直通道结构与多个存储器元件分开。绝缘结构具有一第二宽度，第二宽度大于第一宽度。
存储装置包含多个字线晶体管与多条字线，多个字线晶体管分别设置于多个垂直栅极结构上方，且连接至多个垂直栅极结构，多条字线设置于多个字线晶体管上方，且连接至多个字线晶体管。多个字线晶体管包含多个字线晶体管通道结构，多个字线晶体管通道结构的多个下端分别连接至多个垂直栅极结构，且多个字线晶体管通道结构的多个上端分别连接至多个着陆垫。多条字线通过接到多个着陆垫的多个接点连接至多个字线晶体管。垂直栅极结构具有一第三宽度，且字线晶体管通道结构具有一第四宽度，第四宽度小于第三宽度。
位线译码器1450包含电路1452，电路1452连接至三维NOR存储器阵列1460中的多个位线叠层中的多条位线1455。电路1452可施加位线电压与源极线电压于存储器阵列1460中的多个位线叠层中的多条位线。电路1452可装配以选择存储器阵列中的特定存储单元，如同进一步描述于与图11相关处的单通道操作、以及进一步描述于与图12相关处的双通道操作。
字线译码器1463耦接至多条字线1464，用以读取(reading)与编程(programming)来自存储器阵列1460中的多个存储单元的数据。地址供应于总线1465，供应给字线译码器1463与位线译码器1450。在此示例中，方框1466中的感测放大器与数据输入结构通过数据总线1467耦接至位线译码器1450。通过数据输入线1471，数据从集成电路存储装置1400上的输入/输出端口或从其他集成电路存储装置1400内部或外部的数据源供应给方框1466中的数据输入结构。在绘示的实施例中，其他电路1474包含于集成电路存储装置上，例如通用处理器或专用集成电路，或包含于被可编程电阻存储单元阵列支持的多个模块的组合，多个模块提供片上系统(system-on-a-chip)功能。通过数据输出线1472，数据从方框1466中的感测放大器供应至集成电路存储装置1400上的输入/输出端口，或供应至其他集成电路存储装置1400内部或外部的数据目的地。
在此示例中，使用偏压配置状态机(bias arrangement state machine)来实行的控制器1469控制偏压配置供应电压(bias arrangement supply voltage)的应用，偏压配置供应电压通过方框1468中的电压供应器来产生或提供，例如编程(program)、擦除(erase)与读取(read)电压。
控制器可使用本发明所属技术领域中已知的特殊用途逻辑电路(special-purpose logic circuitry)来实行。在多个替代性的实施例中，控制器包含一般用途处理器(general-purpose processor)，其能够被实行在相同的集成电路存储装置上，该集成电路存储装置执行计算机程序以控制装置的操作。在另外的多个实施例中，特殊用途逻辑电路和一般用途处理器的组合，可用于控制器的实行。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，因此本发明的保护范围当以权利要求所界定的范围为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储装置，其特征在于，包含：
多个位线叠层，位于一基板上的一绝缘层上方，该多个位线叠层与多个绝缘条带交错；
多个垂直栅极结构，设置于该多个位线叠层之间；以及
多个垂直通道结构与多个存储器元件，设置于该多个垂直栅极结构的多个外表面与该多个位线叠层中的这些绝缘条带的多个侧壁之间，这些垂直通道结构提供多个通道，这些通道介于该多个位线叠层中的多条相邻位线之间。
2.根据权利要求1所述的存储装置，其中该多个位线叠层被多个沟道分开，这些沟道具有一第一宽度，该存储装置还包含：
多个绝缘结构，使这些沟道中的该多个垂直栅极结构、这些垂直通道结构与这些存储器元件分开，
其中这些绝缘结构具有一第二宽度，该第二宽度大于该第一宽度。
3.根据权利要求1所述的存储装置，还包含：
多个字线晶体管，分别设置于该多个垂直栅极结构上方且分别连接至该多个垂直栅极结构；以及
多条字线，设置于该多个字线晶体管上方且连接至该多个字线晶体管。
4.根据权利要求3所述的存储装置，其中该多个字线晶体管包含多个字线晶体管通道结构，这些字线晶体管通道结构的多个下端分别连接该多个垂直栅极结构，且这些字线晶体管通道结构的多个上端分别连接多个着陆垫，该多条字线通过接至这些着陆垫的多个接点而连接至该多个字线晶体管。
5.根据权利要求4所述的存储装置，其中该多个垂直栅极结构具有一第三宽度，且这些字线晶体管通道结构具有一第四宽度，该第四宽度小于该第三宽度。
6.根据权利要求1所述的存储装置，还包含：
一电路，连接至该多个位线叠层中的多条位线以施加一位线电压与一源极线电压于这些位线。
7.根据权利要求6所述的存储装置，其中该位线电压为一漏极侧电压，且该源极线电压为一源极侧电压。
8.根据权利要求6所述的存储装置，其中
该电路装配以选择一特定存储单元，该特定存储单元设置于一特定垂直栅极结构与一特定位线叠层中的一特定绝缘条带的一侧壁之间的一交叉点，该特定绝缘条带设置于该特定位线叠层中的一第一位线与一第二位线之间且接触该第一位线与该第二位线，其中选择该特定存储单元包含：
打开连接至该特定垂直栅极结构的一特定字线晶体管；
施加一字线电压于一特定字线，该特定字线连接至该特定字线晶体管；
施加该位线电压于该特定位线叠层中的该第一位线；以及
施加该源极线电压于该特定位线叠层中的该第二位线。
9.根据权利要求8所述的存储装置，包含当施加该位线电压与该源极线电压时，使该特定位线叠层中除了该第一位线与该第二位线以外的多条其他位线浮接。
10.根据权利要求8所述的存储装置，其中该第一位线与该第二位线设置于该多个位线叠层的一顶阶层之下的多个阶层。
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