JP2022147421A - 半導体記憶装置 - Google Patents

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Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、基板３０に平行な第１方向（Ｘ方向）に延伸する第１半導体３２と、基板に垂直な第２方向（Ｚ方向）に延伸する第１導電体４１と、第１導電体の外周を囲むように設けられた第１電荷蓄積層４４と、第１導電体と第１電荷蓄積層との間に、第１導電体を囲むように設けられた第１絶縁体４２と、前第１電荷蓄積層と第１半導体との間に、第１電荷蓄積層を囲むように設けられた第２絶縁体４５と、第１メモリセルＭＣとを含む。第２絶縁体の外周の一部は、第１半導体に接する。第１メモリセルは、第１導電体と、第１半導体と、第１導電体と第１半導体との間に設けられた第１電荷蓄積層の一部、第１絶縁体の一部、及び第２絶縁体の一部と、を含む。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９，３４９，７４５号明細書 米国特許第９，２２４，７４９号明細書 米国特許第７，８６７，８３１号明細書
本発明の実施形態では、信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、基板に平行な第１方向に延伸する第１半導体と、基板に垂直な第２方向に延伸する第１導電体と、第１導電体の外周を囲むように設けられた第１電荷蓄積層と、第１導電体と第１電荷蓄積層との間に、第１導電体を囲むように設けられた第１絶縁体と、前第１電荷蓄積層と第１半導体との間に、第１電荷蓄積層を囲むように設けられた第２絶縁体と、第１メモリセルとを含む。第２絶縁体の外周の一部は、第１半導体に接する。第１メモリセルは、第１導電体と、第１半導体と、第１導電体と第１半導体との間に設けられた第１電荷蓄積層の一部、第１絶縁体の一部、及び第２絶縁体の一部と、を含む。
実施形態に係る半導体記憶装置のブロック図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける最上層の半導体３２の平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける最上層の絶縁体３３の平面図である。 図４及び図５のＡ１－Ａ２線に沿った断面図である。 図４及び図５のＢ１－Ｂ２線に沿った断面図である。 図４及び図５のＣ１－Ｃ２線に沿った断面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図９のＡ１－Ａ２線に沿った断面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図１１のＡ１－Ａ２線に沿った断面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図１３のＡ１－Ａ２線に沿った断面図である。 図１３のＣ１－Ｃ２線に沿った断面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図１６のＡ１－Ａ２線に沿った断面図である。 図１６のＣ１－Ｃ２線に沿った断面図である。 図１７及び図１８のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図２０のＣ１－Ｃ２線に沿った断面図である。 図２１のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図２３のＣ１－Ｃ２線に沿った断面図である。 図２４のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図２６のＣ１－Ｃ２線に沿った断面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図２８のＡ１－Ａ２線に沿った断面図である。 図２９のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図３１のＡ１－Ａ２線に沿った断面図である。 図３２のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図３４のＡ１－Ａ２線に沿った断面図である。 図３５のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図３７のＡ１－Ａ２線に沿った断面図である。 図３８のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図４０のＡ１－Ａ２線に沿った断面図である。 図４１のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図４３のＡ１－Ａ２線に沿った断面図である。 図４４のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図４６のＡ１－Ａ２線に沿った断面図である。 図４７のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す平面図である。 図４９のＡ１－Ａ２線に沿った断面図である。 図５０のＤ１－Ｄ２線に沿った平面図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるメモリセルトランジスタの平面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１ 構成
１．１ 半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置の全体構成の一例について説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（図１の例では、ＢＬＫ０～ＢＬＫ３）を備えている。各々のブロックＢＬＫは、複数のストリングユニットＳＵを含む。図１の例では、ブロックＢＬＫは、５つのストリングユニットＳＵ０～ＳＵ４を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。メモリセルアレイ１１の詳細については後述する。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線（ワード線及び選択ゲート線）に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫのメモリセルトランジスタからデータを読み出す。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２の例は、ストリングユニットＳＵ０～ＳＵ２の回路図を示している。本実施形態では、ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳは、半導体基板上方に積層される。図２の例は、ストリングユニットＳＵ内の積層された複数のＮＡＮＤストリングＮＳの回路構成を立体的に示している。
図２に示すように、ＮＡＮＤストリングＮＳの各々は、選択トランジスタＳＴ１及びＳＴ２並びに複数のメモリセルトランジスタＭＣ（図２の例では、８個のメモリセルトランジスタＭＣ０～ＭＣ７）を含む。
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁体を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電体を用いたＦＧ（Floating Gate）型であってもよい。以下では、メモリセルトランジスタＭＣがＦＧ型である場合について説明する。また、１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの個数は、１６個、３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。
ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣ０～ＭＣ７は、その電流経路が直列に接続される。メモリセルトランジスタＭＣ０のドレインは、選択トランジスタＳＴ１のソースに接続される。メモリセルトランジスタＭＣ７のソースは、選択トランジスタＳＴ２のドレインに接続される。なお、ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
各ストリングユニットＳＵ内の積層された複数のメモリセルトランジスタＭＣのゲートは、１つのワード線ＷＬに共通に接続される。より具体的には、例えば、ストリングユニットＳＵ０～ＳＵ２内において積層された複数のメモリセルトランジスタＭＣ０のゲートは、ワード線ＷＬ０に共通に接続される。同様に、ストリングユニットＳＵ０～ＳＵ２内において積層された複数のメモリセルトランジスタＭＣ１～ＭＣ７のゲートは、ワード線ＷＬ１～ＷＬ７にそれぞれ接続される。
各ストリングユニットＳＵにおいて、積層された複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。例えば、ストリングユニットＳＵ０内の選択トランジスタＳＴ１の各々は、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ１の各々は、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の選択トランジスタＳＴ１の各々は、選択ゲート線ＳＧＤ２に接続される。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬに接続される。そして、各ストリングユニットＳＵの同層に設けられた選択トランジスタＳＴ１のドレインは、１つのビット線ＢＬに共通に接続される。より具体的には、例えば、各ストリングユニットＳＵの最下層に配置されたＮＡＮＤストリングＮＳに対応する選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０に接続される。各ストリングユニットＳＵのｎ層目（ｎは１以上の整数）に配置されたＮＡＮＤストリングＮＳに対応する選択トランジスタＳＴ１のドレインは、ビット線ＢＬｎに接続される。
各ストリングユニットＳＵにおいて、積層された複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。例えば、ストリングユニットＳＵ０内の選択トランジスタＳＴ２の各々は、選択ゲート線ＳＧＳ０に接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ２の各々は、選択ゲート線ＳＧＳ１に接続される。ストリングユニットＳＵ２内の選択トランジスタＳＴ２の各々は、選択ゲート線ＳＧＳ２に接続される。なお、各ストリングユニットＳＵの複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続されてもよい。
各ストリングユニットＳＵ内の複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬに共通に接続される。
書き込み動作及び読み出し動作の際、ストリングユニットＳＵ内の１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣが一括して選択される。換言すれば、ストリングユニットＳＵ内の積層されたメモリセルトランジスタＭＣが一括して選択される。
１．３ メモリセルアレイの構成
次に、図３を参照して、メモリセルアレイ１１の構成の一例について説明する。図３は、メモリセルアレイ１１の一部を示す斜視図である。なお、図３の例では、半導体３２の構造を明確にするために、半導体３２に対応する部分を斜線でハッチングでしている。以下の説明では、半導体基板に略平行な方向をＸ方向と表記する。半導体基板に略平行であり、Ｘ方向と交差する方向をＹ方向と表記する。更に、半導体基板に略垂直な方向をＺ方向と表記する。
図３に示すように、半導体基板３０上には絶縁体３１が設けられている。絶縁体３１は、例えば酸化シリコン（ＳｉＯ２）である。そして、絶縁体３１上にメモリセルアレイ１１が設けられている。メモリセルアレイ１１は、例えば、複数の半導体３２、複数の絶縁体３３～３５、複数の半導体３６、及び複数の電極ピラーＣＧＰを含む。
複数の半導体３２は、Ｚ方向に離間して積層されている。より具体的には、複数の半導体３２は、層間に絶縁体３３を介在させて、絶縁体３１上に積層されている。半導体３２には、例えばポリシリコンが用いられる。絶縁体３３には、例えばＳｉＯ２が用いられる。
半導体３２は、Ｙ方向に延伸するＳＴ１接続部分ＳＣと、一端がＳＴ１接続部分ＳＣに接続され、Ｘ方向に延伸する複数のアクティブエリア部分ＡＡと、を含む。ＳＴ１接続部分ＳＣは、選択トランジスタＳＴ１の電流経路として機能する半導体３６に接している。アクティブエリア部分ＡＡは、複数のメモリセルトランジスタＭＣのチャネル層が形成されるアクティブエリアとして機能する。１つのアクティブエリア部分ＡＡが、１つのＮＡＮＤストリングＮＳに対応する。Ｙ方向に隣り合うアクティブエリア部分ＡＡの間には、絶縁体３４が設けられている。絶縁体３４には、例えばＳｉＯ２が用いられる。
複数の半導体３６は、層間に絶縁体３３を介在させて、絶縁体３１上に積層されている。半導体３６は、半導体３２と同層に設けられている。半導体３６は、半導体３２のＳＴ１接続部分ＳＣのＸ方向を向いた一方の側面に接している。半導体３６には、ｎ型半導体が用いられる。例えば、半導体３６には、例えばリン等の不純物がドープされたポリシリコン（ｎ型半導体）が用いられる。
複数の絶縁体３５は、Ｙ方向に並んで配置されている。絶縁体３５は、例えばＺ方向に延伸した円柱形状を有している。絶縁体３５の側面は、積層された複数の半導体３６及び絶縁体３３に接し、底面が絶縁体３１内に達する。換言すれば、半導体３２の同層において、複数の絶縁体３５の外周を囲むように、半導体３６が設けられている。
電極ピラーＣＧＰは、Ｚ方向に延伸し、底面は絶縁体３１内に達する。電極ピラーＣＧＰは、Ｚ方向に積層された複数のメモリセルトランジスタＭＣのゲート電極として機能する。電極ピラーＣＧＰの上方には、図示せぬワード線ＷＬが設けられ、電極ピラーＣＧＰと電気的に接続される。電極ピラーＣＧＰの構造の詳細は、後述する。
Ｘ方向に沿って２列に千鳥配置された複数の電極ピラーＣＧＰに間に、Ｘ方向に延伸するアクティブエリア部分ＡＡが配置されている。他方で、Ｙ方向に向かい合うようにして、Ｘ方向に沿って２列に配置された複数の電極ピラーＣＧＰの間には、絶縁体３４が設けられている。換言すれば、Ｙ方向に向かい合うようにして、Ｘ方向に沿って２列に並んで配置された複数の電極ピラーＣＧＰの組が、アクティブエリア部分ＡＡを挟んでＹ方向に千鳥配置となるように配置されている。アクティブエリア部分ＡＡの同層において、電極ピラーＣＧＰの外周には、メモリセルトランジスタＭＣのブロック絶縁膜、電荷蓄積層、及びトンネル絶縁膜が設けられている。電極ピラーＣＧＰとアクティブエリア部分ＡＡとが交差する位置に、１つのメモリセルトランジスタＭＣが設けられる。Ｘ方向に沿って千鳥配置された複数のメモリセルトランジスタＭＣは、１つのアクティブエリア部分ＡＡに接続される。すなわち、１つのアクティブエリア部分ＡＡに接続された複数のメモリセルトランジスタＭＣが１つのＮＡＮＤストリングＮＳに対応する。
１．４ メモリセルアレイの平面構成
次に、図４及び図５を参照してメモリセルアレイ１１の平面構成の一例について説明する。図４は、最上層の半導体３２の平面図である。図５は、最上層の絶縁体３３の平面図である。
図４及び図５に示すように、電極ピラーＣＧＰは、円柱形状を有し、絶縁体４０、導電体４１、及び絶縁体４２を含む。なお、電極ピラーＣＧＰのＸＹ平面における形状は、円形に限定されてない。例えば電極ピラーＣＧＰのＸＹ平面における形状は、矩形形状であってもよい。絶縁体４０は、例えば円柱形状を有する。絶縁体４０には、例えばＳｉＯ２が用いられる。なお、絶縁体４０は、廃されてもよい。すなわち、導電体４１は、円筒形状であってもよいし、円柱形状であってもよい。ＹＸ平面において、絶縁体４０を囲む円筒形状の導電体４１が設けられている。導電体４１は、メモリセルトランジスタＭＣのゲート電極として機能する。導電体４１には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。導電材料には、例えばタングステン（Ｗ）及び窒化チタン（ＴｉＮ）を含む積層構造が用いられる。更に、導電体４１を囲むように、円筒形状の絶縁体４２が設けられている。絶縁体４２は、メモリセルトランジスタＭＣのブロック絶縁膜として機能する。絶縁体４２には、絶縁材料が用いられる。絶縁材料は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、Ｔｉ、ジルコニウム（Ｚｒ）、及びランタン（Ｌａ）等の酸化物または窒化物といった高誘電率膜、あるいはＳｉＯ２や酸窒化シリコン（ＳｉＯＮ）などの高耐圧膜、または、それらの混合物あるいは積層膜などが用いられる。以下では、絶縁体４２に、ＳｉＯ２が用いられる場合について説明する。
図４に示すように、半導体３２と同層において、電極ピラーＣＧＰの外周を囲むように、円筒形状の絶縁体４３、電荷蓄積層４４、及び絶縁体４５が順次設けられている。絶縁体４３は、絶縁体４２を囲むように設けられており、絶縁体４２と合わせて、メモリセルトランジスタＭＣのブロック絶縁膜として機能する。絶縁体４３には、例えばＳｉＯ２が用いられる。電荷蓄積層４４は、絶縁体４３を囲むように設けられている。ＦＧ型のメモリセルトランジスタＭＣの場合、電荷蓄積層４４には、例えば、ポリシリコンが用いられる。絶縁体４５は、電荷蓄積層４４を囲むように設けられており、メモリセルトランジスタＭＣのトンネル絶縁膜として機能する。絶縁体４５には、例えばＳｉＯ２が用いられる。
Ｘ方向に沿って２列に千鳥配置された複数の電極ピラーＣＧＰの間に、１つのアクティブエリア部分ＡＡが設けられている。アクティブエリア部分ＡＡは、各電極ピラーＣＧＰの外周に設けられた絶縁体４５の一部に接している。例えば、電極ピラーＣＧＰ１とＣＧＰ２とがＸ方向に隣り合って配置され、電極ピラーＣＧＰ３は、Ｘ方向において電極ピラーＣＧＰ１とＣＧＰ２との間に配置され、Ｙ方向において電極ピラーＣＧＰ１とＣＧＰ２とは異なる位置に配置されている。そして、電極ピラーＣＧＰ１とＣＧＰ３の間、電極ピラーＣＧＰ２とＣＧＰ３との間にアクティブエリア部分ＡＡが設けられている。例えば、電極ピラーＣＧＰ１及びＣＧＰ３において、各々の外周に設けられた円筒形状の電荷蓄積層４４の間には、ＸＹ平面において、電極ピラーＣＧＰ１に対応する絶縁体４５と、半導体３２（アクティブエリア部分ＡＡ）と、電極ピラーＣＧＰ３に対応する絶縁体４５とによる３層構造が設けられた領域がある。アクティブエリア部分ＡＡは、例えば、複数の電極ピラーＣＧＰの間をＸ方向に蛇行するように延伸している。換言すれば、アクティブエリア部分ＡＡは、Ｘ方向に向かって延伸する波型形状を有している。
絶縁体４５の外周においてアクティブエリア部分ＡＡと接していない他の部分は、絶縁体３４に接している。Ｘ方向に向かい合うようにして、Ｙ方向に沿って２列に配列された複数の電極ピラーＣＧＰの間には、絶縁体３４が設けられており、アクティブエリア部分ＡＡは設けられていない。例えば、電極ピラーＣＧＰ４と電極ピラーＣＧＰ５とがＸ方向に隣り合って配置されている。電極ピラーＣＧＰ１とＣＧＰ４とがＹ方向に隣り合って配置され、電極ピラーＣＧＰ２とＣＧＰ５とがＹ方向に隣り合って配置されている。そして、電極ピラーＣＧＰ１、ＣＧＰ２、ＣＧＰ４、ＣＧＰ５が互いに向かい合う領域には、絶縁体３４が設けられている。絶縁体３４の側面は半導体３２に接し、半導体３２と接する面は、湾曲している。より具体的には、例えば、絶縁体３４は、Ｘ方向に沿って設けられた複数のホールＲＨから同心円状に広がる円形の領域がＸ方向に複数連なった形状を有する。
電極ピラーＣＧＰと、絶縁体４５に接するアクティブエリア部分ＡＡと、電極ピラーＣＧＰとアクティブエリア部分ＡＡとの間に設けられた絶縁体４３、電荷蓄積層４４、及び絶縁体４５の一部と、を含む領域がメモリセルトランジスタＭＣとして機能する。
例えば円柱形状を有する複数の絶縁体３５が、例えばＹ方向に１列に並んで配置されている。そして、複数の絶縁体３５の外周を囲むように、複数の円筒がＹ方向に連なった形状を有する半導体３６が設けられている。半導体３６のＸ方向を向いた一方の側面は、半導体３２のＳＴ１接続部分ＳＣの側面に接している。
図５に示すように、Ｘ方向に向かい合うようにして、Ｙ方向に沿って２列に配列された複数の電極ピラーＣＧＰの間には、これらの電極ピラーＣＧＰと千鳥配置となるように、Ｘ方向に沿って一列に配置された複数のホールＲＨが設けられている。ホールＲＨ内は、絶縁体３４により埋め込まれている。本実施形態では、メモリセルアレイ１１の製造工程において、半導体３２に相当する部分を、犠牲膜で形成した後で、犠牲膜を半導体３２及び絶縁体３４に置き換えるリプレース方法を適用している。ホールＲＨは、リプレースの際に用いられる。メモリセルアレイ１１の製造工程については後述する。
１．５ メモリセルアレイの断面構成
次に、図６～図８を参照して、メモリセルアレイ１１の断面構成について説明する。図６は、図４及び図５のＡ１－Ａ２線に沿った断面図である。図７は、図４及び図５のＢ１－Ｂ２線に沿った断面図である。図８は、図４及び図５のＣ１－Ｃ２線に沿った断面図である。
図６に示すように、半導体基板３０上に絶縁体３１が設けられている。例えば、絶縁体３１内には、半導体基板３０上に形成されたトランジスタ（不図示）や複数の配線層（不図示）が設けられていてもよい。
絶縁体３１上の一部の領域には、層間に絶縁体３３を介在させて、例えば５層の半導体３２（アクティブエリア部分ＡＡ）が設けられている。換言すれば、絶縁体３１上に、例えば、５層のアクティブエリア部分ＡＡと５層の絶縁体３３とが交互に配置される。なお、半導体３２（アクティブエリア部分ＡＡ）及び絶縁体３３の積層数は任意である。図６の例では、下層から上層に向かって半導体３２のＹ方向の幅が短くなっている。より具体的には、例えば、５層の半導体３２のアクティブエリア部分ＡＡにおいて、Ｙ方向におけるアクティブエリア部分ＡＡの幅を、下層から順にＣＷ１～ＣＷ５とすると、ＣＷ１＞ＣＷ２＞ＣＷ３＞ＣＷ４＞ＣＷ５の関係にある。なお、アクティブエリア部分ＡＡの構造は、これに限定されない。例えば、離間して積層された半導体３２のアクティブエリア部分ＡＡのＹ方向における幅は、同じでもよく、下層から上層に向かって長くなっていてもよい。
最上層の絶縁体３３上には、絶縁体５０及び５１が設けられている。絶縁体５０及び５１には例えばＳｉＯ２が用いられる。絶縁体５１上には、絶縁体３４が設けられている。
５層の絶縁体３３並びに絶縁体５０及び５１は、メモリセルアレイ１１の製造工程においてホールＲＨの加工時に形成された開口部分をそれぞれ有する。５層の半導体３２の同層には絶縁体３４が設けられている。絶縁体３４は、５層の絶縁体３３並びに絶縁体５０及び５１の開口部分を通じて、絶縁体５１上の絶縁体３４とつながっている。なお、絶縁体５１上の絶縁体３４は、除去されていてもよい。
絶縁体５０、５層の絶縁体３３、並びに５層の半導体３２（及び絶縁体３４）を貫通し、底面が絶縁体３１に達する電極ピラーＣＧＰが設けられている。電極ピラーＣＧＰの内部には、例えば略円柱形状の絶縁体４０と、絶縁体４０の側面及び底面に接する導電体４１と、導電体４１の側面及び底面に接する絶縁体４２とが設けられている。絶縁体４２の底面及びその近傍は絶縁体３１に接する。なお、絶縁体４０は、中心部にボイドが形成されていてもよい。図６の例では、電極ピラーＣＧＰは、テーパー形状を有している。半導体３２との同層において、電極ピラーＣＧＰの側面は、外部に向かって突出するように湾曲している。しかし、電極ピラーＣＧＰの形状は、これらに限定されない。電極ピラーＣＧＰは、テーパー形状でなくてもよいし、側面が湾曲していなくてもよい。
半導体３２の同層において、電極ピラーＣＧＰの外周には、外側に向かって絶縁体４３、電荷蓄積層４４、及び絶縁体４５が順に設けられている。換言すれば、絶縁体４２と半導体３２との間には、絶縁体４３が設けられている。半導体３２と絶縁体４３との間には、電荷蓄積層４４が設けられている。半導体３２と電荷蓄積層４４との間には、絶縁体４５が設けられている。例えば、５層の円筒形状の電荷蓄積層４４の直径を、下層から順にＦＲ１～ＦＲ５とすると、ＦＲ１＜ＦＲ２＜ＦＲ３＜ＦＲ４＜ＦＲ５の関係にある。導電体４１と、半導体３２と、導電体４１と半導体３２との間に設けられた絶縁体４２及び４３の一部、電荷蓄積層４４の一部、並びに絶縁体４５の一部と、を含む領域がメモリセルトランジスタＭＣとして機能する。
電極ピラーＣＧＰ上には、絶縁体５１及び絶縁体３４を貫通する導電体５２が設けられている。導電体５２は、上方に設けられた図示せぬワード線ＷＬと電気的に接続されるコンタクトプラグとして機能する。導電体５２は、導電材料により構成される。
図７に示すように、ホールＲＨ（ホールＲＨに対応する絶縁体３３、５０、及び５１の開口部分）は、Ｘ方向に並んで設けられている。ホールＲＨ部分に相当する絶縁体３３、５０、及び５１の開口部分には、絶縁体３４が設けられている。換言すれば、ホールＲＨが形成された領域には、複数層に形成された絶縁体３４をＺ方向に連結させる絶縁体３４の柱が設けられている。半導体３２のＳＴ１接続部分ＳＣのＸ方向を向いた一方の側面は、絶縁体３４に接しており、向かい合う他方の側面は、半導体３６に接している。絶縁体３５は、５層の絶縁体３３を貫通し、底面が絶縁体３１に達する。半導体３６は、半導体３２との同層において、絶縁体３５を囲むように設けられている。絶縁体３５の側面は、絶縁体３３及び半導体３６に接する。
図８に示すように、複数の絶縁体３５がＹ方向に並んで配置されている。そして、半導体３２との同層において、絶縁体３５の間に、半導体３６が設けられている。
２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図９～図５１を用いて説明する。図９～図５１は、メモリセルアレイ１１の製造工程をそれぞれ示している。以下、半導体３２の形成方法として、半導体３２に相当する構造を犠牲膜で形成した後、犠牲膜を除去して半導体３２に置き換えるリプレース方法を用いた場合について説明する。
図９及び図１０に示すように、半導体基板３０上に絶縁体３１が形成されている。この状態において、絶縁体３１上に、半導体３２に対応する５層の犠牲膜５５と、５層の絶縁体３３とを交互に積層する。犠牲膜５５は、半導体３２のリプレースに用いられる。犠牲膜５５は、絶縁体３３とウエットエッチングの選択比が十分に得られる材料が用いられる。以下では、犠牲膜５５に窒化シリコン（ＳｉＮ）が用いられる場合について説明する。
次に、５層の犠牲膜５５及び５層の絶縁体３３を貫通し、底面が絶縁体３１に達する複数のホールＣＨ、ＲＨ、及びＤＨが一括して形成される。ホールＣＨは、電極ピラーＣＧＰの形成に用いられる。ホールＲＨは、犠牲膜５５のリプレースに用いられる。ホールＤＨは、絶縁体３５の形成に用いられる。なお、ホールＣＨ、ＲＨ、及びＤＨの直径は同じであってもよいし、それぞれ異なっていてもよい。また、ホールＣＨ、ＲＨ、及びＤＨのＸＹ平面における形状は、円（真円）形に限定されない。各ホールは楕円形状であってもよいし、矩形形状であってもよい。また、ホールＣＨ、ＲＨ、及びＤＨの断面形状は、テーパー形状に限定されない。各ホールの断面形状は、側面がＺ方向に沿ったストレート形状であってもよいし、ボーイング形状であってもよい。
図１１及び図１２に示すように、ホールＣＨ、ＲＨ、及びＤＨを犠牲膜５６により埋め込み、最上層の絶縁体３３上の犠牲膜５６を除去する。犠牲膜５６は、メモリセルアレイ１１の製造工程においてホールＣＨ、ＲＨ、及びＤＨを一時的に埋め込むために用いられる。例えば、犠牲膜５６には、絶縁体３３及び犠牲膜５５とウエットエッチングの選択比が十分に得られる材料が用いられる。犠牲膜５６は、例えばカーボンを含む材料であってもよいし、薄膜のＳｉＯ２とポリシリコンとの積層構造であってもよい。以下では、犠牲膜５６がカーボン膜である場合について説明する。
図１３～図１５に示すように、最上層の絶縁体３３、並びにホールＣＨ、ＲＨ、及びＤＨ内に形成された犠牲膜５６の上に、絶縁体５０を形成する。
次に、ホールＤＨ上の絶縁体５０を加工（開口）して、ホールＤＨ内の犠牲膜５６を露出させる。なお、図１３及び図１５の例では、絶縁体５０における開口径が、最上層の絶縁体３３の上面におけるホールＤＨの直径よりも小さい場合を示しているが、これに限定されない。絶縁体５０における開口径が、最上層の絶縁体３３の上面におけるホールＤＨの直径と同じであってもよいし、大きくてもよい。その後、ホールＤＨ内の犠牲膜５６を除去する。例えば、犠牲膜５６がカーボン膜である場合、Ｏ２アッシングにより、ホールＤＨ内の犠牲膜５６を除去する。
図１６～図１９に示すように、ウエットエッチングにより、ホールＤＨ内に露出している犠牲膜５５の側面を加工し、ホールＤＨから同心円状に広がる凹型領域を形成する。以下、ホール側面を加工して凹型領域を形成する工程を「リセスエッチング」と表記し、凹型領域を「リセス領域ＲＣ」と表記する。図１９に示すように、ホールＤＨを用いたリセスエッチングでは、Ｙ方向に並んで配置されたホールＤＨ間の犠牲膜５５が除去されるように、エッチング量（以下、「リセス量」とも表記する）、すなわちリセス領域ＲＣ１のリセス幅ＲＣ１＿Ｗが調整される。リセス幅ＲＣ１＿Ｗは、ホールＤＨによって形成された絶縁体３３の開口部分の端部から絶縁体３３が半導体３６に接する部分までの距離である。従って、リセス領域ＲＣ１のリセス幅ＲＣ１＿Ｗは、２つのホールＤＨの間の距離ＤＨ＿Ｗよりも長い。このため、リセス領域ＲＣ１は、ホールＤＨの外周に設けられた円筒形状のリセス領域ＲＣ１が、Ｙ方向に連結された形状を有している。
図２０～図２２に示すように、半導体３６を成膜し、リセス領域ＲＣ１を埋め込む。例えば、半導体３６として、ＣＶＤ（Chemical Vapor Deposition）によるリン・ドープド・アモルファスシリコン（P doped Amorphous Silicon）を成膜する。このとき、半導体３６の膜厚は、リセス領域ＲＣ１を埋め込み且つホールＤＨの開口部を閉塞させない膜厚とする。
図２３～図２５に示すように、ウエットエッチングまたはＣＤＥ（Chemical Dry Etching）等の等方性エッチングにより、絶縁体５０上、並びにホールＤＨの側面及び底面の半導体３６を除去する。このとき、半導体３６がリセス領域ＲＣ１内に残存し、且つ他の層の半導体３６と接続されていないように、リセスエッチングのエッチング条件を制御する。以下、このようにリセス領域ＲＣを埋め込む工程を「リセス埋め込み」と表記する。なお、図２４に示すように、絶縁体５０の底面におけるホールＤＨの開口径が、最上層の絶縁体３３の上面におけるホールＤＨの直径よりも小さい場合、絶縁体３３と５０との間に段差が生じる。このような場合、段差部分に半導体３６が残存していてもよい。また、ホールＤＨの底部に半導体３６が残存していてもよい。
図２６及び図２７に示すように、ホールＤＨ内を絶縁体３５で埋め込み、絶縁体５０上の絶縁体３５を除去する。なお、絶縁体５０上に絶縁体３５が残存してもよい。また、絶縁体３５の内部にボイドが形成されていてもよい。
図２８～図３０に示すように、ホールＲＨ上の絶縁体５０を加工（開口）して、ホールＲＨ内の犠牲膜５６を露出させた後、ホールＲＨ内の犠牲膜５６を除去する。
次に、ウエットエッチングまたはＣＤＥ（Chemical Dry Etching）等の等方性エッチングにより、犠牲膜５５を除去し、絶縁体３１と絶縁体３３との層間及び絶縁体３３の層間に空隙ＧＰを形成する。このとき、図３０に示すように、犠牲膜５５と接していた半導体３６の側面が露出するまで犠牲膜５５を除去する。
図３１～図３３に示すように、半導体３２を成膜し、空隙ＧＰを埋め込む。このとき、半導体３２の膜厚は、空隙ＧＰを埋め込み且つホールＲＨの開口部を閉塞させない膜厚とする。次に、犠牲膜５７を形成し、ホールＲＨを埋め込む。犠牲膜５７には、例えばＳｉＮが用いられる。
次に、最上層の絶縁体３３上の犠牲膜５７、半導体３２、及び絶縁体５０を除去する。これにより、最上層の絶縁体３３、ホールＲＨ内の半導体３２及び犠牲膜５７、ホールＣＨに対応する犠牲膜５６、並びに絶縁体３５の表面が露出される。
図３４～図３６に示すように、絶縁体５０を形成した後、ホールＣＨ上の絶縁体５０を加工（開口）して、ホールＣＨ内の犠牲膜５６を露出させる。次に、ホールＣＨ内の犠牲膜５６を除去する。
次に、リセスエッチングにより、ホールＣＨ内に露出している半導体３２の側面を加工し、ホールＣＨから同心円状に広がるリセス領域ＲＣ２を形成する。図３６に示すように、ホールＣＨを用いたリセスエッチングでは、Ｘ方向に沿って千鳥配置されたホールＣＨ間に半導体３２が残存するように、リセス量、すなわちリセス領域ＲＣ２のリセス幅ＲＣ２＿Ｗが調整される。なお、リセス幅ＲＣ２＿Ｗは、ホールＣＨによって形成された絶縁体３３の開口部分の端部から絶縁体３３が半導体３２に接する部分までの距離である。従って、千鳥配置されたホールＣＨの距離をＣＨ＿Ｗとすると、ＣＨ＿ＷとＲＣ２＿Ｗとは、（ＲＣ２＿Ｗ）＜（（ＣＨ＿Ｗ）／２）の関係にある。このため、各ホールＣＨに設けられたリセス領域ＲＣ２は、互いに連結していない。
図３７～図３９に示すように、例えば、リセス領域ＲＣ２内に露出している半導体３２の側面を酸化して絶縁体４５を形成する。なお、絶縁体４５は、例えばＣＶＤによって形成されてもよい。
次に、リセス埋め込みにより、リセス領域ＲＣ２内に、電荷蓄積層４４を形成する。なお、図３８の例では、電荷蓄積層４４の側面が凹型形状に湾曲しているが、湾曲していなくてもよい。更に、絶縁体３３と５０との間の段差部分、あるいはホールＣＨの底部に、電荷蓄積層４４が残存していてもよい。
図４０～図４２に示すように、例えば、ホールＣＨ内に露出している電荷蓄積層４４の側面を酸化して絶縁体４３を形成する。なお、絶縁体４３は、例えばＣＶＤによって形成されてもよい。
次に、絶縁体４２、導電体４１、及び絶縁体４０を順次成膜し、ホールＣＨを埋め込む。そして、絶縁体５０上の絶縁体４２、導電体４１、及び絶縁体４０を除去する。これにより、電極ピラーＣＧＰが形成される。
図４３～図４５に示すように、絶縁体５１を形成した後、ホールＲＨ上の絶縁体５１を加工（開口）して、ホールＲＨ内の犠牲膜５７を露出させる。次に、ウエットエッチング等により、ホールＲＨ内の犠牲膜５７を除去する。
図４６～図４８に示すように、リセスエッチングにより、ホールＲＨ内に露出している半導体３２の側面を加工し、ホールＲＨから同心円状に広がるリセス領域ＲＣ３を形成する。これにより半導体３２のＳＴ１接続部分ＳＣ及びアクティブエリア部分ＡＡが形成される。図４８に示すように、ホールＲＨを用いたリセスエッチングでは、Ｘ方向に隣り合うホールＲＨのリセス領域ＲＣ３が連結し且つアクティブエリア部分ＡＡが消失しないように、リセス量、すなわちリセス領域ＲＣ３のリセス幅ＲＣ３＿Ｗが調整される。なお、リセス幅ＲＣ３＿Ｗは、ホールＲＨによって形成された絶縁体３３の開口部分の端部から絶縁体３３が半導体３２に接する部分までの距離である。Ｘ方向に隣り合うホールＲＨの距離をＲＨ＿Ｗ１とし、Ｙ方向に隣り合うホールＲＨと絶縁体４５との距離をＲＨ＿Ｗ２とする。すると、ＲＣ３＿ＷとＲＨ＿Ｗ１とＲＨ＿Ｗ２は、（（ＲＨ＿Ｗ１）／２）＜（ＲＣ３＿Ｗ）＜（ＲＨ＿Ｗ２）の関係にある。
図４９～図５１に示すように、絶縁体３４を形成し、リセス領域ＲＣ３及びホールＲＨを埋め込む。なお、リセス領域ＲＣ３及びホールＲＨは完全に埋め込まれていなくてもよい。絶縁体３４により、絶縁体５０及び５１におけるホールＲＨの開口部分が閉塞されていればよい。換言すれば、リセス領域ＲＣ３及びホールＲＨ内にエアギャップが形成されてもよい。
３ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。図５２を参照して、本効果につき詳述する。図５２は、メモリセルトランジスタＭＣの平面図である。
図５２に示すように、本実施形態のメモリセルトランジスタＭＣは、ゲート電極として機能する導電体４１の外周を、ブロック絶縁膜として機能する絶縁体４２及び４３を介して、ＦＧとして機能する円筒形状の電荷蓄積層４４が取り囲んでいる。そして、電荷蓄積層４４の外周の一部が、トンネル絶縁膜として機能する絶縁体４５を介して、メモリセルトランジスタＭＣのチャネルとして機能する半導体３２と対向している。従って、本実施形態によれば、円弧形状のチャネルを有するメモリセルトランジスタＭＣを形成できる。ここで、円筒形状の導電体４１の半径をｒ１とし、円筒形状の電荷蓄積層４４の半径をｒ２とすると、ｒ１＜ｒ２の関係にある。円弧形状のチャネルと対向する電荷蓄積層４４の円弧部分の長さは、２×π×ｒ２よりも短い。
ここで、円弧形状のチャネル（半導体３２）と電荷蓄積層４４との間の寄生容量をＣＦＧとし、電荷蓄積層４４と円筒形状の導電体４１との間の寄生容量をＣＣＧとする。容量ＣＦＧと容量ＣＣＧとのカップリング比をＣｒとすると、Ｃｒ＝ＣＣＧ／（ＣＦＧ＋ＣＣＧ）と表せる。円弧形状のメモリセルトランジスタＭＣを形成することにより、カップリング比Ｃｒを向上することができる。これにより、メモリセルトランジスタＭＣのブロック絶縁膜、すなわち絶縁体４２と４３との合計膜厚を厚くできる。ブロック絶縁膜の膜厚を厚くできることにより、電荷蓄積層４４から導電体４１への電荷の抜けを抑制できる。更に、ブロック絶縁膜を厚くできることにより、メモリセルトランジスタＭＣのブロック絶縁膜の耐圧を向上させることができる。これにより、メモリセルトランジスタＭＣの信頼性を向上させることができる。
更に、本実施形態に係る構成であれば、半導体３２のリセス幅ＲＣ３＿Ｗを制御することにより、容量ＣＦＧを制御できる。すなわち、カップリング比Ｃｒは、チャネル（半導体３２）のリセス量により制御できる。
更に、本実施形態に係る構成であれば、高アスペクト比のホールＣＨ、ＲＨ、及びＤＨを一括して加工できる。そして、ホールＣＨ、ＲＨ、及びＤＨ内の犠牲膜を選択的に除去して、リセスエッチングとリセス埋め込みを繰り返すことによりメモリセルアレイ１１を形成できる。このため、メモリセルアレイ１１における高アスペクト比のホールのエッチング回数を低減でき、メモリセルアレイ１１の加工を容易にできる。
４．変形例等
上記実施形態に係る半導体記憶装置は、基板（３０）に平行な第１方向（Ｘ方向）に延伸する第１半導体（３２）と、基板に垂直な第２方向（Ｚ方向）に延伸する第１導電体（４１）と、第１導電体の外周を囲むように設けられた第１電荷蓄積層（４４）と、第１導電体と第１電荷蓄積層との間に、第１導電体を囲むように設けられた第１絶縁体（４２または４３）と、前第１電荷蓄積層と第１半導体との間に、第１電荷蓄積層を囲むように設けられた第２絶縁体（４５）と、第１メモリセル（ＭＣ）とを含む。第２絶縁体の外周の一部は、第１半導体に接する。第１メモリセルは、第１導電体と、第１半導体と、第１導電体と第１半導体との間に設けられた第１電荷蓄積層の一部、第１絶縁体の一部、及び第２絶縁体の一部と、を含む、
上記実施形態を適用することにより、信頼性を向上した半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３０…半導体基板、３１、３３～３５、４０、４２、４３、４５、５０、５１…絶縁体、３２、３６…半導体、４１、５２…導電体、４４…電荷蓄積層、５５～５７…犠牲膜、ＡＡ…アクティブエリア部分、ＲＣ１～ＲＣ３…リセス領域、ＳＣ…ＳＴ１接続部分

Claims (8)

  1. 基板に平行な第１方向に延伸する第１半導体と、
    前記基板に垂直な第２方向に延伸する第１導電体と、
    前記第１導電体の外周を囲むように設けられた第１電荷蓄積層と、
    前記第１導電体と前記第１電荷蓄積層との間に、前記第１導電体を囲むように設けられた第１絶縁体と、
    前記第１電荷蓄積層と前記第１半導体との間に、前記第１電荷蓄積層を囲むように設けられた第２絶縁体と、
    第１メモリセルと
    を備え、
    前記第２絶縁体の外周の一部は、前記第１半導体に接し、
    前記第１メモリセルは、前記第１導電体と、前記第１半導体と、前記第１導電体と前記第１半導体との間に設けられた前記第１電荷蓄積層の一部、前記第１絶縁体の一部、及び前記第２絶縁体の前記一部と、を含む、
    半導体記憶装置。
  2. 前記第２絶縁体の外周の他の部分は、第３絶縁体に接する、
    請求項１に記載の半導体記憶装置。
  3. 前記第１半導体と、前記第３絶縁体とが接する面は湾曲している、
    請求項２に記載の半導体記憶装置。
  4. 前記第１半導体の上方に設けられた第２半導体と、
    前記第１導電体の外周を囲むように設けられた第２電荷蓄積層と、
    前記第１導電体と前記第２電荷蓄積層との間に、前記第１導電体を囲むように設けられた第４絶縁体と、
    前第２電荷蓄積層と前記第２半導体との間に、前記第２電荷蓄積層を囲むように設けられた第５絶縁体と、
    第２メモリセルと
    を更に備え、
    前記第５絶縁体の外周の一部は、前記第２半導体に接し、
    前記第２メモリセルは、前記第１導電体と、前記第２半導体と、前記第１導電体と前記第２半導体との間に設けられた前記第２電荷蓄積層の一部、前記第４絶縁体の一部、及び前記第５絶縁体の前記一部と、を含む、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１電荷蓄積層の直径と、前記第２電荷蓄積層の直径とは異なる、
    請求項４に記載の半導体記憶装置。
  6. 前記第１半導体の前記第１及び第２方向と交差する第３方向の幅は、前記第２半導体の前記第３方向の幅と異なる、
    請求項４または５に記載の半導体記憶装置。
  7. 前記第２方向に延伸する第２導電体と、
    前記第１導電体の外周を囲むように設けられた第３電荷蓄積層と、
    前記第１導電体と前記第１電荷蓄積層との間に、前記第１導電体を囲むように設けられた第６絶縁体と、
    前記第３電荷蓄積層と前記第１半導体との間に、前記第３電荷蓄積層を囲むように設けられた第７絶縁体と、
    第３メモリセルと
    を更に備え、
    前記第７絶縁体の外周の一部は、前記第１半導体に接し、
    前記第３メモリセルは、前記第２導電体と、前記第１半導体と、前記第２導電体と前記第１半導体との間に設けられた前記第３電荷蓄積層の一部、前記第６絶縁体の一部、及び前記第７絶縁体の前記一部と、を含む、
    請求項１乃至６のいずれか一項に記載の半導体記憶装置。
  8. 前記第１電荷蓄積層と前記第３電荷蓄積層との間には、前記第２絶縁体と前記第１半導体と前記第７絶縁体とによる３層構造が設けられた領域がある、
    請求項７に記載の半導体記憶装置。
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