CN110364535A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，所述半导体装置包括：外围电路区，位于第一基底上，并且包括至少一个电路器件；存储器单元区，位于第一基底上的第二基底上，并且包括存储器单元；以及通过布线区，包括穿过存储器单元并且位于第二基底上的导电区，以及穿过导电区和第二基底并且被构造成使存储器单元区电连接到所述至少一个电路器件的通过接触插塞。

Description

半导体装置
本申请要求于2018年4月11日在韩国知识产权局提交的第10-2018-0042018号韩国专利申请的权益，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及半导体装置以及制作所述半导体装置的方法。
背景技术
具有较小的体积同时执行高容量数据处理的半导体装置越来越被需要。为了制作具有这些优选特性的半导体装置，可提高形成这样的半导体装置的半导体元件的集成度。作为用于改善半导体装置的集成度的方法，已经开发了包括堆叠在竖直方向上的栅电极的半导体装置。在这样的半导体装置中，可增大堆叠的栅电极的数量以实现半导体装置的高度集成。
发明内容
本发明构思的一方面将提供一种具有改善的可靠性的半导体装置。
根据本发明构思的一方面，一种半导体装置包括：外围电路区，设置在第一基底上，并且包括至少一个电路器件；存储器单元区，位于第一基底上的第二基底上，并且包括存储器单元；以及通过布线区，包括穿过存储器单元并且位于第二基底上的导电区，以及穿过导电区和第二基底并且被构造成使存储器单元区电连接到所述至少一个电路器件的通过接触插塞。
根据本发明构思的一方面，一种半导体装置包括：外围电路区，位于第一基底上，并且包括至少一个电路器件；存储器单元区，位于第一基底上的第二基底上，并且包括彼此分隔开并且垂直于第二基底的上表面堆叠的栅电极以及穿过栅电极并且在垂直于第二基底的上表面的第一方向上延伸的沟道；以及通过布线区，包括穿过栅电极并且连接到第二基底的导电区，以及穿过导电区且穿过第二基底并且在第一方向上延伸的通过接触插塞。
根据本发明构思的一方面，一种半导体装置包括：第一区，位于第一基底上，并且包括至少一个第一器件；第二区，位于第一基底上的第二基底上，并且包括第二基底上的第二器件；以及通过布线区，包括穿过第二基底并且使所述至少一个第一器件电连接到第二器件的通过布线结构以及围绕通过布线结构的导电区。
附图说明
通过下面结合附图进行的详细描述，本公开的上述和其它方面、特征和其它优点将被更清楚地理解，在附图中：
图1是根据发明构思的示例实施例的半导体装置的示意性框图；
图2是根据发明构思的示例实施例的半导体装置的单元阵列的等效电路图；
图3是示出根据发明构思的示例实施例的半导体装置的存储器单元阵列和外围电路的示意性透视图；
图4是示出根据发明构思的示例实施例的半导体装置的布置的示意性布局图；
图5是根据发明构思的示例实施例的半导体装置的示意性平面图；
图6是根据发明构思的示例实施例的半导体装置的示意性剖视图，图6示出了沿图5的线I-I'截取的剖面；
图7A和图7B是根据发明构思的示例实施例的半导体装置的示意性平面图；
图8是根据发明构思的示例实施例的半导体装置的示意性剖视图；
图9是根据发明构思的示例实施例的半导体装置的示意性剖视图；
图10是根据发明构思的示例实施例的半导体装置的示意性剖视图；
图11A至图11O是示出根据发明构思的示例实施例的用于制造半导体装置的方法的示意性剖视图。
具体实施方式
以下，将参照附图来详细描述本公开的示例实施例。
图1是根据发明构思的示例实施例的半导体装置的示意性框图。
参照图1，半导体装置10可包括存储器单元阵列20和外围电路30。外围电路30可包括行解码器32、页缓冲器34、输入和输出缓冲器35、控制逻辑36和电压产生器37。
存储器单元阵列20可包括多个存储器块，多个存储器块可分别包括多个存储器单元。多个存储器单元可通过串选择线SSL、字线WL和地选择线GSL连接到行解码器32，并且可通过位线BL连接到页缓冲器34。在示例实施例中，布置在单个行中的多个存储器单元可连接到公共的字线WL，而布置在单个列中的多个存储器单元可连接到公共的位线BL。
行解码器32可对已经输入的地址ADDR进行解码以产生并传送字线WL的驱动信号。行解码器32可响应于控制逻辑36的控制将从电压产生器37产生的字线电压提供到选择的字线WL和未选择的字线WL中的每条。
页缓冲器34通过位线BL连接到存储器单元阵列20，并且可读取存储在存储器单元中的数据。根据操作的模式，页缓冲器34可暂时存储将存储在存储器单元中的数据，或者可检测存储在存储器单元中的数据。页缓冲器34可包括列解码器和感测放大器。列解码器可选择性地激活存储器单元阵列20的位线BL，而感测放大器可感测已经被列解码器选择的位线BL的电压，并且可在读取操作期间读取存储在已经选择的存储器单元中的数据。
输入和输出缓冲器35可在编程操作期间接收数据DATA并且将数据传送到页缓冲器34，并且可在读取操作期间将从页缓冲器34传送的数据DATA外部地输出。输入和输出缓冲器35可传送已经输入到控制逻辑36的地址或指令。
控制逻辑36可控制行解码器32和页缓冲器34的操作。控制逻辑36可接收从外部源传送的控制信号和外部电压，并且可根据已经接收的控制信号来操作。控制逻辑36可响应于控制信号来控制读取、写入和/或擦除操作。
电压产生器37可使用外部电压来产生内部操作所需的电压，例如，编程电压、读取电压、擦除电压等。由电压产生器37产生的电压可通过行解码器32传送到存储器单元阵列20。
图2是根据发明构思的示例实施例的半导体装置的单元阵列的等效电路图。
参照图2，存储器单元阵列20可包括多个存储器单元串S，所述多个存储器单元串S包括彼此串联连接的存储器单元MC以及在存储器单元MC的两端处串联连接的地选择晶体管GST和串选择晶体管SST1和SST2。多个存储器单元串S可并联连接到相应的位线BL0至BL2。多个存储器单元串S可共同连接到共源极线CSL。换句话说，多个存储器单元串S可布置在多条位线BL0至BL2与单条共源极线CSL之间。在示例实施例中，共源极线CSL可被设置为二维地布置的多条共源极线。
彼此串联连接的存储器单元MC可通过用于选择存储器单元MC的字线WL0至WLn来控制。各个存储器单元MC可包括数据存储元件。存储器单元MC的布置在距共源极线CSL基本上相同的距离处的栅电极可共同连接到字线WL0至WLn中的一条并且可处于等电位的状态。在一些实施例中，即使当存储器单元MC的栅电极布置在距共源极线CSL基本上相同的距离处时，也可独立地控制设置在不同的行或列中的栅电极。
地选择晶体管GST可通过地选择线GSL来控制，并且可连接到共源极线CSL。串选择晶体管SST1和SST2可分别通过串选择线SSL1和SSL2来控制，并且可连接到位线BL0至BL2。在图2中，示出了单个地选择晶体管GST和两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储器单元MC中的每个的结构。然而，串选择晶体管SST1和SST2中的一个可连接到彼此串联连接的多个存储器单元MC中的每个，或者多个地选择晶体管GST可连接到彼此串联连接的多个存储器单元MC中的每个。还可在字线WL0至WLn之中的最上面的字线WLn与串选择线SSL1和SSL2之间布置一条或更多条虚设线DWL或缓冲线，但本发明构思不限于此。在示例实施例中，一条或更多条虚设线DWL可布置在最下面的字线WL0与地选择线GSL之间。
当通过串选择线SSL1和SSL2将信号施加到串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号被传送到彼此串联连接的存储器单元MC，所以可执行数据读取和写入操作。而且，可通过基底施加预定的擦除电压，所以可执行用于擦除写入到存储器单元MC的数据的擦除操作。在示例实施例中，存储器单元阵列20可包括与位线BL0至BL2电隔离的至少一个虚设存储器单元串。
图3是示出根据发明构思的示例实施例的半导体装置的存储器单元阵列和外围电路的示意性透视图。
参照图3，半导体装置10A可包括单元区半导体层20A、外围电路半导体层30A、单元区金属层MLc和外围电路金属层MLp。单元区半导体层20A和外围电路半导体层30A可设置成在竖直方向(例如，Z方向)上堆叠。
单元区半导体层20A可以是基底上的形成有形成图1的存储器单元阵列20的字线WL和位线BL的层。单元区半导体层20A可包括具有三维结构或竖直结构的存储器块BLK1至BLKn。例如，存储器块BLK1至BLKn可形成在X方向和Y方向上延伸的平面上沿Z方向堆叠的结构。各个存储器块BLK1至BLKn可包括在Z方向上延伸的多个串。
外围电路半导体层30A可(例如，在Z方向上)设置在单元区半导体层20A下面。外围电路半导体层30A可以是基底上的形成有形成图1的外围电路30的电路(例如，与行解码器32、页缓冲器34、控制逻辑36等对应的电路)的层。
单元区半导体层20A和外围电路半导体层30A可连接到分别位于其上方的金属层MLc和MLp。单元区金属层MLc可形成在单元区半导体层20A上，并且可包括多条单元布线。外围区金属层MLp可形成在外围电路半导体层30A上，并且可包括多条外围电路布线。
单元区金属层MLc和外围区金属层MLp可通过连接金属层CML彼此连接。连接金属层CML可从单元区金属层MLc延伸、穿过单元区半导体层20A，并且可连接到外围区金属层MLp。可在示例实施例中各种地改变图3中示出的连接金属层CML的布置。
图4是示出根据发明构思的示例实施例的半导体装置的布置的示意性布局图。
参照图4，半导体装置10B可包括外围电路区PC和存储器单元区MCA，外围电路区PC包括各种外围电路DEC、PGBUF、PERI和PAD，存储器单元区MCA设置在外围电路区PC的一部分上。外围电路区PC可包括设置在存储器单元区MCA下面的第一外围电路PC1和设置在第一外围电路PC1周围的第二外围电路PC2。
第一外围电路PC1可包括页缓冲器PGBUF和其它外围电路PERI，而第二外围电路PC2可包括行解码器DEC和垫电路PAD。其它外围电路PERI可包括例如锁存电路、缓存电路和/或感测放大器。垫电路PAD可包括静电放电(ESD)装置或数据输入和输出电路。然而，在示例实施例中，可改变包括在第一外围电路PC1和第二外围电路PC2中的每个中的电路，所以也可改变设置在存储器单元区MCA下面的电路。
图5是根据发明构思的示例实施例的半导体装置的示意性平面图。
图6是根据发明构思的示例实施例的半导体装置的示意性剖视图。图6示出沿图5的线I-I'截取的剖面。
参照图5和图6，半导体装置100可包括第一基底101和(例如，在Z方向上)设置在第一基底101上方的第二基底201。外围电路区PC设置在第一基底101上，存储器单元区MCA设置在第二基底201上。
外围电路区PC可包括第一基底101、设置在第一基底101上的电路器件120、位于电路器件120上(例如，覆盖电路器件120)的外围区绝缘层190、下接触插塞170和/或下布线180。
第一基底101可具有在X方向和Y`方向上延伸的上表面。第一基底101可包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可包括硅、锗或硅锗。第一基底101可设置为体晶圆或外延层。第一基底101可包括阱区和包括杂质的器件隔离区。
电路器件120可包括电路栅极介电层122、电路栅电极层125和间隔件层124。杂质区105可与电路栅电极层125的两侧相邻地设置在第一基底101中。电路栅极介电层122可包括氧化硅，而电路栅电极层125可包括诸如金属、多晶硅和/或金属硅化物的导电材料。间隔件层124可设置在电路栅极介电层122和电路栅电极层125的侧壁上，并且可包括例如氮化硅。
外围区绝缘层190可位于第一基底101和第一基底101上的电路器件120上(例如，覆盖第一基底101和第一基底101上的电路器件120)，并且可设置在第一基底101与第二基底201之间。外围区绝缘层190可由绝缘材料形成。
下接触插塞170和下布线180可在外围电路区PC中形成电连接到电路器件120的下布线结构。下接触插塞170和下布线180的至少一部分可允许电路器件120电连接到存储器单元区MCA。下接触插塞170可包括顺序地堆叠在第一基底101上的第一下接触插塞172、第二下接触插塞174和第三下接触插塞176。下布线180可包括第一下布线182、第二下布线184和第三下布线186。形成下接触插塞170和下布线180的接触插塞和布线的数量可在示例实施例中改变。下接触插塞170和下布线180可包括金属，例如，钨(W)、铜(Cu)、铝(Al)等。
存储器单元区MCA可包括第二基底201、彼此分隔开并且垂直于第二基底201的上表面堆叠的栅电极230、与栅电极230交替地堆叠的层间绝缘层220、设置为穿过栅电极230的沟道CH、设置为穿过栅电极230的源极导电层210、设置为穿过栅电极230的通过布线区260、位于栅电极230上(例如，覆盖栅电极230)的单元区绝缘层290、第一上接触插塞272和第二上接触插塞274以及上布线275。存储器单元可沿各个沟道CH竖直地布置以形成单个存储器单元串。
第二基底201可具有在X方向和Y方向上延伸的上表面。第二基底201可设置成具有等于第一基底101的尺寸的尺寸、或者小于第一基底101的尺寸的尺寸。第二基底201可包括半导体材料，例如，IV族半导体。例如，第二基底201可设置为多晶硅层，但不限于此。第二基底201可设置为例如外延层。第二基底201可包括包含杂质的至少一个阱区。例如，第二基底201的整体可形成单个p阱区，或者第二基底201可包括p阱区以及形成在p阱区中的n阱和/或p阱。
栅电极230可彼此分隔开并且垂直于第二基底201(例如，在Z方向上)堆叠。如图5中所示，栅电极230可在X方向和Y方向上以不同的长度延伸。因此，第二基底201可具有竖直堆叠有栅电极230的第一区I和栅电极230之中的位于下部中的栅电极230可比位于上部中的栅电极230进一步延伸的第二区II。栅电极230连接到单独的接触插塞以在第二区II中电连接到上布线结构。
各个栅电极230可形成半导体装置100的地选择晶体管、多个存储器单元和串选择晶体管的栅极。可根据半导体装置100的容量来各种地改变栅电极230的数量。栅电极230可包括金属材料，例如，钨(W)。根据示例实施例，栅电极230可包括多晶硅或金属硅化物材料。在示例实施例中，栅电极230还可包括扩散阻挡件。例如，扩散阻挡件可包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
层间绝缘层220可设置在栅电极230之间。以与栅电极230相似的方式，层间绝缘层220可在垂直于第二基底201的上表面的方向上(例如，在Z方向上)彼此分隔开并且可设置成在X方向和Y方向上延伸。层间绝缘层220可包括诸如氧化硅或氮化硅的绝缘材料。
沟道CH可设置在第二基底201上并且可以以行和列彼此分隔开。沟道CH可布置成在X-Y平面上形成网格图案或可在一个方向上以之字形形式布置。沟道CH可具有柱状的形状，并且可具有其的宽度根据高宽比朝向第二基底201而变得更窄的锥形的侧表面。沟道CH可设置在第二基底201的第一区I中，而虚设沟道DCH可设置在第二区II中。然而，设置在第一区I中的沟道CH的至少一部分可以是虚设沟道。虚设沟道DCH具有与沟道CH相同的结构，但可在半导体装置100中设置为不具有实质的电功能的图案。虚设沟道DCH可在第二区II中以行和列设置在栅电极230的端部上。然而，在图5中示出的沟道CH和虚设沟道DCH的布置和形状通过示例的方式来示出，并且可根据示例实施例来进行各种地修改。
沟道区240可设置在沟道CH中。在沟道CH中，沟道区240可以以围绕设置在其中的沟道绝缘层250的环形形状来形成。然而，根据示例实施例，沟道区240可具有诸如圆形柱或多边形柱的柱状形状而没有沟道绝缘层250。沟道区240可在其下部中连接到外延层207。沟道区240可包括诸如多晶硅或单晶硅的半导体材料。半导体材料可以是未掺杂的材料或包含p型或n型杂质的材料。沟道区240可通过沟道垫255连接到第二上接触插塞274。
在沟道CH中，沟道垫255可设置在沟道区240上方。沟道垫255可设置成电连接到沟道区240同时位于沟道绝缘层250的上表面上(例如，覆盖沟道绝缘层250的上表面)。沟道垫255可包括例如掺杂的多晶硅。
栅极介电层245可设置在栅电极230与沟道区240之间。栅极介电层245可包括顺序地堆叠在沟道区240上的隧穿层、电荷存储层和/或阻挡层。隧穿层可允许电荷隧穿至电荷存储层，并且可包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷捕获层或浮置栅极导电层。阻挡层可包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或它们的组合。在示例实施例中，栅极介电层245的至少一部分可沿栅电极230在水平方向上延伸。
外延层207可在沟道CH的下端中设置在第二基底201上，并且可设置在至少一个栅电极230的侧表面上。外延层207的一部分可设置在第二基底201的凹进区域中。外延层207的上表面的水平可高于最下面的栅电极230的上表面的水平并且可低于直接位于最下面的栅电极230上方的栅电极230的下表面，但不限于那里示出的情况。在示例实施例中，可以省略外延层207。在这种情况下，沟道区240可直接连接到第二基底201。
源极导电层210可设置在第一区I和第二区II中并且在X方向上延伸。源极导电层210可穿过沟道CH之间的栅电极230以连接到第二基底201，并且可通过源极绝缘层215与栅电极230分隔开以电绝缘。因此，栅电极230可利用置于其间的源极导电层210在Y方向上以预定的间隔彼此分隔开。源极导电层210可形成先前参照图2描述的共源极线CSL。源极导电层210可在Y方向上以预定的间隔布置，例如，每四至五行沟道CH布置一行，但发明构思不限于此。源极导电层210可由于高的高宽比而具有朝向第二基底201减小的宽度的形状，但不限于此。在一些实施例中，源极导电层210可具有垂直于第二基底201的上表面的侧表面。在示例实施例中，杂质区可设置在第二基底201中以与源极导电层210接触。
通过布线区260可设置成从栅电极230的上部穿过栅电极230和层间绝缘层220。通过布线区260可以是包括用于存储器单元区MCA与外围电路区PC的连接的布线结构的区域。通过布线区260可以是包括图3的连接金属层CML的区域。通过布线区260可以是设置有沟道CH的第一区I中的沟道CH之间的至少一个区域。如图5中所示，通过布线区260可设置为以预定的间隔设置在存储器单元区MCA中的沟道CH之间的多个通过布线区。通过布线区260可具有下(例如，较靠近第二基底201的)表面根据高宽比而比上表面窄的形状。然而，可根据示例实施例而各种地改变通过布线区260的数量、尺寸、布置和形状。
详细地，通过布线区260可包括穿过栅电极230并且连接到第二基底201的导电区263以及穿过导电区263和第二基底201并且延伸至外围区绝缘层190的上部的一部分的通过接触插塞265。在一些实施例中，通过接触插塞265可连接到外围电路区PC的下布线180。通过布线区260还可包括设置在导电区263与栅电极230之间的侧绝缘层262以及设置在通过接触插塞265与导电区263之间的布线绝缘层264。
导电区263可设置成位于通过接触插塞265的一部分和布线绝缘层264的一部分上(例如，围绕通过接触插塞265的一部分和布线绝缘层264的一部分)。导电区263可由导电材料形成，并且可物理连接且电连接到第二基底201。因此，导电区263可通过连接在其上方的第一上接触插塞272来接收电信号，然后可将电信号传送到第二基底201。导电区263可接收电压，例如，施加到第二基底201中的阱区的电压。例如，在半导体装置100的存储器单元的擦除操作期间，擦除电压可通过导电区263施加到第二基底201。因为通过布线区260穿过栅电极230并且可设置在存储器单元区MCA中，所以当擦除电压通过导电区263施加到第二基底201时，可改善存储器单元串之间的擦除速度的一致性。换句话说，当擦除电压从外部源施加到存储器单元区MCA时，会根据沟道CH的布置位置而出现擦除速度的差异。然而，当通过导电区263施加擦除电压时，可减小由沟道CH的位置导致的偏差。
导电区263可由例如与第二基底201相同的材料形成，并且可由与通过接触插塞265不同的材料形成。例如，导电区263可由多晶硅形成。根据示例实施例，导电区263可在第二基底201中凹进至预定的深度。
通过接触插塞265可垂直于第一基底101和第二基底201延伸，并且使存储器单元区MCA电连接到外围电路区PC的电路器件120。例如，通过接触插塞265可允许存储器单元区MCA的位线BL(见图1)电连接到外围电路区PC的电路器件120。然而，使存储器单元区MCA电连接到外围电路区PC的电路器件120的布线结构不限于通过接触插塞265。例如，附加的布线结构还可设置在第二区II的外部区域中。虽然通过接触插塞265可在其上部中连接到上布线275，但可根据示例实施例连接到单独的接触插塞。通过接触插塞265可包括金属，例如，钨(W)、铜(Cu)、铝(Al)等。
可根据示例实施例各种地改变穿过单个导电区263的通过接触插塞265的数量和形状。根据示例实施例，通过接触插塞265可具有连接有多个层的形状。此外，根据示例实施例，除了通过接触插塞265之外，布线的形式的布线结构还可设置在导电区263中。
侧绝缘层262和布线绝缘层264可设置成分别位于导电区263的一部分和通过接触插塞265的一部分上(例如，分别围绕导电区263的一部分和通过接触插塞265的一部分)。侧绝缘层262可使导电区263与栅电极230电隔离，而布线绝缘层264可使通过接触插塞265与导电区263电隔离。侧绝缘层262可设置在第二基底201上，而布线绝缘层264可延伸到第二基底201中。根据示例实施例，布线绝缘层264可延伸到外围区绝缘层190中。侧绝缘层262和布线绝缘层264可由绝缘材料(例如，氧化硅和/或氮化硅)形成。
单元区绝缘层290可设置成位于第二基底201以及第二基底201上的栅电极230和外围区绝缘层190上(例如，用于覆盖第二基底201以及第二基底201上的栅电极230和外围区绝缘层190)。单元区绝缘层290可由绝缘材料形成。
第一上接触插塞272和第二上接触插塞274以及上布线275可形成电连接到存储器单元区MCA中的存储器单元的上布线结构。第一上接触插塞272和第二上接触插塞274以及上布线275可电连接到沟道CH和/或通过接触插塞265。而且，在未示出的区域中，上布线结构也可电连接到源极导电层210。可在示例实施例中改变形成上布线结构的接触插塞和布线的数量。第一上接触插塞272和第二上接触插塞274以及上布线275可包括金属，例如，钨(W)、铜(Cu)、铝(Al)等。在一些实施例中，第一上接触插塞272和第二上接触插塞274可位于同一水平处。在一些实施例中，第一上接触插塞272和第二上接触插塞274可具有共面的上表面。
图7A和图7B是根据发明构思的示例实施例的半导体装置的示意性平面图。图7A和图7B示出与图5中的通过布线区260对应的区域的布局。
参照图7A和图7B，通过布线区260a可包括以行和列布置的通过接触插塞265、位于通过接触插塞265上(例如，围绕通过接触插塞265)的布线绝缘层264、位于通过接触插塞265和布线绝缘层264上(例如，围绕通过接触插塞265和布线绝缘层264)的导电区263以及位于导电区263上(例如，围绕导电区263)的侧绝缘层262。通过接触插塞265可设置为根据通过布线区260a的尺寸布置的多个通过接触插塞。
第一上接触插塞272可设置在导电区263上。如图7A中所示，第一上接触插塞272可设置为导电区263上的单个第一上接触插塞。在一些实施例中，如图7B中所示，第一上接触插塞272可设置为在导电区263上布置成彼此分隔开的多个第一上接触插塞。连接到单个导电区263的第一上接触插塞272的数量可考虑第一上接触插塞272的尺寸、通过第一上接触插塞272施加的电信号的大小、导电区263的尺寸等来确定。在一些实施例中，如在这里进一步所讨论的，在通过布线区260a的一部分中，导电区263可不连接到第一上接触插塞272。上述的第一上接触插塞272的布置可考虑电信号施加到第二基底201(见图6)的单元、通过布线区260a的布置单元等来确定。
图8是根据发明构思的示例实施例的半导体装置的示意性剖视图。
参照图8，在半导体装置100a中，以与图6的示例实施例不同的方式，第二基底201a可不延伸到第二区II中，而可局限于第一区I。
在半导体装置100a中，可通过通过布线区260的导电区263施加施加到第二基底201a的电信号。因此，不必在第二区II外部提供用于与第二基底201a布线连接的单独区域，所以半导体装置100a可具有第二基底201a不延伸到第二区II中的结构。第二基底201a可局限于为了与沟道CH的电连接而设置沟道CH的区域。
虚设沟道DCH可设置在半导体装置100a的第二区II中。在这种情况下，在第二区II中，第二基底201a可不设置在虚设沟道DCH下面，所以外延层207可不形成在虚设沟道DCH下面。因此，如图8中所示，在第二区II中，虚设沟道DCH的构造可与沟道CH不同。虚设沟道DCH可在其下端中连接到基底绝缘层225，基底绝缘层225设置在与第二基底201a的水平基本上相等的水平处。基底绝缘层225可由绝缘材料形成，并且可由单元区绝缘层290的一部分或层间绝缘层220的一部分形成，但不限于此。在示例实施例中，虚设沟道DCH未形成在第二基底201a上，而是形成在基底绝缘层225上并且可不包括外延层207，因此，虚设沟道可防止由于虚设沟道DCH的缺陷而出现泄漏电流。
根据示例实施例，第二区II中的虚设沟道DCH的下端可位于比第一区I中的沟道CH的下端的水平低的水平处。因为第二基底201a和基底绝缘层225的蚀刻的程度可以不同，所以可出现上述的水平差异。当第二区II中的虚设沟道DCH的尺寸与第一区I中的沟道CH的尺寸不同时，可出现上述的水平差异。
图9是根据发明构思的示例实施例的半导体装置的示意性剖视图。
参照图9，在半导体装置100b中，以不同于图6的示例实施例的方式，第一上接触插塞272可不设置在导电区263上，可以在栅电极230的外部进一步设置基底接触插塞273。
基底接触插塞273可以是用于将电信号施加到第二基底201的布线结构。基底接触插塞273可穿过单元区绝缘层290并且可连接到第二基底201。基底接触插塞273可由导电材料形成，并且可例如由与通过接触插塞265的材料基本上相同的材料形成。
然而，发明构思不限于可选择地设置有第一上接触插塞272和基底接触插塞273中的一个的构造。因此，根据示例实施例，以与图6的示例实施例相似的方式，当第一上接触插塞272可设置在导电区263上时，基底接触插塞273可附加地设置在第二基底201上。此外，在半导体装置100b的一区域中，第一上接触插塞272和基底接触插塞273可一起设置，在半导体装置100b的其它区域中，可设置第一上接触插塞272和基底接触插塞273中的仅一个。
图10是根据发明构思的示例实施例的半导体装置的示意性剖视图。
参照图10，除了穿过栅电极230的通过接触插塞265之外，半导体装置100c还可包括作为设置在栅电极230的外部的通过布线结构的外通过接触插塞278。
外通过接触插塞278可在第二基底201外部穿过外围区绝缘层190的一部分和单元区绝缘层290并且可连接到下布线180。外通过接触插塞278可由导电材料形成。外通过接触插塞278可以是连接到电路器件120的布线结构，所述电路器件120构成外围电路并且在一些实施例中可与通过接触插塞265所连接到的电路器件120不同。外通过接触插塞278的布置可应用于先前参照图6、图8和图9描述的其它示例实施例。
图11A至图11O是示出根据发明构思的示例实施例的用于制造半导体装置的方法的示意性剖视图。在图11A至图11O中，示出了与图6中示出的区域对应的区域。
参照图11A，可在第一基底101上形成电路器件120和下布线结构。
首先，可在第一基底101上顺序地形成电路栅极介电层122和电路栅电极层125。可使用原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅极介电层122和电路栅电极层125。电路栅极介电层122可由氧化硅形成，电路栅电极层125可由多晶硅或金属硅化物层中的至少一种形成，但不限于此。接下来，可在电路栅极介电层122和电路栅电极层125的两个侧壁上形成间隔件层124和杂质区105。根据示例实施例，间隔件层124可设置为多个层。接下来，可通过执行离子注入来形成杂质区105。
在形成外围区绝缘层190的一部分之后，蚀刻并去除其的一部分，并且将导电材料填充在其中。因此，可设置下布线结构的下接触插塞170。在沉积导电材料之后，使导电材料图案化。因此，可设置下布线180。
可将外围区绝缘层190设置为多个绝缘层。可在用于形成下布线结构的各个步骤中形成外围区绝缘层190的一部分，并且可在第三下布线186上方形成其的一部分。结果，可将外围区绝缘层190形成为位于电路器件120和下布线结构上(例如，形成为覆盖电路器件120和下布线结构)。
参照图11B，可在外围区绝缘层190上方形成第二基底201。
第二基底201可形成在外围区绝缘层190上。第二基底201可由例如多晶硅形成，并且可使用CVD工艺来形成。形成第二基底201的多晶硅可包括杂质。第二基底201可形成为小于第一基底101，但不限于此。
参照图11C，可在第二基底201上交替地堆叠牺牲层280和层间绝缘层220，并且可去除牺牲层280的一部分和层间绝缘层220的一部分以允许牺牲层280在边缘区域中以不同的长度延伸。
牺牲层280可以是在随后的工艺中将用栅电极230代替的层。牺牲层280可由将被蚀刻同时相对于层间绝缘层220具有蚀刻选择性的材料形成。例如，层间绝缘层220可由氧化硅和氮化硅中的至少一种形成，而牺牲层280可由与层间绝缘层220不同并且从由硅、氧化硅、碳化硅和氮化硅组成的组中选择的材料形成。在示例实施例中，层间绝缘层220的厚度可不全部都相等。
接下来，可执行相对于牺牲层280的光刻工艺和蚀刻工艺，使得上部中的牺牲层280延伸为比下部中的牺牲层280短。因此，牺牲层280可以是阶梯式的。在示例实施例中，牺牲层280可形成为在其端部中具有相对大的厚度，可进一步执行用于其的工艺。接下来，可设置覆盖牺牲层280和层间绝缘层220的堆叠结构的上部的第一单元区绝缘层292。
参照图11D，可设置穿过牺牲层280和层间绝缘层220的堆叠结构的第一开口OP1。
可在将设置通过布线区260(见图6)的区域中形成第一开口OP1。在设置诸如光致抗蚀剂层的单独的掩模图案之后，可使用所述单独的掩模图案去除牺牲层280的一部分和层间绝缘层220的一部分，因此可设置第一开口OP1。根据示例实施例，当形成第一开口OP1时，可使第二基底201的一部分凹进。
参照图11E，可设置覆盖牺牲层280和层间绝缘层220的通过第一开口OP1暴露的侧表面的侧绝缘层262。
在沉积绝缘材料之后，执行回蚀工艺，所以从第二基底201的上表面去除绝缘材料。因此，可设置侧绝缘层262。侧绝缘层262可设置在第一开口OP1的内侧壁上同时具有间隔件的形式。
参照图11F，可填充第一开口OP1以设置导电区263。
在完全地沉积导电材料之后，可例如通过使用化学机械抛光(CMP)工艺执行平坦化。因此，可设置导电区263。导电区263可由例如多晶硅形成，并且可使用CVD或物理气相沉积(PVD)工艺来设置。导电区263可由与第一单元区绝缘层292不同的材料形成，所以可在没有单独的蚀刻停止层的情况下在第一单元区绝缘层292中停止平坦化工艺。
参照图11G，可设置穿过牺牲层280和层间绝缘层220的堆叠结构的沟道CH。
首先，可各向异性地蚀刻堆叠结构以形成沟道孔。由于堆叠结构的高度，沟道孔的侧壁可不垂直于第二基底201的上表面。在示例实施例中，可使沟道孔形成为使第二基底201的一部分凹进。
接下来，在沟道孔中，可形成外延层207、沟道区240、栅极介电层245、沟道绝缘层250和沟道垫255以形成沟道CH。可使用选择性外延生长(SEG)工艺来形成外延层207。外延层207可设置为单层或多个层。外延层207可包括可以用或可不用杂质掺杂的多晶硅、单晶硅、多晶锗和/或单晶锗。可使用例如ALD或CVD工艺将栅极介电层245形成为具有均匀的厚度。在上述的操作中，可设置沿沟道区240竖直地延伸的栅极介电层245的至少一部分。可在沟道CH中将沟道区240形成在栅极介电层245上。沟道绝缘层250可被形成为填充沟道CH，并且可被设置为绝缘材料。然而，根据示例实施例，除了沟道绝缘层250，可用导电材料填充沟道区240之间的间隙。沟道垫255可由例如多晶硅的导电材料形成。
参照图11H，可设置穿过牺牲层280和层间绝缘层220的堆叠结构的第二开口OP2。
在设置第二开口OP2之前，还可设置覆盖沟道CH的上表面的第二单元区绝缘层294。可将第二开口OP2设置在将设置源极导电层210(见图6)的区域中。可通过各向异性地蚀刻堆叠结构使第二开口OP2设置成暴露第二基底201。可以以在X方向上延伸的沟槽的形式来设置第二开口OP2。
参照图11I，可去除通过第二开口OP2暴露的牺牲层280。
可例如使用湿法蚀刻相对于层间绝缘层220来选择性地去除牺牲层280。因此，可在层间绝缘层220之间部分地暴露沟道CH的侧壁和侧绝缘层262的侧壁。
参照图11J，可在从其中去除牺牲层280的区域中形成栅电极230，可在第二开口OP2中形成源极绝缘层215和源极导电层210。
可在从其中去除牺牲层280的区域中填充导电材料，因此可设置栅电极230。栅电极230可包括例如金属、多晶硅和/或金属硅化物材料。在示例实施例中，当栅极介电层245具有沿栅电极230平行于第二基底201延伸的区域时，可在设置栅电极230之前形成该区域。
为了形成源极绝缘层215，可形成绝缘材料并且从第二基底201中去除绝缘材料以允许暴露第二基底201的上表面。因此，可以以间隔件的形式来制造源极绝缘层215。可在源极绝缘层215之间沉积用于形成源极导电层210的导电材料。因此，可设置源极导电层210。可通过源极绝缘层215和源极导电层210使栅电极230在Y方向上彼此分隔开预定的间隔。
参照图11K，可在第二单元区绝缘层294上形成第三单元区绝缘层296，而可在第三单元区绝缘层296上形成掩模层PL。
可将第三单元区绝缘层296形成为位于源极导电层210的上表面上(例如，覆盖源极导电层210的上表面)，但可根据示例实施例而省略第三单元区绝缘层296。单元区绝缘层290可以是由第一单元区绝缘层292、第二单元区绝缘层294和第三单元区绝缘层296形成的层。然而，当形成各个层的材料相同时，不会识别出层之间的边界。
掩模层PL可以是为通过接触插塞265(见图6)的形成而图案化的层。掩模层PL可包括光致抗蚀剂层，并且还可包括其下部中的硬掩模层。
参照图11L，可使用掩模层PL以形成通过接触孔CTH。
通过接触孔CTH可形成为穿过导电区263上的单元区绝缘层290、导电区263和第二基底201。可使用蚀刻工艺来形成通过接触孔CTH。可首先例如相对于单元区绝缘层290来执行蚀刻工艺，并且可相对于导电区263和/或第二基底201在不同的工艺条件下执行蚀刻工艺。
当导电区263由例如多晶硅形成时，与导电区263由绝缘材料形成的情况下相比，通过接触孔CTH可具有改善的轮廓。在这种情况下，因为相对容易地执行相对于硅的蚀刻工艺，所以通过接触孔CTH可具有改善的轮廓。详细地，即使当已经堆叠的栅电极230的数量大时，通过接触孔CTH的上部和下部的直径的差异可相对小，通过接触孔CTH可向下延伸而不发生弯曲。此外，通过接触孔CTH可在平面上维持剖面的圆形形状。
参照图11M，可设置覆盖通过接触孔CTH的内侧表面和下表面的布线绝缘层264。
可在通过接触孔CTH中以均匀的厚度来沉积绝缘材料，所以可设置布线绝缘层264。可在导电区263和第二基底201的由通过接触孔CTH暴露的内侧表面上设置布线绝缘层264。
参照图11N，可使通过接触孔CTH向下延伸以暴露第三下布线186。
首先，可从通过接触孔CTH的下端去除外围区绝缘层190上的布线绝缘层264。接下来，可去除通过接触孔CTH下面的外围区绝缘层190，所以可使通过接触孔CTH延伸以暴露外围电路区PC的第三下布线186。
参照图11O，可在通过接触孔CTH中填充导电材料以形成通过接触插塞265，并且可设置第一上接触孔SH1和第二上接触孔SH2。
可在通过接触孔CTH中沉积导电材料。因此，可设置通过接触插塞265。因此，结果，可设置包括导电区263、通过接触插塞265、侧绝缘层262和布线绝缘层264的通过布线区260。通过接触插塞265可由例如钨(W)形成，并且可包括首先沉积的扩散阻挡件。例如，扩散阻挡件可包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
可去除单元区绝缘层290以暴露沟道CH和导电区263的上表面。因此，可设置第一上接触孔SH1和第二上接触孔SH2。
接下来，参照图6，可用导电材料填充第一上接触孔SH1和第二上接触孔SH2，所以可设置第一上接触插塞272和第二上接触插塞274。接下来，可设置连接到第一上接触插塞272、第二上接触插塞274和通过接触插塞265的上布线275。
如上所阐述的，根据本发明构思的示例实施例，设置了存储器单元区中的包括导电区的通过布线区，所以可设置具有改善的可靠性的半导体装置。
将理解的是，尽管这里使用术语“第一”、“第二”等来描述发明构思的示例实施例中的构件、区域、层、部分、分区、组件和/或元件，但是构件、区域、层、部分、分区、组件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区域、部分、分区、组件或元件与另一构件、区域、部分、分区、组件或元件区分开。因此，在不脱离发明构思的范围的情况下，下面描述的第一构件、区域、部分、分区、组件或元件可称为第二构件、区域、部分、分区、组件或元件。例如，在不脱离发明构思的范围的情况下，第一元件也可称为第二元件，相似地，第二元件也可称为第一元件。
为了便于描述，这里可使用诸如“在……之下”、“在……下面”、“下”、“在……上面”和“上”等的空间相对术语来描述如附图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“下面”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上面”。因此，示例性术语“在……下面”可包括在……上面和在……下面两种方位。装置可被另外定位(旋转90度或在其他方位)并相应地解释这里使用的空间相对描述符。
这里使用的术语仅出于描述具体实施例的目的而不意图限制示例实施例。除非上下文另外清楚地表示，否则如这里所使用的单数形式“一个”、“一种”和“该(所述)”也意图包括复数形式。还将理解的是，如果这里使用术语“包含”、“包括”和/或其变形，则说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用词典中定义的术语)应被解释为具有与此说明书和相关领域的上下文中的它们的意思一致的意思并且将不以理想或过度正式的意义来解释。
当某一示例实施例可不同地实施时，可与描述的顺序不同地执行具体的工艺顺序。例如，可基本上同时执行或者以与描述的顺序相反的顺序执行两个连续描述的工艺。
在附图中，将预期例如由制造技术和/或公差而造成的示出的形状的变化。因此，发明构思的示例实施例不应被解释为局限于这里所示出的区域的具体形状，而可以被解释为包括例如由制造工艺造成的形状上的偏差。例如，示出为矩形形状的蚀刻区域可以是圆形的或某一弯曲的形状。因此，在附图中示出的区域实际上是示意性的，并且附图中示出的区域的形状意图示出装置的区域的具体形状并且不意图限制本发明构思的范围。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。当诸如“…中的至少一个(种)”的表述在一列元件(要素)之后时，修饰整个列的元件(要素)，而不是修饰列中的个别元件(要素)。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，它可直接连接或结合到所述另一元件或者可存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。用于描述元件或层之间的关系的其它词语应该以同样的方式(例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”)来解释。
同样的标号始终表示同样的元件。因此，相同或相似的标号可参照其它附图来描述，即使它们既未在相应的附图中提及也未在相应的附图中描述。另外，可参照其它附图描述未通过附图标号指示的元件。
虽然已经在上面示出并且描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离如所附权利要求所限定的本公开的范围的情况下，可作出修改和变更。

Claims (25)

1.一种半导体装置，所述半导体装置包括：
外围电路区，位于第一基底上，并且包括至少一个电路器件；
存储器单元区，位于所述第一基底上的第二基底上，并且包括存储器单元；以及
通过布线区，包括穿过所述存储器单元并且位于所述第二基底上的导电区，以及穿过所述导电区和所述第二基底并且被构造成使所述存储器单元区电连接到所述至少一个电路器件的通过接触插塞。
2.如权利要求1所述的半导体装置，其中，所述通过布线区还包括位于所述通过接触插塞的侧表面上的布线绝缘层。
3.如权利要求1所述的半导体装置，其中，所述半导体装置被构造成在所述存储器单元的擦除操作期间通过所述导电区将擦除电压施加到所述第二基底。
4.如权利要求1所述的半导体装置，其中，所述存储器单元区还包括：
栅电极，彼此分隔开并且垂直于所述第二基底的上表面堆叠；以及
沟道，穿过所述栅电极并且垂直于所述第二基底的所述上表面延伸，
其中，所述通过布线区还包括位于所述导电区的侧表面和所述栅电极的侧表面之间的侧绝缘层。
5.如权利要求4所述的半导体装置，所述半导体装置还包括：
第一接触插塞，位于所述导电区上并且电连接到所述导电区；以及
第二接触插塞，位于所述沟道上并且电连接到所述沟道。
6.如权利要求4所述的半导体装置，其中，所述第二基底具有堆叠有所述栅电极的第一区以及在所述栅电极的下部中的第一栅电极比所述栅电极的上部中的第二栅电极长地延伸的第二区，
所述第二基底仅设置在所述第一区中。
7.如权利要求6所述的半导体装置，所述半导体装置还包括穿过所述第二区中的所述栅电极的虚设沟道，
其中，所述虚设沟道具有与所述沟道的结构不同的结构。
8.如权利要求6所述的半导体装置，其中，所述通过布线区位于所述第一区中。
9.如权利要求1所述的半导体装置，其中，所述外围电路区包括位于所述第一基底上的下布线结构，
其中，所述通过接触插塞延伸到所述第二基底的下部并且连接到所述下布线结构。
10.如权利要求1所述的半导体装置，其中，所述导电区包括与所述第二基底相同的材料。
11.如权利要求1所述的半导体装置，其中，所述导电区包括多晶硅。
12.如权利要求1所述的半导体装置，其中，所述通过接触插塞包括导电区中的成行的多个通过接触插塞中的一个通过接触插塞。
13.如权利要求1所述的半导体装置，其中，所述半导体装置还包括位于所述存储器单元的外部并且连接到所述第二基底的基底接触插塞。
14.如权利要求1所述的半导体装置，其中，所述通过布线区包括彼此分隔开的多个通过布线区中的一个通过布线区。
15.如权利要求1所述的半导体装置，所述半导体装置还包括位于所述通过接触插塞的上表面上的上布线。
16.一种半导体装置，所述半导体装置包括：
外围电路区，位于第一基底上，并且包括至少一个电路器件；
存储器单元区，位于所述第一基底上的第二基底上，并且包括彼此分隔开并且垂直于所述第二基底的上表面堆叠的栅电极，以及穿过所述栅电极并且在垂直于所述第二基底的所述上表面的第一方向上延伸的沟道；以及
通过布线区，包括穿过所述栅电极并且连接到所述第二基底的导电区，以及穿过所述导电区且穿过所述第二基底并且在所述第一方向上延伸的通过接触插塞。
17.如权利要求16所述的半导体装置，其中，所述通过布线区还包括位于所述通过接触插塞与所述导电区之间的布线绝缘层。
18.如权利要求17所述的半导体装置，其中，所述布线绝缘层沿所述通过接触插塞延伸到所述第二基底中。
19.如权利要求16所述的半导体装置，其中，所述通过布线区还包括位于所述导电区与所述栅电极之间的侧绝缘层。
20.如权利要求16所述的半导体装置，所述半导体装置还包括位于所述导电区上并且电连接到所述导电区的第一接触插塞。
21.如权利要求20所述的半导体装置，所述半导体装置还包括位于所述沟道上并且电连接到所述沟道的第二接触插塞。
22.一种半导体装置，所述半导体装置包括：
第一区，位于第一基底上，并且包括至少一个第一器件；
第二区，位于所述第一基底上的第二基底上，并且包括位于所述第二基底上的第二器件；以及
通过布线区，包括穿过所述第二基底并且使所述至少一个第一器件电连接到所述第二器件的通过布线结构以及围绕所述通过布线结构的导电区。
23.如权利要求22所述的半导体装置，其中，所述通过布线结构包括多个接触插塞。
24.如权利要求22所述的半导体装置，其中，所述导电区连接到所述第二基底。
25.如权利要求22所述的半导体装置，其中，所述半导体装置被构造成通过所述导电区将电信号施加到所述第二基底。
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