CN112242396A - 半导体存储器装置 - Google Patents

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Abstract

半导体存储器装置。本技术涉及一种半导体存储器装置。该半导体存储器装置包括：多个沟道插塞，其被设置在半导体基板的单元区中；第一虚设区和第二虚设区，该第一虚设区被设置在所述单元区的一个端部处，并且该第二虚设区被设置在所述单元区的另一端部处；第一虚设插塞和第二虚设插塞，所述第一虚设插塞被设置在所述第一虚设区中，并且所述第二虚设插塞被设置在所述第二虚设区中。所述第一虚设插塞的数量与所述第二虚设插塞的数量不同。

Description

半导体存储器装置
技术领域
本公开涉及一种电子装置，并且更具体地，涉及一种半导体存储器装置。
背景技术
在半导体装置中，半导体存储器装置主要分为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置的写入速度和读取速度相对慢。然而，由于非易失性存储器装置在电源切断时保持数据的能力，非易失性存储器装置被用于存储数据。非易失性存储器装置包括只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分为NOR型和NAND型。
闪存具有自由编程和擦除数据的RAM的优点以及在切断电源时可以保留所存储的数据的ROM的优点。闪存被广泛用作诸如数码相机、个人数字助理(PDA)和MP3播放器之类的便携式电子装置的储存介质。
闪存装置可以分类为其中在半导体基板上水平地形成串的二维半导体存储器装置和其中在半导体基板上垂直地形成串的三维半导体存储器装置。
三维半导体存储器装置是为了解决二维半导体存储器装置的集成限制而设计的存储器装置，并且包括垂直形成于半导体基板上的多个沟道插塞。沟道插塞包括在位线和源极线之间串联连接的漏极选择晶体管、存储器单元和源极选择晶体管。
发明内容
根据本公开的一个实施方式的半导体存储器装置包括：多个沟道插塞，所述多个沟道插塞被设置在半导体基板的单元区中；第一虚设区和第二虚设区，该第一虚设区被设置在所述单元区的一个端部处，并且该第二虚设区被设置在所述单元区的另一端部处；以及第一虚设插塞和第二虚设插塞，所述第一虚设插塞被设置在所述第一虚设区中，并且所述第二虚设插塞被设置在所述第二虚设区中。所述第一虚设插塞的数量与所述第二虚设插塞的数量不同。
根据本公开的一个实施方式的半导体存储器装置包括：解码器区、第一虚设区、单元区和第二虚设区，该解码器区、该第一虚设区、该单元区和该第二虚设区分别在半导体基板的第一方向上依次布置；多个沟道插塞，所述多个沟道插塞在所述单元区中垂直布置；以及多个虚设插塞，所述多个虚设插塞布置在所述第一虚设区和所述第二虚设区中。第一虚设插塞的数量大于第二虚设插塞的数量。
根据本公开的一个实施方式的半导体存储器装置包括：解码器区、第一虚设区、单元区和第二虚设区，该解码器区、该第一虚设区、该单元区和该第二虚设区分别在半导体基板的第一方向上依次布置；多个沟道插塞，所述多个沟道插塞在所述单元区中垂直布置；以及多个虚设插塞，所述多个虚设插塞布置在所述第一虚设区和所述第二虚设区中。所述第一虚设区比所述第二虚设区宽。
附图说明
图1是用于描述根据本公开的实施方式的半导体存储器装置的框图。
图2是用于描述以三维配置的存储器块的图。
图3是用于描述图1的X解码器和存储器块之间的连接关系的图。
图4是根据本公开的一个实施方式的其中形成有X解码器和存储器块的半导体存储器装置的截面图。
图5是例示了包括图1的半导体存储器装置的存储器系统的框图。
图6是例示了图5的存储器系统的应用示例的框图。
图7是例示了包括参照图6描述的存储器系统的计算系统的框图。
具体实施方式
仅例示了根据在本说明书或申请中公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且描述不限于在本说明书或申请中所描述的实施方式。
由于各种修改和变型可以应用于根据本公开的构思的实施方式，并且根据本公开的构思的实施方式可以具有各种形式，因此具体实施方式将例示在附图中并且在本说明书中进行描述。然而，应当理解，根据本公开的构思的实施方式不被解释为限于特定公开形式，而是包括不脱离本公开的精神和技术范围的所有变型、等同物或替代。
尽管可以使用诸如“第一”、和/或“第二”等的术语来描述各种组件，但是这些组件不应限于上述术语。上述术语可以仅用于将一个组件与另一组件区分开。例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以称为第二组件，并且类似地，第二组件可以称为第一组件。
应当理解，当一个组件被称为“连接”或“联接”至另一组件时，该组件可以直接连接或联接至另一元件，或者也可以存在中间组件。相反，应当理解，当一个组件被称为“直接连接”或“直接联接”至另一组件时，不存在中间组件。描述组件之间关系的诸如“在～之间”、“直接在～之间”或“与～相邻”、“与～直接相邻”等的其它表述应该类似地进行解释。
本说明书中使用的术语仅用于描述具体实施方式，并非旨在限制本公开。除非上下文另外明确指出，否则单数表达包括复数表达。在本说明书中，应当理解，术语“包括”、“具有”等表示存在本说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但是不排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
只要没有不同地定义，本文所用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。在常用字典中所定义的术语应被解释为具有与在相关技术的上下文中解释的含义相同的含义，并且除非在本说明书中另外明确定义，否则不应被解释为具有理想的或过于形式的含义。
在描述实施方式时，将省略在本公开的技术领域中公知的并且与本公开不直接相关的技术内容的描述。这旨在通过省略不必要的描述来更清楚地公开本公开的要旨。
在下文中，将参照附图详细地描述本公开的实施方式，从而使得本公开所属领域的技术人员可以容易地实现本公开的技术精神。
本技术提供了一种能够改善沟道插塞的倾斜现象的半导体存储器装置。
根据本技术，在单元区的两个端部处设置的第一虚设区和第二虚设区中的与X解码器相邻的第一虚设区中所设置的虚设插塞的数量大于第二虚设区中所设置的虚设插塞的数量。因此，可以通过层叠在X解码器区上的层间绝缘层来改善设置在单元区的两个端部处的沟道插塞的倾斜度的差异。
图1是用于描述根据本公开的一个实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100可以包括存储器单元阵列10、电压发生电路(电压发生器)210、X解码器(X-DEC)220、读写电路230、Y解码器(Y-DEC)240、输入/输出缓冲器(IO缓冲器)250和控制逻辑300。电压发生电路(电压发生器)210、X解码器(X-DEC)220、读写电路230、Y解码器(Y-DEC)240和输入/输出缓冲器(IO缓冲器)250可以被限定为对存储器单元阵列10执行编程操作、读取操作和擦除操作的外围电路。
存储器单元阵列10包括多个存储器块MB1至MBk。多个存储器块MB1至MBk通过局部线LL连接至X解码器220。多个存储器块MB1至MBk通过位线BL1至BLm连接至读写电路230。多个存储器块MB1至MBk中的每一个包括多个存储器单元。在该特定实施方式中，多个存储器单元是非易失性存储器单元。
多个存储器块MB1至MBk中的每一个包括多个存储器串。多个存储器串中的每一个包括串联连接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。另外，多个存储器串中的每一个可以包括位于源极选择晶体管和存储器单元之间以及位于漏极选择晶体管和存储器单元之间的传输晶体管。稍后将描述存储器单元阵列10的详细描述。
电压发生电路210响应于从控制逻辑300输出的电压发生控制信号VG_Signals而生成多个操作电压Vop。例如，电压发生电路210在编程操作期间生成编程电压和通过电压，并且在读取操作期间生成读取电压和通过电压。
X解码器220响应于从控制逻辑300输出的行地址RADD，通过局部线LL将多个操作电压Vop施加到存储器块MB1至MBk当中的被选存储器块。例如，在编程操作期间，X解码器220将编程电压施加到局部线LL当中的被选字线，并将通过电压施加到未选字线。另外，在读取操作期间，X解码器220将读取电压施加到被选字线，并且将通过电压施加到未选字线。
读写电路230包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm通过位线BL1至BLm连接至存储器单元阵列10。在编程操作期间，多个页缓冲器PB1至PBm中的每一个临时存储通过输入/输出缓冲器250和Y解码器240接收的数据DATA，并基于该临时存储的数据DATA调整位线BL1至BLm的电位电平。例如，当数据DATA为“1”时，多个页缓冲器PB1至PBm中的每一个可以将编程禁止电压(例如，Vcc)施加到对应位线。相反，当数据DATA为“0”时，多个页缓冲器PB1至PBm中的每一个可以将编程允许电压(比Vcc低的电压，例如，0V)施加到对应位线。另外，在读取操作期间，多个页缓冲器PB1至PBm中的每一个将位线BL1至BLm预充电至设定电平。然后，当向被选存储器块施加读取电压时，多个页缓冲器PB1至PBm通过感测位线BL1至BLm的电位电平或电流量来执行读取操作。
读写电路230可以通过页缓冲器控制信号PB_Signals由控制逻辑300来控制。
在编程操作期间，输入/输出缓冲器250从外部接收命令CMD和地址ADD，将命令CMD和地址ADD发送给控制逻辑300，并且将数据DATA发送给Y解码器240。另外，在读取操作期间，输入/输出缓冲器250接收从Y解码器240读取的数据DATA，并且将数据DATA输出到外部。
在编程操作期间，Y解码器240响应于从控制逻辑300接收的列地址CADD而将数据DATA发送给读写电路230，并且在读取操作期间，Y解码器240将从读写电路230读取的数据DATA发送给输入/输出缓冲器250。
控制逻辑300连接至电压发生电路210、X解码器220、读写电路230、Y解码器240和输入/输出缓冲器250。控制逻辑300被配置为响应于从输入/输出缓冲器250接收的命令CMD而控制半导体存储器装置100的整体操作。例如，控制逻辑300接收与编程操作、读取操作或擦除操作相对应的命令CMD，并且响应于接收到的命令CMD而控制外围电路200执行编程操作、读取操作或擦除操作。具体地，控制逻辑300接收命令CMD和地址ADD，响应于接收到的命令CMD而生成并输出电压发生控制信号VG_Signals和页缓冲器控制信号PB_Signals，基于地址ADD生成行地址RADD和列地址CADD，并且将所生成的行地址RADD和列地址CADD分别输出至X解码器220和Y解码器240。
图2是用于描述以三维配置的存储器块的图。
参照图2，存储器单元阵列10可以包括多个存储器块MB1至MBk。出于例示的目的，图1至图2指出了多个存储器块MB1至MBk中的特定存储器块，并且该特定存储器块被标记为“存储器块11”。存储器块11可以包括多个串ST11至ST1m和ST21至ST2m。多个串ST11至ST1m和ST21至ST2m中的每一个可以沿垂直方向(Z方向)延伸。在存储器块11中，可以在行方向(X方向)上布置m个串。例如，多个串ST11至ST1m可以沿着X方向布置。此外，可以在列方向(Y方向)上布置两组m个串。例如，可以在Y方向上布置多个串ST11至ST1m以及ST21和ST2m。关于图2所示的两组m个串，这仅仅是出于示例的目的，并且可以在列方向(Y方向)上布置三个或更多个串。
多个串ST11至ST1m以及ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以连接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可以连接至相同的源极选择线。例如，布置在第一行中的串ST11至ST1m的源极选择晶体管可以连接至第一源极选择线SSL1。另一方面，布置在第二行中的串ST21至ST2m的源极选择晶体管可以连接至第二源极选择线SSL2。在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同连接至一条源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以彼此串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别连接至第一字线WL1至第n字线WLn。
作为实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制相应串的电压或电流。因此，可以提高存储器块11中所存储的数据的可靠性。
每个串的漏极选择晶体管DST可以连接在位线与存储器单元MC1至MCn之间。在行方向上布置的串的漏极选择晶体管DST可以连接至在行方向上延伸的漏极选择线。例如，第一行的串ST11至ST1m的漏极选择晶体管DST可以连接至第一漏极选择线DSL1。另一方面，第二行的串ST21至ST2m的漏极选择晶体管DST可以连接至第二漏极选择线DSL2。
上述多个串ST11至ST1m和ST21至ST2m可以对应于稍后将描述的多个沟道插塞。
图3是用于描述图1的X解码器和存储器块之间的连接关系的图。
参照图3，存储器块11中所包括的多个串ST11至ST1m通过漏极选择线DSL、多条字线WL1至WLn和源极选择线SSL连接至X解码器200。
X解码器220和多个串ST11至ST1m可以形成在不同的层中。例如，X解码器220可以形成在比对应于多个串ST11至ST1m的沟道插塞低的层处。因此，漏极选择线DSL、多条字线WL1至WLn以及源极选择线SSL连接至沟道插塞，并且布置为与半导体基板平行地延伸至X解码器220的上部。此外，漏极选择线DSL、多条字线WL1至WLn和源极选择线SSL通过X解码器220上部的多条金属线连接至X解码器220。
层间绝缘层层叠在X解码器220上以围绕多条金属线和多条字线。存储器块11中所包括的多个沟道插塞的倾斜度可以通过层叠在X解码器220上的层间绝缘层，依据与其中形成有X解码器220的区域的距离而变化。
X解码器220和存储器块11的结构将在后面参照图4详细描述。
图4是根据本公开的一个实施方式的其中形成有X解码器和存储器块的半导体存储器装置的截面图。
参照图4，在半导体基板400中，X-DEC区、第一虚设区、单元区和第二虚设区在一个方向(X-X’)上依次设置。X-DEC区是图3的X解码器220所设置的区域，并且第一虚设区、单元区和第二虚设区是图3的存储器块11所设置的区域。
根据本公开的实施方式的半导体存储器装置可以具有单元下外围(PUC)结构。外围电路200可以设置在包括多个沟道插塞、多个虚设插塞、多条字线WL和多条位线BL的存储器单元块11的下方。
在实施方式中，外围电路200可以包括X解码器220。尽管未示出，但是外围电路200还可以包括图1的电压生成电路210、读写电路230、Y解码器240和输入/输出缓冲器250中的至少一个。存储器块可以具有如图2和图3所示的电路配置。
外围电路200可以设置在半导体基板400上，并且存储器块可以设置在上基板405上。
半导体基板400可以是单晶硅基板。半导体基板400可以包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。下基板10可以包括Si、Ge和SiGe。
覆盖外围电路200的第一层间绝缘膜401以及X解码器220可以设置在半导体基板400上。第一层间绝缘膜401可以包括例如绝缘膜，诸如氧化硅膜。连接至X解码器220的金属线402和403可以设置在第一层间绝缘膜401中。
上基板405可以层叠在第一层间绝缘膜401上。此外，第二层间绝缘膜407和字线导电膜408可以交替地层叠在上基板405上。
上基板405可以包括多晶硅。可以通过在第一层间绝缘膜401上形成预定多晶硅区并使用预定多晶硅区作为种子层来生长多晶硅，来形成上基板405。上基板405可以通过标记X-DEC区和第一虚设区之间的边界部分的狭缝404彼此分开。狭缝404可以填充有绝缘膜图案。
如本文中针对诸如预定区之类的参数所使用的词“预定”是指在处理或算法中使用该参数之前确定该参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但在处理或算法中使用参数之前确定该参数的值。
第二层间绝缘膜407可以包括诸如氧化物之类的绝缘材料，并且字线导电膜408可以包括诸如多晶硅或钨之类的导电材料。层叠在字线导电膜408的最下端部分上的导电膜可以是源极选择线SSL，层叠在字线导电膜408的最上端上的导电膜可以是漏极选择线DSL，而其余字线导电膜可以是字线WL。
可以在第二层间绝缘膜407和上基板405之间附加形成蚀刻停止膜406。蚀刻停止膜406防止上基板405在用于形成多个沟道插塞和多个虚设插塞的孔成形工艺中被蚀刻。
该存储器块可以包括多个沟道插塞和多个虚设插塞。多个沟道插塞分别对应于图3所示的串ST11至ST1m，并且在半导体基板400的单元区上以规则间隔彼此间隔开。多个虚设插塞在半导体基板400的第一虚设区和第二虚设区中以规则间隔彼此间隔开。
在本公开的实施方式中，布置在与X-DEC区相邻的第一虚设区中的虚设插塞的数量大于布置在与X-DEC区不相邻的第二虚设区中的虚设插塞的数量。另外，第一虚设区比第二虚设区宽。
多个沟道插塞中的每一个形成为垂直于上基板405，贯穿层叠在单元区上的第二层间绝缘膜407和字线导电膜408。沟道插塞中的每一个包括间隙填充膜413、围绕间隙填充膜413的沟道图案412以及围绕沟道图案412的存储器图案411。例如，存储器图案411可以包括电荷阻挡膜、数据储存膜和隧道绝缘膜中的至少一个。此外，数据储存膜可以包括诸如硅的浮置栅、诸如氮化物的电荷俘获材料、相变材料、纳米点等。另外，沟道图案412可以形成为完全填充直至中部区，或者可以形成为中部区敞开的结构。间隙填充膜413可以形成在敞开的中部区中。沟道插塞中的每一个的上部连接至位线(BL1至BLm中的任一条)。
形成于第一虚设区和第二虚设区中的多个虚设插塞被形成为垂直于上基板405，贯穿层叠在第一虚设区和第二虚设区上的第二层间绝缘膜407和字线导电膜408。多个虚设插塞可以以与多个沟道插塞相同的结构形成。
形成在X-DEC区上的第二层间绝缘膜407和字线导电膜408形成阶梯状结构。也就是说，第二层间绝缘膜407和字线导电膜408可以在水平方向上比上层的第二层间绝缘膜和字线导电膜更突出并且可以具有阶梯状部分。
形成在X-DEC区上的第二层间绝缘膜407和字线导电膜408可以设置有接触件423，接触件423在垂直方向上贯穿第二层间绝缘膜407和字线导电膜408。侧壁绝缘膜422可以设置在接触件423的侧壁与字线导电膜408之间。侧壁绝缘膜422中的每一个可以具有围绕接触件423的外壁的秸秆壳形状或圆筒壳形状。
电连接至接触件423中的每一个的焊盘421可以设置在X-DEC区上。焊盘421可以包括掺杂有杂质的多晶硅。在实施方式中，焊盘421中的每一个可以分别电连接至阶梯状突出的字线导电膜408中的每一个。焊盘421的上表面可以设置在与位线BL1至BLm相同的平面上。在这种情况下，焊盘421可以以不同的长度设置。
第三层间绝缘膜431层叠在包括字线导电膜408的阶梯状部分的整个结构上。
焊盘421的下端部可以电连接至接触件423。因此，字线导电膜408中的每一个可以通过焊盘421、接触件423以及金属线402和403连接至X解码器220。
如上所述，根据本公开的实施方式，虚设插塞形成在设置于单元区的两个端部处的第一虚设区和第二虚设区上，并且设置在与X解码器相邻的第一虚设区中的虚设插塞的数量大于设置在第二虚设区中的虚设插塞的数量。因此，即使在半导体存储器装置的制造工艺中产生的各种应力出现，设置在第一虚设区中的虚设插塞也充当缓冲器。因此，该配置有助于避免单元区的沟道插塞弯曲的现象。
图5是例示了包括图1的半导体存储器装置的存储器系统的框图。
参照图5，存储器系统1000包括半导体存储器装置100和控制器1100。
半导体存储器装置100可以按照与参照图1描述的方式相同的方式来配置和操作。在下文中，将省略重复的描述。
控制器1100连接至主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作和后台操作。控制器1100被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓冲存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的所有操作。此外，控制器1100可以在写入操作期间临时存储从主机Host提供的编程数据。
主机接口1130包括用于在主机Host和控制器1100之间执行数据交换的协议。作为示例性实施方式，控制器1100被配置为通过诸如以下各种接口协议中的至少一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速外围组件互连(PCI-express)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议等。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150被配置为使用纠错码(ECC)来检测和校正从半导体存储器装置100接收的数据中的错误。处理单元1120将控制半导体存储器装置100以根据纠错块1150的错误检测结果来调整读取电压并再次执行读取操作。作为示例性实施方式，纠错块1150可以被设置为控制器1100的组件。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中。作为示例性实施方式，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微MMC)、SD卡(SD、迷你SD、微SD或SDHC)和通用闪存(UFS)之类的存储卡。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的储存装置。当将存储器系统1000用作半导体驱动器(SSD)时，极大地提高了连接至存储器系统1000的主机Host的操作速度。
作为另一示例，存储器系统1000被设置为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪和数字视频播放器之类的电子装置的各种组件之一、能够在无线环境中发送和接收信息的装置、配置家用网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置或配置计算系统的各种组件之一。
作为示例性实施方式，半导体存储器装置100或存储器系统1000可以安装为各种类型的封装件。例如，半导体存储器装置100或存储器系统1000可以以诸如如下方法来封装和安装：封装体叠层(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle晶片封装、晶圆晶片形式、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)。
图6是例示了图5的存储器系统的应用示例的框图。
参照图6，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被分成多个组。
在图6中，多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图1描述的半导体存储器装置100类似地配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200与参照图5描述的控制器1100类似地配置，并且被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
图7是例示了包括参照图6描述的存储器系统的计算系统。
参照图7，计算系统3000包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图7中，半导体存储器装置2100通过控制器2200连接至系统总线3500。然而，半导体存储器装置2100可以被配置为直接连接至系统总线3500。这时，控制器2200的功能由中央处理单元3100和RAM 3200执行。
在图7中，提供了参照图6描述的存储器系统2000。然而，可以用参照图5描述的存储器系统1000来代替存储器系统2000。作为示例性实施方式，计算系统3000可以被配置为包括参照图5和图6描述的存储器系统1000和2000二者。
尽管本公开的具体实施方式描述了特定实施方式，但是在不脱离本公开的范围和技术精神的情况下可以进行各种变型和修改。因此，本公开的范围不应限于上述实施方式，而是应由本公开的权利要求的等同物以及所附权利要求来确定。
尽管已经参照有限实施方式和附图描述了本公开，但是本公开不限于上述实施方式，并且本公开所属领域的技术人员可以根据所公开的描述进行各种变型和修改。
因此，本公开的范围不应限于所描述的实施方式，而是应由权利要求的等同物以及所附权利要求来确定。
在上述实施方式中，所有步骤可以被可选地执行或省略。另外，每个实施方式中的步骤不一定按次序发生，而是可以颠倒。此外，在本说明书和附图中所公开的本公开的实施方式仅仅是为了容易地描述本说明书的技术内容并且便于理解本说明书的特定示例，而并不限制本说明书的范围。也就是说，对于本公开所属领域的技术人员显而易见的是，基于本公开的技术精神的其它变型例是可能的。
此外，本说明书和附图公开了本公开的优选实施方式。尽管使用了特定术语，但是这些术语是以普通含义来使用的，以便容易地描述本公开的技术内容并便于理解本公开，并非旨在限制本公开的范围。对于本公开所属领域的技术人员显而易见的是，除了本文所公开的实施方式之外，还可以实施基于本公开的技术精神的其它变型例。
相关申请的交叉引用
本申请要求于2019年7月16日在韩国知识产权局提交的韩国专利申请No.10-2019-0085769的优先权，该韩国专利申请的全部公开内容通过引用合并于本文中。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
多个沟道插塞，所述多个沟道插塞被设置在半导体基板的单元区中；
第一虚设区和第二虚设区，该第一虚设区被设置在所述单元区的一个端部处，并且该第二虚设区被设置在所述单元区的另一端部处；以及
第一虚设插塞和第二虚设插塞，所述第一虚设插塞被设置在所述第一虚设区中，并且所述第二虚设插塞被设置在所述第二虚设区中，
其中，所述第一虚设插塞的数量与所述第二虚设插塞的数量不同。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
X解码器区，该X解码器区与所述第一虚设区相邻，其中，所述X解码器区和所述单元区被设置在所述第一虚设区的相对侧处。
3.根据权利要求2所述的半导体存储器装置，该半导体存储器装置还包括：
X解码器，该X解码器被设置在所述半导体基板的所述X解码器区中。
4.根据权利要求3所述的半导体存储器装置，其中，所述X解码器形成在比所述第一虚设插塞、所述多个沟道插塞和所述第二虚设插塞低的层中。
5.根据权利要求4所述的半导体存储器装置，其中，所述多个沟道插塞并联连接至多条字线，并且
所述多条字线通过沿垂直方向延伸至所述X解码器区的多条金属线连接至所述X解码器。
6.根据权利要求5所述的半导体存储器装置，其中，所述多条字线以阶梯状结构布置在所述X解码器区中。
7.根据权利要求6所述的半导体存储器装置，其中，所述X解码器区还包括层叠在所述阶梯状结构的所述多条字线上的层间绝缘膜。
8.根据权利要求1所述的半导体存储器装置，其中，所述第一虚设插塞的数量大于所述第二虚设插塞的数量。
9.根据权利要求1所述的半导体存储器装置，其中，所述第一虚设区比所述第二虚设区宽。
10.一种半导体存储器装置，该半导体存储器装置包括：
解码器区、第一虚设区、单元区和第二虚设区，该解码器区、该第一虚设区、该单元区和该第二虚设区分别在半导体基板的第一方向上依次布置；
多个沟道插塞，所述多个沟道插塞在所述单元区中垂直布置；以及
多个虚设插塞，所述多个虚设插塞布置在所述第一虚设区和所述第二虚设区中，其中，第一虚设插塞的数量大于第二虚设插塞的数量。
11.根据权利要求10所述的半导体存储器装置，其中，所述解码器区是X解码器区，并且
其中，X解码器设置在所述X解码器区中。
12.根据权利要求11所述的半导体存储器装置，其中，所述X解码器形成在比所述多个沟道插塞、所述第一虚设插塞和所述第二虚设插塞低的层中。
13.根据权利要求12所述的半导体存储器装置，其中，所述多个沟道插塞并联连接至多条字线，并且
所述多条字线通过沿垂直方向延伸到所述X解码器区的多条金属线连接至所述X解码器。
14.根据权利要求13所述的半导体存储器装置，其中，所述多条字线以阶梯状结构布置在所述X解码器区中。
15.根据权利要求14所述的半导体存储器装置，其中，所述X解码器区还包括层叠在所述阶梯状结构的所述多条字线上的层间绝缘膜。
16.一种半导体存储器装置，该半导体存储器装置包括：
解码器区、第一虚设区、单元区和第二虚设区，该解码器区、该第一虚设区、该单元区和该第二虚设区分别在半导体基板的第一方向上依次布置；
多个沟道插塞，所述多个沟道插塞在所述单元区中垂直布置；以及
多个虚设插塞，所述多个虚设插塞布置在所述第一虚设区和所述第二虚设区中，其中，所述第一虚设区比所述第二虚设区宽。
17.根据权利要求16所述的半导体存储器装置，其中，所述多个虚设插塞中的设置在所述第一虚设区中的第一虚设插塞的数量大于设置在所述第二虚设区中的第二虚设插塞的数量。
18.根据权利要求17所述的半导体存储器装置，其中，所述解码器区是X解码器区，
其中，X解码器设置在所述X解码器区中，并且
其中，所述X解码器形成在比所述多个沟道插塞、所述第一虚设插塞和所述第二虚设插塞低的层中。
19.根据权利要求18所述的半导体存储器装置，其中，所述多个沟道插塞并联连接至多条字线，并且
所述多条字线通过沿垂直方向延伸至所述X解码器区的多条金属线连接至所述X解码器。
20.根据权利要求19所述的半导体存储器装置，其中，所述X解码器区还包括层叠在所述多条字线上的层间绝缘膜。
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