KR20140022245A - 반도체 기억 소자 - Google Patents
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Abstract
반도체 기억 소자들이 제공된다. 이 소자는 반도체 기판에 정의된 셀 활성부, 셀 활성부를 가로지르는 게이트 리세스 영역 내에 배치된 셀 게이트 유전막 및 셀 게이트 전극, 게이트 리세스 영역 양측의 셀 활성부 내에 각각 배치된 제1 도핑된 영역 및 제2 도핑된 영역, 반도체 기판을 덮는 적어도 하나의 층간 절연막, 적어도 하나의 층간 절연막을 관통하여 제2 도핑된 영역에 접속된 콘택 플러그, 적어도 하나의 층간 절연막 상에 배치되고 콘택 플러그를 통하여 제2 도핑된 영역에 전기적으로 접속된 정보 저장 요소, 정보 저장 요소를 덮는 몰드막, 및 몰드막 내에 형성된 셀 그루브 내에 배치되고 정보 저장 요소의 상부면에 직접 접촉된 비트 라인을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 반도체 기억 소자들에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩 등을 포함할 수 있다.
전자 산업의 발전과 함께 반도체 소자가 더욱 고집적화 되고 있으나, 여러 문제점들이 발생되고 있다. 예컨대, 제조 공정의 마진이 감소되고, 반도체 기억 소자의 기억 셀의 저항이 증가될 수 있다. 이에 따라, 이러한 문제점들을 해결하기 위하여 다양한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 기억 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 이 소자는 반도체 기판에 정의된 셀 활성부; 상기 셀 활성부를 가로지르는 게이트 리세스 영역 내에 배치된 셀 게이트 유전막 및 셀 게이트 전극; 상기 게이트 리세스 영역 양측의 상기 셀 활성부 내에 각각 배치된 제1 도핑된 영역 및 제2 도핑된 영역; 상기 반도체 기판을 덮는 적어도 하나의 층간 절연막; 상기 적어도 하나의 층간 절연막을 관통하여 상기 제2 도핑된 영역에 접속된 콘택 플러그; 상기 적어도 하나의 층간 절연막 상에 배치되고, 상기 콘택 플러그를 통하여 상기 제2 도핑된 영역에 전기적으로 접속된 정보 저장 요소; 상기 정보 저장 요소를 덮는 몰드막; 및 상기 몰드막 내에 형성된 셀 그루브 내에 배치되고, 상기 정보 저장 요소의 상부면에 직접 접촉된 비트 라인을 포함한다.
일 실시예에서, 상기 비트 라인은 상기 게이트 전극을 가로 지를 수 있으며, 상기 비트 라인의 하부면의 폭은 상기 정보 저장 요소의 상부면의 폭 보다 작을 수 있다.
일 실시예에서, 상기 비트 라인의 상기 하부면은 상기 정보 저장 요소의 상기 상부면의 중앙부와 접촉될 수 있으며, 상기 정보 저장 요소의 상기 상부면의 상기 중앙부는 상기 정보 저장 요소의 상기 상부면의 가장자리부 보다 아래로 리세스 될 수 있다.
일 실시예에서, 상기 비트 라인의 상기 하부면은 상기 정보 저장 요소의 상기 상부면과 접촉된 제1 부분 및 상기 정보 저장 요소의 상기 상부면과 접촉되지 않는 제2 부분을 포함할 수 있다. 상기 비트 라인의 상기 하부면의 상기 제2 부분은 상기 정보 저장 요소의 상기 상부면의 상기 중앙부 보다 낮을 수 있다.
일 실시예에서, 상기 정보 저장 요소는, 기준 자성 패턴, 자유 자성 패턴, 및 상기 기준 및 자유 자성 패턴들 사이에 개재된 터널 배리어를 포함하는 자기 터널 접합 패턴; 및 상기 자기 터널 접합 패턴의 상부면 상에 배치되고, 상기 자기 터널 접합 패턴에 정렬된 측벽을 갖는 캐핑 패턴을 포함할 수 있다. 상기 정보 저장 요소의 상부면은 상기 캐핑 패턴의 상부면일 수 있으며, 상기 정보 저장 요소의 상기 상부면의 상기 리세스된 중앙부는 상기 캐핑 패턴의 하부면 보다 높을 수 있다.
일 실시예에서, 상기 캐핑 패턴은 차례로 적층된 금속 화합물 패턴 및 금속 패턴을 포함할 수 있다. 상기 금속 화합물 패턴은 금속 질화물 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 상기 정보 저장 요소의 상기 상부면의 상기 리세스된 중앙부는 상기 금속 패턴의 하부면 보다 높을 수 있다.
일 실시예에서, 상기 비트 라인의 상부면의 폭은 상기 비트 라인의 하부면의 폭 보다 클 수 있으며, 상기 비트 라인의 측벽은 경사질 수 있다.
일 실시예에서, 상기 적어도 하나의 층간 절연막은 차례로 적층된 제1 층간 절연막 및 제2 층간 절연막을 포함할 수 있다. 이때, 상기 소자는 상기 제1 층간 절연막 내에 배치되고 상기 제1 도핑된 영역에 접속된 소오스 라인을 더 포함할 수 있다. 상기 제2 층간 절연막은 상기 소오스 라인의 상부면을 덮을 수 있다.
일 실시예에서, 상기 반도체 기판은 셀 영역 및 주변 영역을 포함할 수 있으며, 상기 셀 활성부, 상기 정보 저장 요소, 및 상기 비트 라인은 상기 셀 영역 내에 배치될 수 있다. 이 경우에, 상기 소자는, 상기 주변 영역의 반도체 기판에 정의된 주변 활성부에 형성되고 주변 소오스/드레인 영역을 포함하는 주변 트랜지스터; 상기 제1 층간 절연막을 관통하고 상기 주변 소오스/드레인 영역에 접속된 주변 플러그; 및 상기 주변 플러그에 접속된 주변 배선을 더 포함할 수 있다. 상기 주변 플러그의 상부면은 상기 소오스 라인의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 주변 배선의 상부면은 상기 비트 라인의 상부면과 실질적으로 공면을 이룰 수 있으며, 상기 주변 배선의 하부면은 상기 비트 라인의 하부면 보다 낮을 수 있다.
일 실시예에서, 상기 몰드막은 차례로 적층된 제1 몰드막, 식각 정지막, 및 제2 몰드막을 포함할 수 있다. 이때, 상기 소자는 상기 주변 영역 내에서 상기 식각 정지막 및 상기 제2 몰드막 사이에 배치된 평탄화 절연막을 더 포함할 수 있다. 상기 주변 배선은 상기 주변 영역 내 상기 제2 몰드막, 식각 정지막, 평탄화 절연막, 제1 몰드막, 제2 층간 절연막을 연속적으로 관통하는 주변 그루브 내에 배치될 수 있다.
일 실시예에서, 상기 주변 트랜지스터는 상기 주변 활성부 상에 차례로 적층된 주변 게이트 유전막 및 주변 게이트 전극을 더 포함할 수 있으며, 상기 주변 소오스/드레인 영역은 상기 주변 게이트 전극의 일 측의 주변 활성부 내에 배치될 수 있다.
일 실시예에서, 상기 적어도 하나의 층간 절연막은 상기 제1 및 제2 층간 절연막들 사이에 개재된 캐핑 층간 절연막을 더 포함할 수 있다. 상기 캐핑 층간 절연막은 상기 소오스 라인 내 금속 원자들이 상기 제2 층간 절연막 내로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다.
일 실시예에서, 상기 소자는 상기 정보 저장 요소의 표면을 따라 콘포말하게 형성된 보호 절연막을 더 포함할 수 있다. 상기 몰드막은 상기 보호 절연막 상에 배치될 수 있으며, 상기 셀 그루브는 아래로 연장되어, 상기 정보 저장부의 상부면 상의 상기 보호 절연막을 관통할 수 있다.
일 실시예에서, 상기 소자는 상기 반도체 기판에 형성되어 활성 라인 패턴을 정의하는 소자분리 패턴들; 상기 활성 라인 패턴 및 상기 소자분리 패턴들을 가로지르는 격리 리세스 영역들 내에 각각 배치된 격리 게이트 전극들; 및 상기 각 게이트 전극 및 상기 각 격리 리세스 영역의 내면 사이에 배치된 격리 게이트 유전막을 더 포함할 수 있다. 이 경우에, 상기 셀 활성부는 서로 인접한 한 쌍의 상기 격리 게이트 전극들 사이의 상기 활성 라인 패턴의 일부분에 해당할 수 있다.
일 실시예에서, 동작 시에, 상기 각 격리 게이트 전극에 격리 전압이 인가될 수 있다. 상기 격리 전압은 상기 각 격리 게이트 전극 아래의 상기 활성 라인 패턴에 채널이 형성되는 것을 방지할 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 셀 게이트 전극이 상기 게이트 리세스 영역 내에 배치되고, 상기 비트 라인은 상기 정보 저장 요소의 상부면과 직접 접촉된다. 이에 따라, 상기 셀 게이트 전극을 포함하는 셀 트랜지스터는 3차원 구조의 리세스된 채널 영역을 포함하여, 제한된 면적 내에서 쇼트 채널 효과를 최소화시킬 수 있다. 그리고, 상기 비트 라인이 상기 정보 저장 요소의 상부면과 직접 접촉됨으로써, 상기 비트 라인 및 상기 정보 저장 요소간의 저항을 최소화시킬 수 있다. 결과적으로, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 비트 라인의 하부면의 폭이 상기 정보 저장 요소의 상부면의 폭 보다 작을 수 있다. 이로써, 상기 비트 라인 및 정보 저장 요소간의 정렬 마진을 향상시킬 수 있으며, 그리고, 상기 정보 저장 요소의 신뢰성 저하를 최소화시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 기억 소자를 나타내는 평면도이다.
도 1b는 도 1a의 A-A', B-B', 및 C-C'선들을 따라 취해진 단면도이다.
도 1c는 도 1a의 D-D'선을 따라 취해진 단면도이다.
도 2a는 본 발명의 실시예들에 따른 정보 저장 요소 및 비트 라인을 설명하기 위하여 도 1a의 K 부분을 확대한 도면이다.
도 2b는 본 발명의 다른 실시예에 따른 정보 저장 요소를 설명하기 위하여 도 1a의 K 부분을 확대한 도면이다.
도 3 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 1b는 도 1a의 A-A', B-B', 및 C-C'선들을 따라 취해진 단면도이다.
도 1c는 도 1a의 D-D'선을 따라 취해진 단면도이다.
도 2a는 본 발명의 실시예들에 따른 정보 저장 요소 및 비트 라인을 설명하기 위하여 도 1a의 K 부분을 확대한 도면이다.
도 2b는 본 발명의 다른 실시예에 따른 정보 저장 요소를 설명하기 위하여 도 1a의 K 부분을 확대한 도면이다.
도 3 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 1b는 도 1a의 A-A', B-B', 및 C-C'선들을 따라 취해진 단면도이며, 도 1c는 도 1a의 D-D'선을 따라 취해진 단면도이다. 도 2a는 본 발명의 실시예들에 따른 정보 저장 요소 및 비트 라인을 설명하기 위하여 도 1a의 K 부분을 확대한 도면이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100)은 셀 영역(10) 및 주변 영역(20)을 포함할 수 있다. 상기 셀 영역(10)은 메모리 셀들을 포함할 수 있으며, 상기 주변 영역(20)은 주변 회로들을 포함할 수 있다. 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
소자분리 패턴들(102)이 상기 반도체 기판(100)에 형성될 수 있다. 상기 셀 영역(10) 내의 소자분리 패턴들(102)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 상기 각 활성 라인 패턴(ALP)은 서로 인접한 한 쌍의 상기 소자분리 패턴들(102) 사이에 정의될 수 있다. 도 1a에 개시된 바와 같이, 평면적 관점에서 상기 셀 영역(10) 내 소자분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 셀 영역(10) 내 소자분리 패턴들(102) 및 상기 활성 라인 패턴들(ALP)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 교대로 배열될 수 있다. 상기 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 주변 영역(20) 내 소자분리 패턴(102)은 상기 주변 활성부(PA)를 정의할 수 있다. 상기 주변 활성부(PA)는 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104i, isolation recess regions)이 상기 셀 영역(10) 내 상기 활성 라인 패턴들(ALP) 및 상기 소자분리 패턴들(102)을 가로지를 수 있다. 평면적 관점에서 상기 격리 리세스 영역들(104i)은 상기 제2 방향(D2)으로 나란히 연장된 그루브 형태들일 수 있다. 상기 격리 리세스 영역들(104i)은 상기 각 활성 라인 패턴(ALP)을 셀 활성부들(CA)로 분할시킬 수 있다. 상기 각 셀 활성부(CA)는 서로 인접한 한 쌍의 상기 격리 리세스 영역들(104i) 사이에 위치한 상기 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 상기 각 셀 활성부(CA)는 서로 인접한 한 쌍의 상기 소자 분리 패턴들(102) 및 서로 인접한 한 쌍의 상기 격리 리세스 영역들(104i)에 의해 정의될 수 있다. 평면적 관점에서 상기 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 상기 각 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 상기 제1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 인접한 상기 한 쌍의 격리 리세스 영역들(104i) 사이에 배치된 셀 활성부들(CA)은 상기 제2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다.
적어도 하나의 게이트 리세스 영역(104c, gate recess region)이 상기 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 상기 게이트 리세스 영역(104c)은 상기 격리 리세스 영역들(104i)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 상기 게이트 리세스 영역들(104c)이 상기 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 상기 각 셀 활성부(CA)에 형성될 수 있다.
상기 게이트 리세스 영역(104c)의 깊이는 상기 격리 리세스 영역(104i)의 깊이와 실질적으로 동일할 수 있다. 상기 게이트 리세스 영역(104c)의 폭은 상기 격리 리세스 영역(104i)의 폭과 같거나 다를 수 있다. 상기 게이트 및 격리 리세스 영역들(104c, 104i)의 각각의 상기 깊이는 상기 셀 영역(10) 내 소자분리 패턴(102)의 하부면의 깊이 보다 작을 수 있다.
셀 게이트 전극(CG, cell gate electrode)이 상기 각 게이트 리세스 영역(104c) 내에 배치될 수 있으며, 셀 게이트 유전막(106c)이 상기 셀 게이트 전극(CG)과 상기 게이트 리세스 영역(104c)의 내면 사이에 배치될 수 있다. 상기 게이트 리세스 영역(104c)의 형태에 기인하여, 상기 셀 게이트 전극(CG)은 상기 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 상기 셀 게이트 전극(CG)을 포함하는 상기 셀 트랜지스터는 상기 게이트 리세스 영역(104c)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 게이트 전극(IG, isolation gate electrode)이 상기 각 격리 리세스 영역(104i) 내에 배치될 수 있으며, 격리 게이트 유전막(106i)이 상기 각 격리 게이트 전극(IG)과 상기 각 격리 리세스 영역(104i)의 내면 사이에 배치될 수 있다. 상기 격리 게이트 전극(IG)도 상기 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다.
게이트 하드 마스크 패턴(108)이 상기 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 상기 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상부면은 상기 셀 및 격리 리세스 영역들(104c, 104i)의 각각의 상단 보다 낮을 수 있다. 상기 게이트 하드 마스크 패턴들(108)은 상기 셀 및 리세스 영역들(104, 104i) 내에 각각 배치될 수 있다. 상기 게이트 하드 마스크 패턴들(108)의 상부면들은 상기 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
상기 반도체 기억 소자의 동작 시에, 격리 전압이 상기 각 격리 게이트 전극(IG)에 인가될 수 있다. 상기 격리 전압은 상기 각 격리 리세스 영역(104i)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 상기 격리 전압에 의하여 상기 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 상기 각 활성 라인 패턴(ALP)으로부터 분할된 상기 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다. 예컨대, 상기 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 상기 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예컨대, 상기 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 격리 게이트 전극(IG)은 상기 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 상기 셀 게이트 유전막(106c) 및 상기 격리 게이트 유전막(104i)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 게이트 하드 마스크 패턴(108)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제1 도핑된 영역(110a)이 상기 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제2 도핑된 영역(110b)이 상기 각 셀 게이트 전극(CG)의 타 측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 상기 제1 도핑된 영역(110a)은 상기 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 상기 제2 도핑된 영역들(110b)이 상기 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 상기 각 셀 활성부(CA)에 형성된 상기 한 쌍의 셀 트랜지스터들은 상기 제1 도핑된 영역(110a)을 공유할 수 있다. 상기 제1 및 제2 도핑된 영역들(110a, 110b)은 상기 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 상기 제1 및 제2 도핑된 영역들(110a, 110b)은 상기 셀 활성부(CA)의 상기 제1 도전형과 다른 상기 제2 도전형의 도펀트들로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
주변 게이트 유전막(115), 주변 게이트 전극(117), 주변 게이트 하드 마스크 패턴(119)이 상기 주변 영역(20) 내 주변 활성부(PA) 상에 차례로 적층될 수 있다. 주변 소오스/드레인 영역들(121)이 상기 주변 게이트 전극(117) 양 측의 상기 주변 활성부(PA) 내에 각각 배치될 수 있다. 게이트 스페이서들(123)이 상기 주변 게이트 전극(117)의 양 측벽들 상에 각각 배치될 수 있다. 상기 주변 소오스/드레인 영역들(121)은 상기 주변 활성부(PA)의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다. 상기 셀 트랜지스터와 달리, 상기 주변 게이트 전극(117)을 포함하는 주변 트랜지스터는 평탄한 채널 영역(planar channel region)을 포함할 수 있다. 즉, 상기 주변 트랜지스터는 평탄한 트랜지스터(planar transistor)일 수 있다. 상기 주변 트랜지스터는 피모스(PMOS) 트랜지스터 또는 엔모스(NMOS) 트랜지스터일 수 있다.
주변 게이트 유전막(115)은 산화물, 질화물, 산화질화물, 및/또는 고유전물 등을 포함할 수 있다. 상기 주변 게이트 전극(117)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 주변 게이트 하드 마스크 패턴(119)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 상기 게이트 스페이서(123)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
계속해서, 도 1a 내지 도 1c를 참조하면, 상기 제1 층간 절연막(125)이 상기 반도체 기판(100) 전면 상에 배치될 수 있다. 소오스 라인들(SL)이 상기 셀 영역(10) 내 상기 제1 층간 절연막(125) 내에 형성된 소오스-그루브들을 각각 채울 수 있다. 상기 소오스 라인들(SL)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 각 소오스 라인(SL)은 상기 제2 방향(D2)을 따라 배열된 제1 도핑된 영역들(110a)과 전기적으로 접속될 수 있다. 상기 소오스 라인(SL)의 상부면은 상기 제1 층간 절연막(125)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 소오스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
주변 플러그(PC)가 상기 주변 영역(20)의 상기 제1 층간 절연막(125) 내에 형성된 주변 홀 내에 배치될 수 있다. 상기 주변 플러그(PC)는 상기 주변 소오스/드레인 영역(121)과 전기적으로 접속될 수 있다. 상기 주변 플러그(PC)는 상기 소오스 라인(SL)과 동일한 도전 물질로 형성될 수 있다. 상기 주변 플러그(PC)의 상부면은 상기 제1 층간 절연막(125)의 상부면과 실질적으로 공면을 이룰 수 있다.
캐핑 층간 절연막(127)이 상기 제1 층간 절연막(125)의 전면 상에 배치될 수 있다. 상기 캐핑 층간 절연막(127)은 상기 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 상기 소오스 라인들(SL)이 금속을 포함하는 경우에, 상기 캐핑 층간 절연막(127)은 상기 소오스 라인들(SL) 내 금속 원자들이 제2 층간 절연막(130)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 또한, 상기 캐핑 층간 절연막(127)은 상기 제1 층간 절연막(125)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(125)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 상기 캐핑 층간 절연막(127)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
상기 제2 층간 절연막(130)이 상기 캐핑 층간 절연막(127) 상에 배치될 수 있다. 상기 제2 층간 절연막(130)은 산화물(ex, 실리콘 산화물)로 형성될 수 있다.
콘택 플러그들(135)이 상기 셀 영역(10)내 상기 제2 층간 절연막(130), 상기 캐핑 층간 절연막(127), 및 상기 제1 층간 절연막(125)을 연속적으로 관통할 수 있다. 상기 각 콘택 플러그(135)는 상기 제2 도핑된 영역(110b)에 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴들(미도시함)이 상기 각 콘택 플러그(135) 및 상기 제2 도핑된 영역(110b) 사이, 상기 각 소오스 라인(SL) 및 상기 제1 도핑된 영역(110a) 사이, 및 상기 주변 플러그(PC) 및 상기 주변 소오스/드레인 영역(121) 사이에 각각 배치될 수 있다. 상기 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
정보 저장 요소들(DS)이 상기 셀 영역(10) 내 상기 제2 층간 절연막(130) 상에 배치될 수 있다. 상기 정보 저장 요소들(DS)은 상기 콘택 플러그들(135)에 각각 접속될 수 있다. 상기 정보 저장 요소들(DS)은 상기 콘택 플러그들(135)을 통하여 상기 제2 도핑된 영역들(110b)에 각각 전기적으로 접속될 수 있다. 도 1a에 개시된 바와 같이, 상기 정보 저장 요소들(DS)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
상기 주변 영역(20) 내 상기 제2 층간 절연막(130)의 두께는 상기 셀 영역(10)의 내 상기 제2 층간 절연막(130)의 최소 두께 보다 작을 수 있다. 상기 셀 영역(10) 내 상기 제2 층간 절연막(130)은 상기 정보 저장 요소(DS) 아래에 위치한 제1 부분과 상기 정보 저장 요소(DS) 주변에 위치한 제2 부분을 포함할 수 있다. 상기 셀 영역(10) 내 상기 제2 층간 절연막(130)의 상기 제1 부분은 상기 셀 영역(10) 내 상기 제2 층간 절연막(130)의 상기 제2 부분 보다 두꺼울 수 있다. 이때, 상기 주변 영역(20) 내 상기 제2 층간 절연막(130)의 상기 두께는 상기 셀 영역(10) 내 상기 제2 층간 절연막(130)의 상기 제2 부분 보다 작을 수 있다.
보호 절연막(137)이 상기 정보 저장 요소들(DS)의 표면들 및 상기 제2 층간 절연막(130) 상에 콘포말하게 배치될 수 있다. 상기 보호 절연막(137)은 상기 정보 저장 요소들(DS)의 적어도 측벽들을 보호할 수 있다. 예컨대, 상기 보호 절연막(137)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
몰드막(ML)이 상기 보호 절연막(137) 상에 이 배치될 수 있다. 구제적으로, 상기 몰드막(ML)은 차례로 적층된 제1 몰드막(140), 식각 정지막(143), 및 제2 몰드막(150)을 포함할 수 있다. 상기 셀 영역(10) 내 상기 제1 몰드막(140)은 상기 정보 저장 요소들(DS) 사이의 공간을 채울 수 있다. 일 실시예에서, 상기 셀 영역(10) 내 상기 제2 몰드막(150)은 상기 식각 정지막(143) 상에 직접 배치될 수 있다.
이와는 달리, 평탄화 절연막(145)이 상기 주변 영역(20) 내 상기 식각 정지막(143) 및 상기 제2 몰드막(150) 사이에 개재될 수 있다. 상기 정보 저장 요소들(DS)이 상기 주변 영역(20) 내에는 배치되지 않기 때문에, 상기 셀 영역(10) 내 상기 제1 몰드막(140)의 상부면은 상기 주변 영역(20) 내 상기 제1 몰드막(140)의 상부면 보다 높아서, 상기 셀 영역(10) 및 상기 주변 영역(20) 간에 단차가 발생한다. 상기 평탄화 절연막(145)은 상기 셀 및 주변 영역들(10, 20)간의 단차를 최소화시킬 수 있다. 상기 평탄화 절연막(145)으로 인하여, 상기 셀 영역(10) 내 상기 제2 몰드막(150)의 상부면은 상기 주변 영역(20) 내 상기 제2 몰드막(150)의 상부면과 실질적으로 동일한 높이에 위치할 수 있다. 일 실시예에서, 상기 평탄화 절연막(145)은 상기 주변 영역(20) 내에 한정적으로 배치될 수 있다.
상기 식각 정지막(143)은 상기 제1 몰드막(140)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 제1 몰드막(140)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 상기 식각 정지막(143)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다. 상기 제2 몰드막(150)은 산화물(ex, 실리콘 산화물)로 형성될 수 있다. 상기 평탄화 절연막(145)은 상기 식각 정지막(143)에 대하여 식각 선택성을 갖는 절연 물질, 예컨대, 산화물(ex, 실리콘 산화물)로 형성될 수 있다.
다른 실시예에서, 상기 제1 몰드막(140)이 충분히 두꺼운 경우에, 상기 제2 몰드막(150)이 생략되거나, 상기 제2 몰드막(150) 및 식각 정지막(143)이 생략될 수 있다. 상기 제2 몰드막(150)이 생략되는 경우에, 상기 셀 영역(10) 내 식각 정지막(143)의 상부면이 상기 주변 영역(20) 내 상기 평탄화 절연막(145)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 제2 몰드막(150) 및 상기 식각 정지막(143)이 생략되는 경우에, 상기 셀 영역(10) 내 상기 제1 몰드막(140)의 상부면이 상기 주변 영역(20) 내 상기 평탄화 절연막(145)의 상부면과 실질적으로 공면을 이룰 수 있다.
이하, 설명의 편의를 위하여 상기 제1 몰드막(140), 식각 정지막(143) 및 제2 몰드막(150)을 포함하는 몰드막(ML)을 예로서 설명한다.
비트 라인(BL)이 상기 셀 영역(10) 내 몰드막(ML) 및 보호 절연막(137)을 연속적으로 관통하는 셀 그루브(G1) 내에 배치될 수 있다. 이때, 상기 비트 라인(BL)은 상기 정보 저장 요소(DS)의 상부면과 직접 접촉된다. 즉, 상기 비트 라인(BL)과 상기 정보 저장 요소(DS) 사이에 콘택 플러그가 존재하지 않는다. 이로써, 제조 공정을 단순화시킬 수 있으며, 상기 비트 라인(BL)과 상기 정보 저장 요소(DS)간의 저항을 감소시킬 수 있다.
상기 셀 그루브(G1)는 상기 정보 저장 요소(DS)를 노출시킨다. 구체적으로, 상기 셀 그루브(G1)는 상기 제1 방향(D1)으로 연장된다. 상기 셀 그루브(G1)는 상기 제1 방향(D1)으로 배열된 복수의 상기 정보 저장 요소들(DS)을 노출시킬 수 있다. 상기 셀 그루브(G1)는 상기 활성 라인 패턴(ALP)과 중첩될 수 있다. 따라서, 복수의 상기 셀 그루브들(G1)이 상기 활성 라인 패턴들(ALP) 상에 각각 배치될 수 있다.
상기 비트 라인(BL)과 상기 정보 저장 요소(DS)를 도 2a를 참조하여 좀더 구체적으로 설명한다.
도 1a 내지 도 1c 및 도 2a를 참조하면, 상기 제2 방향(D2)의 상기 비트 라인(BL)의 하부면의 폭(W2)은 상기 제2 방향(D2)의 상기 정보 저장 요소(DS)의 상부면의 폭(W1) 보다 작은 것이 바람직하다. 이로써, 상기 비트 라인(BL)과 상기 정보 저장 요소(DS)간의 정렬 마진을 확보함과 더불어 상기 정보 저장 요소(DS)의 신뢰성을 충분히 확보 할 수 있다.
만약, 상기 비트 라인(BL)의 하부면의 폭이 상기 정보 저장 요소(DS)의 상부면의 폭 보다 넓은 경우에, 상기 셀 그루브(G1)의 형성을 위한 식각 공정의 과 식각으로 인하여, 상기 비트 라인(BL)의 양 측벽들과 평행한 상기 정보 저장 요소(DS)의 양 측벽들이 손상될 수 있다. 이로써, 상기 정보 저장 요소(DS)의 신뢰성이 저하될 수 있다. 하지만, 상술된 바와 같이, 본 발명에서는 상기 비트 라인(BL)의 하부면의 상기 폭(W2)이 상기 정보 저장 요소(DS)의 상부면의 상기 폭(W1) 보다 작음으로써, 정보 저장 요소(DS)의 신뢰성 저하를 최소화시킬 수 있다.
도 1b 및 도 2a에 개시된 바와 같이, 상기 비트 라인(BL)의 하부면은 상기 정보 저장 요소(DS)의 상부면의 중앙부와 접촉될 수 있다. 이때, 상기 정보 저장 요소(DS)의 상부면의 중앙부는 상기 정보 저장 요소(DS)의 상부면의 가장자리부 보다 낮게 리세스될 수 있다. 이로써, 상기 비트 라인(BL)과 상기 정보 저장 요소(DS)간의 접촉 면적을 증가시켜, 상기 비트 라인(BL) 및 상기 정보 저장 요소(DS)간의 저항을 감소시킬 수 있다.
좀 더 구체적으로, 도 2a에 개시된 바와 같이, 상기 정보 저장 요소(DS)는 자기 터널 접합 패턴(MTJ, magnetic tunnel junction pattern)을 포함할 수 있다. 상기 터널 접합 패턴(MTJ)은 기준 자성 패턴(HRL, reference magnetic pattern), 자유 자성 패턴(HFL, free magnetic pattern), 및 상기 기준 및 자유 자성 패턴들(HRL, HFL) 사이에 개재된 터널 배리어(TB, tunnel barrier)를 포함할 수 있다. 상기 정보 저장 요소(DS)는 상기 자기 터널 접합 패턴(MTJ) 상에 배치된 캐핑 패턴(210) 및 상기 자기 터널 접합 패턴(MTJ) 아래에 배치된 하부 전극(200)을 더 포함한다. 상기 하부 전극(200), 자기 터널 접합 패턴(MTJ), 및 캐핑 패턴(210)의 측벽들은 서로 정렬된다.
상기 정보 저장 요소(DS)의 상부면은 상기 캐핑 패턴(210)의 상부면에 해당한다. 즉, 상기 비트 라인(30)은 상기 캐핑 패턴(210)의 상부면의 중앙부에 접촉되고, 상기 캐핑 패턴(210)의 상부면의 중앙부는 상기 캐핑 패턴(210)의 상부면의 가장자리부 보다 낮게 리세스 된다. 이때, 상기 캐핑 패턴(210)의 상부면의 리세스된 중앙부는 상기 캐핑 패턴(210)의 하부면 보다 높을 수 있다.
일 실시예에서, 상기 캐핑 패턴(210)은 차례로 적층된 금속-화합물 패턴(205) 및 금속 패턴(207)을 포함할 수 있다. 상기 금속-화합물 패턴(205)은 금속 질화물(ex, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 산화물(ex, 탄탈늄 산화물) 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 금속 패턴(207)은 텅스텐을 포함할 수 있다. 상기 캐핑 패턴(210)이 상기 금속-화합물 패턴(205) 및 금속 패턴(207)을 포함하는 경우에, 상기 캐핑 패턴(210)의 상부면의 상기 리세스된 중앙부는 상기 금속 패턴(207)의 하부면 보다 높을 수 있다. 즉, 상기 비트 라인(BL)은 상기 금속 패턴(207)과 접촉될 수 있다.
도 1b 및 도 2a에 개시된 바와 같이, 상기 비트 라인(BL)의 상부면의 폭은 상기 비트 라인(BL)의 상기 하부면의 상기 폭(W2) 보다 클 수 있다. 이때, 상기 비트 라인(BL)의 측벽은 경사질 수 있다.
일 실시예에서, 도 1b에 개시된 바와 같이, 상기 비트 라인(BL)의 하부면은 상기 정보 저장 요소(DS)의 상부면과 접촉된 제1 부분(B1) 및 상기 정보 저장 요소(DS)의 상부면과 접촉되지 않는 제2 부분(B2)을 포함할 수 있다. 예컨대, 상기 비트 라인(BL)의 하부면의 상기 제2 부분(B2)은 상기 제1 몰드막(140)과 접촉될 수 있다. 상기 비트 라인(BL)의 하부면의 상기 제2 부분(B2)은 상기 정보 저장 요소(DS)의 상부면의 상기 리세스된 중앙부 보다 낮을 수 있다.
상기 하부 전극(200)은 금속 질화물(ex, 티타늄 질화물 및/또는 탄탈늄 질화물 등)을 포함할 수 있다.
도 2a를 참조하면, 상기 기준 자성 패턴(HRL)은 일 방향으로 고정된 자화 방향(225H)을 갖고, 상기 자유 자성 패턴(HFL)은 상기 기준 패턴(220)의 상기 자화방향(225)에 평행 또는 반평행하도록 변경 가능하는 자화 방향(235H)를 가질 수 있다. 일 실시예에서, 도 2a에 개시된 바와 같이, 상기 기준 및 자유 자성 패턴들(HRL, HFL)의 자화 방향들(225H, 235H)은 상기 자유 자성 패턴(HFL)과 접촉된 상기 터널 배리어(TB)의 일면에 평행할 수 있다.
상기 자유 자성 패턴(HFL)의 자화방향(235H)이 상기 기준 자성 패턴(HRL)의 자화방향(225H)과 평행한 경우에, 상기 정보 저장 요소(DS)는 제1 저항 값을 갖는다. 상기 자유 자성 패턴(HFL)의 자화방향(235H)이 상기 기준 자성 패턴(HRL)의 자화방향(225H)과 반 평행한 경우에, 상기 정보 저장 요소(DS)는 상기 제1 저항 값 보다 큰 제2 저항 값을 갖는다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장 요소(DS)는 논리 데이터를 저장할 수 있다. 상기 자유 자성 패턴(HFL)의 자화방향(235H)은 상기 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
도 2a에 개시된 바와 같이, 상기 기준 자성 패턴(HRL), 터널 배리어(TB), 및 상기 자유 자성 패턴(HFL)이 상기 하부 전극(200) 상에 차례로 적층될 수 있으며, 상기 캐핑 패턴(210)이 상기 자유 자성 패턴(HFL)의 상부면 상에 배치될 수 있다. 이와는 달리, 상기 자유 자성 패턴(HFL), 터널 배리어(TB), 및 기준 자성 패턴(HRL)이 상기 하부 전극(200) 상에 차례로 적층될 수 있으며, 상기 캐핑 패턴(210)이 상기 기준 자성 패턴(HRL)의 상부면 상에 배치될 수 있다.
상기 기준 자성 패턴(HRL) 및 자유 자성 패턴(HFL)은 강자성 물질을 포함할 수 있다. 상기 기준 자성 패턴(HRL)은 상기 기준 자성 패턴(HRL) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어(TB)는 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
계속해서, 도 1a 내지 도 1c를 참조하면, 주변 배선(PW)이 상기 주변 영역(20)내 상기 제2 몰드막(150), 평탄화 절연막(145), 식각 정지막(143), 제1 몰드막(140), 보호 절연막(137), 제2 층간 절연막(130), 및 캐핑 층간 절연막(127)을 연속적으로 관통하는 주변 그루브(G2) 내에 배치될 수 있다. 상기 주변 배선(PW)은 상기 주변 플러그(PC)의 상부면에 접속될 수 있다. 평면적 관점에서, 상기 주변 배선(PW)은 일 방향으로 연장된 라인 형태일 수 있다.
상기 주변 배선(PW)의 상부면은 상기 비트 라인(BL)의 상부면과 실질적으로 공면을 이룰 수 있다. 이와는 달리, 상기 주변 배선(PW)의 하부면은 상기 비트 라인(BL)의 하부면 보다 낮은 레벨에 위치할 수 있다. 즉, 상기 주변 배선(PW)의 높이는 상기 비트 라인(BL)의 높이 보다 크다. 일 실시예에서, 상기 주변 배선(PW)은 상기 비트 라인들(BL) 중에서 하나와 경계면 없이 옆으로 접촉될 수 있다.
도 1c에 개시된 바와 같이, 상기 주변 배선(PW)의 하부면의 폭은 상기 주변 플러그(PC)의 상부면의 폭 보다 작을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 주변 배선(PW)의 하부면의 폭은 상기 주변 플러그(PC)의 상부면의 폭 보다 클 수도 있다.
상기 비트 라인(BL)은 금속을 포함한다. 예컨대, 상기 비트 라인(BL)은 알루미늄 또는 구리를 포함할 수 있다. 특히, 상기 비트 라인(BL)은 구리를 포함할 수 있다. 상기 비트 라인(BL)이 구리를 포함함으로써, 상기 비트 라인(BL)의 형성 공정의 온도를 낮출 수 있다. 그 결과, 상기 자기 터널 접합 패턴(MTJ)을 포함하는 정보 저장 요소(DS)의 신뢰성 저하를 최소화시킬 수 있다. 상기 비트 라인(BL)은 배리어 금속 및/또는 점착 금속 등을 더 포함할 수 있다. 상기 주변 배선(PW)은 상기 비트 라인(BL)과 동일한 도전 물질로 형성될 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 셀 트랜지스터는 상기 게이트 리세스 영역(104c) 내에 배치된 셀 게이트 전극(CG)을 포함하고, 상기 비트 라인(BL)은 상기 정보 저장 요소(DS)의 상부면과 직접 접촉된다. 이에 따라, 상기 셀 트랜지스터는 3차원 구조의 상기 리세스된 채널 영역을 포함하여, 제한된 면적 내에서 쇼트 채널 효과를 최소화할 수 있는 셀 트랜지스터를 구현할 수 있다. 그리고, 상기 비트 라인(BL)이 상기 정보 저장 요소(DS)의 상부면과 직접 접촉됨으로써, 상기 비트 라인(BL) 및 상기 정보 저장 요소(DS)간의 저항을 최소화시킬 수 있다. 결과적으로, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 비트 라인(BL)의 하부면의 폭(W2)이 상기 정보 저장 요소(DS)의 상부면의 폭(W1) 보다 작음으로써, 상기 비트 라인(BL) 및 정보 저장 요소(DS)간의 정렬 마진을 충분히 확보할 수 있으며, 그리고, 상기 정보 저장 요소(DS)의 신뢰성 저하를 최소화시킬 수 있다.
도 2b는 본 발명의 다른 실시예에 따른 정보 저장 요소를 설명하기 위하여 도 1a의 K 부분을 확대한 도면이다.
도 2b를 참조하면, 본 실시예에 따른 정보 저장 요소(DS')의 자기 터널 접합 패턴(MTJ')은 수직 기준 자성 패턴(PRL), 수직 자유 자성 패턴(PFL), 및 상기 수직 기준 및 자유 자성 패턴들(PRL, PFL) 사이에 개재된 터널 배리어(PTB)을 포함할 수 있다. 상기 수직 기준 자성 패턴(PRL)은 고정된 자화 방향(225P)를 갖고, 상기 수직 자유 자성 패턴(PFL)은 상기 수직 기준 자성 패턴(PRL)의 상기 고정된 자화방향(225P)에 평행 또는 반-평행하게 변경 가능한 자화 방향(235P)를 가질 수 있다. 이때, 상기 수직 기준 및 자유 자성 패턴들(PRL, PFL)의 자화 방향들(225P, 235P)은 상기 수직 자유 자성 패턴(PFL)과 접촉된 상기 터널 배리어(PTB)의 일면에 실질적으로 수직(perpendicular)할 수 있다.
상기 수직 기준 및 자유 자성 패턴들(PRL, PFL)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 수직 기준 자성 패턴(PRL)은 상기 수직 자유 자성 패턴(PFL)에 비하여 두꺼울 수 있으며, 및/또는 상기 수직 기준 자성 패턴(PRL)의 보자력이 상기 수직 자유 자성 패턴(PFL)의 보자력 보다 클 수 있다. 상기 터널 배리어(PTB)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 3 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 셀 영역(10) 및 주변 영역(20)을 포함하는 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)에 소자분리 패턴들(102)을 형성하여, 상기 셀 영역(10) 내의 활성 라인 패턴들(ALP) 및 상기 주변 영역(20) 내의 주변 활성부(PA)를 정의할 수 있다. 상기 활성 라인 패턴들(ALP)의 도 1a의 제1 방향(D1)을 따라 나란히 연장될 수 있다.
상기 셀 영역(10) 내 활성 라인 패턴들(ALP) 및 상기 소자분리 패턴들(102)을 패터닝하여, 도 1a의 제2 방향(D2)으로 나란히 연장된 게이트 리세스 영역들(104c) 및 격리 리세스 영역들(104i)을 형성할 수 있다. 상기 격리 리세스 영역들(104i)은 상기 각 활성 라인 패턴(ALP)을 복수의 셀 활성부들(CA)로 분할할 수 있다. 상기 게이트 리세스 영역들(104c)은 상기 셀 활성부들(CA)를 가로지른다. 상기 게이트 및 격리 리세스 영역들(104c, 104i)의 각각의 깊이는 상기 소자분리 패턴(102)의 하부면의 깊이 보다 작을 수 있다.
셀 게이트 유전막(106c)이 상기 각 게이트 리세스 영역(104c)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106i)이 상기 각 격리 리세스 영역(104i)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 상기 셀 및 격리 게이트 유전막들(106c, 106i)은 동시에 형성될 수 있다.
이어서, 도전막이 상기 리세스 영역들(104c, 104i)을 채우도록 형성될 수 있다. 상기 도전막을 식각하여, 상기 각 게이트 리세스 영역(104c) 내의 셀 게이트 전극(CG) 및 상기 각 격리 리세스 영역(104i) 내의 격리 게이트 전극(IG)을 형성할 수 있다. 도 3에 도시된 바와 같이, 상기 셀 게이트 전극(CG) 및 상기 격리 게이트 전극(IG)의 상부면들은 상기 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
하드 마스크막이 반도체 기판(100) 상에 형성되어, 상기 셀 및 격리 게이트 전극들(CG, IG) 위의 리세스 영역들(104c, 104i)을 채울 수 있다. 상기 하드 마스크막이 평탄화되어, 상기 리세스 영역들(104c, 104i)의 각각 내에 게이트 하드 마스크 패턴(108)이 형성될 수 있다.
도펀트들을 상기 각 셀 게이트 전극(CG) 양측의 상기 각 셀 활성부(CA) 내에 주입되어, 제1 도핑된 영역(110a) 및 제2 도핑된 영역(110b)이 형성될 수 있다. 상기 제1 및 제2 도핑된 영역들(110a, 110b)의 하부면들은 상기 셀 게이트 전극(CG)의 하단 보다 높은 레벨에 위치할 수 있다.
상기 주변 영역(20) 내 상기 주변 활성부(PA) 상에 주변 게이트 유전막(115), 주변 게이트 전극(117), 및 주변 게이트 하드 마스크 패턴(119)을 차례로 적층 시킬 수 있다. 주변 소오스/드레인 영역들(121)이 상기 주변 게이트 전극(117) 양측의 상기 주변 활성부(PA) 내에 각각 형성될 수 있다. 게이트 스페이서들(123)이 상기 주변 게이트 전극(117) 양 측벽들 상에 각각 형성될 수 있다.
상기 셀 게이트 전극(CG)을 포함하는 셀 트랜지스터를 형성한 후에, 상기 주변 게이트 전극(117)을 포함하는 주변 트랜지스터를 형성할 수 있다. 이와는 반대로, 상기 주변 트랜지스터를 형성한 후에, 상기 셀 트랜지스터를 형성할 수도 있다.
도 4를 참조하면, 상기 반도체 기판(100) 상에 제1 층간 절연막(125)을 형성할 수 있다. 상기 셀 영역(10) 내 상기 제1 층간 절연막(125)을 패터닝하여 소오스-그루브를 형성할 수 있다. 상기 주변 영역(20) 내 상기 제1 층간 절연막(125)을 패터닝하여 주변 홀을 형성할 수 있다. 상기 소오스-그루브 및 상기 주변 홀은 동시에 형성될 수 있다.
도전막이 상기 소오스-그루브 및 상기 주변 홀을 채우도록 형성될 수 있으며, 상기 도전막이 상기 제2 층간 절연막(125)이 노출될 때까지 평탄화되어 상기 소오스-그루브 내의 소오스 라인(SL) 및 상기 주변 홀 내의 주변 플러그(PC)를 형성할 수 있다. 상기 소오스 라인(SL)은 상기 제1 도핑된 영역(112a)에 접속될 수 있으며, 상기 주변 플러그(PC)는 상기 주변 소오스/드레인 영역(121)에 접속될 수 있다.
이어서, 캐핑 층간 절연막(127)이 상기 제1 층간 절연막(125), 상기 소오스 라인(SL) 및 주변 플러그(PC) 상에 형성될 수 있다.
도 5를 참조하면, 상기 캐핑 층간 절연막(127) 상에 제2 층간 절연막(130)을 형성할 수 있다. 콘택 플러그들(135)이 상기 제2 층간 절연막(130), 캐핑 층간 절연막(127), 및 제1 층간 절연막(125)을 연속적으로 관통하도록 형성될 수 있다. 상기 콘택 플러그들(135)은 상기 제2 도핑된 영역들(110b)에 각각 접속될 수 있다.
도 6을 참조하면, 상기 제2 층간 절연막(130) 상에 정보 저장막을 형성할 수 있다. 일 실시에에서, 상기 정보 저장막은 차례로 적층된 하부 전극막, 자기터널 접합막 및 캐핑막을 포함할 수 있다.
상기 정보 저장막을 패터닝하여, 상기 셀 영역(10) 내에 정보 저장 요소들(DS)을 형성할 수 있다. 상기 정보 저장 요소들(DS)은 상기 콘택 플러그들(135)에 각각 접속될 수 있다. 상기 정보 저장 요소들(DS)는 도 2a와 같이 구현될 수 있다. 이와는 달리, 상기 정보 저장 요소들(DS)은 도 2b의 정보 저장 요소(DS')와 같이 구현될 수도 있다.
상기 정보 저장막을 패터닝할 때, 과식각에 의하여 상기 제2 층간 절연막(130)이 리세스될 수 있다. 이때, 로딩 효과에 의하여, 상기 주변 영역(20) 내 상기 제2 층간 절연막(130)이 상기 셀 영역(10) 내 상기 정보 저장 요소들(DS) 주변의 상기 제2 층간 절연막(130) 보다 더 리세스될 수 있다. 이로써, 도 6에 도시된 바와 같이, 상기 정보 저장 요소들(DS)을 형성한 후에, 상기 주변 영역(20) 내 제2 층간 절연막(130)의 두께가 상기 셀 영역(10) 내 제2 층간 절연막(130)의 최소 두께 보다 작을 수 있다.
도 7을 참조하면, 이어서, 보호 절연막(137)이 상기 반도체 기판(100) 전면 상에 콘포말하게 형성될 수 있다. 상기 보호 절연막(137)은 화학 기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 제1 몰드막(140)이 상기 보호 절연막(137) 상에 형성될 수 있다. 상기 셀 영역(10) 내 제1 몰드막(140)은 상기 정보 저장 요소들(DS) 사이의 공간을 채울 수 있다. 상기 제1 몰드막(140)은 화학 기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 식각 정지막(143)이 상기 제1 몰드막(140) 상에 형성될 수 있다.
도 8을 참조하면, 평탄화 절연막(145)이 상기 식각 정지막(143)의 전면 상에 형성될 수 있다. 이때, 상기 정보 저장 요소들(DS) 및/또는 로딩 효과에 의한 제2 층간 절연막의 리세스 현상 등에 의하여, 상기 셀 영역(10) 내 평탄화 절연막(145)과 상기 주변 영역(20) 내 평탄화 절연막(145) 간의 단차가 발생될 수 있다. 즉, 상기 셀 영역(10) 내 평탄화 절연막(145)의 상부면이 상기 주변 영역(20)내 평탄화 절연막(145)의 상부면 보다 높을 수 있다.
마스크 패턴(147)이 상기 주변 영역(20)내 평탄화 절연막(145) 상에 형성될 수 있다. 이때, 상기 셀 영역(10) 내 평탄화 절연막(145)은 노출될 수 있다.
도 9를 참조하면, 상기 마스크 패턴(147)을 식각 마스크로 사용하여 상기 셀 영역(10) 내 식각 정지막(143)이 노출될 때가지 상기 셀 영역(10) 내 평탄화 절연막(147)을 식각할 수 있다. 이로써, 상기 셀 및 주변 영역들(10, 20)간의 단차를 최소화시킬 수 있다. 이어서, 상기 마스크 패턴(147)을 제거하여, 상기 주변 영역(20) 내 상기 평탄화 절연막(145)이 노출될 수 있다. 상기 주변 영역(20) 내 상기 평탄화 절연막(145)은 잔존될 수 있다.
도 10을 참조하면, 이어서, 제2 몰드막(150)이 상기 반도체 기판(100) 전면 상에 형성될 수 있다. 도 8 및 도 9를 참조하여 설명한 평탄화 공정에 의하여, 상기 제2 몰드막(150)의 상부면은 실질적으로 평탄할 수 있다. 상기 셀 영역(10) 내 상기 제1 몰드막(140), 식각 정지막(143), 및 제2 몰드막(150)은 몰드막(ML)을 구성할 수 있다.
도 11을 참조하면, 상기 셀 영역(10) 내 상기 몰드막(ML) 및 보호 절연막(137)을 패터닝하여, 상기 정보 저장 요소(DS)를 노출시키는 셀 그루브(G1)를 형성할 수 있다. 상기 셀 그루브(G1)는 도 1a의 상기 제1 방향(D1)으로 연장될 수 있으며, 상기 제1 방향(D1)을 따라 배열된 복수의 상기 정보 저장 요소들(DS)를 노출시킬 수 있다.
상기 셀 그루브(G1)의 바닥면의 폭은 상기 정보 저장 요소(DS)의 폭 보다 작을 수 있다. 상기 셀 그루브(G1)의 측벽은 경사질 수 있다. 상기 셀 그루브(G1)에 노출된 상기 정보 저장 요소(DS)의 상부면의 중앙부는 상기 몰드막(ML)에 덮혀진 상기 정보 저장 요소(DS)의 상부면의 가장자리부 보다 아래로 리세스될 수 있다.
상기 제1 몰드막(140)으로 형성된 상기 셀 그루브(G1)의 바닥면의 일부는 상기 정보 저장 요소(DS)의 상부면의 리세스된 중앙부 보다 더 낮게 리세스될 수 있다.
상기 주변 영역(20) 내 상기 제2 몰드막(150), 평탄화 절연막(145), 식각 정지막(143), 제1 몰드막(140), 보호 절연막(137), 제2 층간 절연막(130), 및 캐핑 층간 절연막(127)을 연속적으로 패터닝하여, 주변 그루브(G2)를 형성할 수 있다. 상기 주변 그루브(G2)는 평면적 관점에 라인 형태를 가질 수 있다. 일 실시예에서, 상기 주변 그루브(G2)는 상기 셀 그루브들(G1) 중에서 하나와 옆으로 연통할 수 있다.
상기 셀 그루브들(G1)을 형성한 후에, 상기 주변 그루브(G2)를 형성할 수 있다. 이와는 달리, 상기 주변 그루브(G2)를 형성한 후에, 상기 셀 그루브들(G1)을 형성할 수 있다.
이어서, 상기 셀 그루브들(G1) 및 주변 그루브(G2)를 채우는 배선-도전막을 형성하고, 상기 배선-도전막을 상기 제2 몰드막(150)이 노출될 때까지 평탄화시키어, 도 1a 내지 도 1c의 비트 라인들(BL) 및 주변 배선(PW)을 형성할 수 있다. 이로써, 상기 비트 라인들(BL)의 상부면들은 상기 주변 배선(PW)의 상부면과 실질적으로 공면을 이룰 수 있다. 이와는 달리, 상기 주변 배선(PW)의 하부면은 상기 비트 라인(BL)의 하부면 보다 낮을 수 있다. 결과적으로, 도 1a 내지 도 1c 및 도 2a (또는 도 2b)에 개시된 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 기억 소자들을 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
CA: 셀 활성부 PA: 주변 활성부
104c: 게이트 리세스 영역 104i: 격리 리세스 영역
CG: 셀 게이트 전극 IG: 격리 게이트 전극
117: 주변 게이트 전극 125: 제1 층간 절연막
SL: 소오스 라인 PC: 주변 플러그
127: 캡핑 층간 절연막 130: 제2 층간 절연막
135: 콘택 플러그 DS: 정보 저장 요소
200: 하부 전극 MTJ, MTJ': 자기 터널 접합 패턴
210: 캐핑 패턴 205: 금속 화합물 패턴
207: 금속 패턴 137: 보호 절연막
140: 제1 몰드막 143: 식각 정지막
145: 평탄화 절연막 150: 제2 몰드막
BL: 비트 라인 PW: 주변 배선
104c: 게이트 리세스 영역 104i: 격리 리세스 영역
CG: 셀 게이트 전극 IG: 격리 게이트 전극
117: 주변 게이트 전극 125: 제1 층간 절연막
SL: 소오스 라인 PC: 주변 플러그
127: 캡핑 층간 절연막 130: 제2 층간 절연막
135: 콘택 플러그 DS: 정보 저장 요소
200: 하부 전극 MTJ, MTJ': 자기 터널 접합 패턴
210: 캐핑 패턴 205: 금속 화합물 패턴
207: 금속 패턴 137: 보호 절연막
140: 제1 몰드막 143: 식각 정지막
145: 평탄화 절연막 150: 제2 몰드막
BL: 비트 라인 PW: 주변 배선
Claims (10)
- 반도체 기판에 정의된 셀 활성부;
상기 셀 활성부를 가로지르는 게이트 리세스 영역 내에 배치된 셀 게이트 유전막 및 셀 게이트 전극;
상기 게이트 리세스 영역 양측의 상기 셀 활성부 내에 각각 배치된 제1 도핑된 영역 및 제2 도핑된 영역;
상기 반도체 기판을 덮는 적어도 하나의 층간 절연막;
상기 적어도 하나의 층간 절연막을 관통하여 상기 제2 도핑된 영역에 접속된 콘택 플러그;
상기 적어도 하나의 층간 절연막 상에 배치되고, 상기 콘택 플러그를 통하여 상기 제2 도핑된 영역에 전기적으로 접속된 정보 저장 요소;
상기 정보 저장 요소를 덮는 몰드막; 및
상기 몰드막 내에 형성된 셀 그루브 내에 배치되고, 상기 정보 저장 요소의 상부면에 직접 접촉된 비트 라인을 포함하는 반도체 기억 소자. - 청구항 1에 있어서,
상기 비트 라인은 상기 게이트 전극을 가로지르고,
상기 비트 라인의 하부면의 폭은 상기 정보 저장 요소의 상부면의 폭 보다 작은 반도체 기억 소자. - 청구항 2에 있어서,
상기 비트 라인의 상기 하부면은 상기 정보 저장 요소의 상기 상부면의 중앙부와 접촉되고,
상기 정보 저장 요소의 상기 상부면의 상기 중앙부는 상기 정보 저장 요소의 상기 상부면의 가장자리부 보다 아래로 리세스 된 반도체 기억 소자. - 청구항 3에 있어서,
상기 비트 라인의 상기 하부면은 상기 정보 저장 요소의 상기 상부면과 접촉된 제1 부분 및 상기 정보 저장 요소의 상기 상부면과 접촉되지 않는 제2 부분을 포함하고,
상기 비트 라인의 상기 하부면의 상기 제2 부분은 상기 정보 저장 요소의 상기 상부면의 상기 중앙부 보다 낮은 반도체 기억 소자. - 청구항 3에 있어서,
상기 정보 저장 요소는,
기준 자성 패턴, 자유 자성 패턴, 및 상기 기준 및 자유 자성 패턴들 사이에 개재된 터널 배리어를 포함하는 자기 터널 접합 패턴; 및
상기 자기 터널 접합 패턴의 상부면 상에 배치되고, 상기 자기 터널 접합 패턴에 정렬된 측벽을 갖는 캐핑 패턴을 포함하되,
상기 정보 저장 요소의 상부면은 상기 캐핑 패턴의 상부면이고,
상기 정보 저장 요소의 상기 상부면의 상기 리세스된 중앙부는 상기 캐핑 패턴의 하부면 보다 높은 반도체 기억 소자. - 청구항 5에 있어서,
상기 캐핑 패턴은 차례로 적층된 금속 화합물 패턴 및 금속 패턴을 포함하고,
상기 금속 화합물 패턴은 금속 질화물 및 금속 산화물 중에서 적어도 하나를 포함하고,
상기 정보 저장 요소의 상기 상부면의 상기 리세스된 중앙부는 상기 금속 패턴의 하부면 보다 높은 반도체 기억 소자. - 청구항 1에 있어서,
상기 적어도 하나의 층간 절연막은 차례로 적층된 제1 층간 절연막 및 제2 층간 절연막을 포함하되,
상기 제1 층간 절연막 내에 배치되고 상기 제1 도핑된 영역에 접속된 소오스 라인을 더 포함하고,
상기 제2 층간 절연막은 상기 소오스 라인의 상부면을 덮는 반도체 기억 소자. - 청구항 7에 있어서,
상기 반도체 기판은 셀 영역 및 주변 영역을 포함하고,
상기 셀 활성부, 상기 정보 저장 요소, 및 상기 비트 라인은 상기 셀 영역 내에 배치되되,
상기 주변 영역의 반도체 기판에 정의된 주변 활성부에 형성되고 주변 소오스/드레인 영역을 포함하는 주변 트랜지스터;
상기 제1 층간 절연막을 관통하고 상기 주변 소오스/드레인 영역에 접속된 주변 플러그; 및
상기 주변 플러그에 접속된 주변 배선을 더 포함하되,
상기 주변 플러그의 상부면은 상기 소오스 라인의 상부면과 실질적으로 공면을 이루고,
상기 주변 배선의 상부면은 상기 비트 라인의 상부면과 실질적으로 공면을 이루고, 상기 주변 배선의 하부면은 상기 비트 라인의 하부면 보다 낮은 반도체 기억 소자. - 청구항 8에 있어서,
상기 몰드막은 차례로 적층된 제1 몰드막, 식각 정지막, 및 제2 몰드막을 포함하되,
상기 주변 영역 내에서 상기 식각 정지막 및 상기 제2 몰드막 사이에 배치된 평탄화 절연막을 더 포함하고,
상기 주변 배선은 상기 주변 영역 내 상기 제2 몰드막, 식각 정지막, 평탄화 절연막, 제1 몰드막, 제2 층간 절연막을 연속적으로 관통하는 주변 그루브 내에 배치된 반도체 기억 소자. - 청구항 1에 있어서,
상기 반도체 기판에 형성되어 활성 라인 패턴을 정의하는 소자분리 패턴들;
상기 활성 라인 패턴 및 상기 소자분리 패턴들을 가로지르는 격리 리세스 영역들 내에 각각 배치된 격리 게이트 전극들; 및
상기 각 게이트 전극 및 상기 각 격리 리세스 영역의 내면 사이에 배치된 격리 게이트 유전막을 더 포함하되,
상기 셀 활성부는 서로 인접한 한 쌍의 상기 격리 게이트 전극들 사이의 상기 활성 라인 패턴의 일부분에 해당하는 반도체 기억 소자.
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