CN106057237B - 半导体存储器件及其操作方法 - Google Patents

半导体存储器件及其操作方法 Download PDF

Info

Publication number
CN106057237B
CN106057237B CN201510622687.7A CN201510622687A CN106057237B CN 106057237 B CN106057237 B CN 106057237B CN 201510622687 A CN201510622687 A CN 201510622687A CN 106057237 B CN106057237 B CN 106057237B
Authority
CN
China
Prior art keywords
word line
program
pass voltage
voltage
verify
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510622687.7A
Other languages
English (en)
Other versions
CN106057237A (zh
Inventor
李煕烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN106057237A publication Critical patent/CN106057237A/zh
Application granted granted Critical
Publication of CN106057237B publication Critical patent/CN106057237B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

公开了半导体存储器件及其操作方法。半导体存储器件可以包括存储单元阵列和外围电路，存储单元阵列包括多个单元串。外围电路可以包括：电压发生单元，被配置为对存储单元阵列执行用于交替地执行编程操作和验证操作的编程循环。外围电路可以包括：控制逻辑，被配置为控制电压发生单元来执行编程循环。其中，在执行编程循环中，在编程操作期间施加到与存储单元阵列连接的多个字线之中的与被选字线相邻的未选字线的第二通过电压比施加到剩余的未选字线的第一通过电压低。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2015年4月9日向韩国知识产权局提交的申请号为10-2015-0050313的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
各种实施例总体涉及一种电子器件，更具体地，涉及半导体存储器件及其操作方法。
背景技术
半导体存储器件通常分类为易失性存储器件或非易失性存储器件。
非易失性存储器件具有较低的写入速度和读取速度，但即便在电压被切断之后仍能维持储存的数据。相应地，非易失性存储器件被用来储存无论电源如何都需要被维持的数据。非易失性存储器件可以包括只读存储器(ROM)、掩蔽型ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁型RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。快闪存储器通常被划分在或非(NOR)型快闪存储器和与非(NAND)型快闪存储器之间。
快闪存储器的RAM给予快闪存储器自由地编程数据和擦除数据的优点。快闪存储器的ROM给予快闪存储器即便电压被切断仍维持储存的数据的优点。快闪存储器被广泛用作便携式电子设备(诸如数字相机、个人数字助手(PDA)和MP3播放器)的储存媒介。
发明内容
在一个实施例中，可以提供半导体存储器件。半导体存储器件可以包括存储单元阵列和外围电路，存储单元阵列包括多个单元串。外围电路可以包括：电压发生单元，被配置为对存储单元阵列执行用于交替地执行编程操作和验证操作的编程循环。外围电路可以包括：控制逻辑，被配置为控制电压发生单元来执行编程循环。其中，在执行编程循环中，在编程操作期间施加到与存储单元阵列连接的多个字线之中的与被选字线相邻的未选字线的第二通过电压低于施加到剩余的未选字线的第一通过电压。
在一个实施例中，可以提供操作半导体存储器件的方法。该方法可以包括：在执行编程操作时施加编程电压到与多个单元串连接的多个字线之中的被选字线。该方法可以包括：在执行编程操作时施加第二通过电压到与被选字线相邻的第一未选字线，以及在执行编程操作时施加比第二通过电压高的第一通过电压到多个未选字线之中的除第一未选字线之外的第二未选字线。该方法可以包括：在执行验证操作时，将编程电压放电然后施加验证电压到被选字线，以及在执行验证操作时施加第一通过电压到第一未选字线和第二未选字线。
在一个实施例中，可以提供操作半导体存储器件的方法。该方法可以包括：在执行编程操作时施加编程电压到与多个单元串连接的多个字线之中的被选字线。该方法可以包括：在执行编程操作时施加第二通过电压到与被选字线相邻的第一未选字线，以及在执行编程操作时施加比第二通过电压高的第一通过电压到多个未选字线之中除第一未选字线之外的第二未选字线。该方法可以包括：在执行验证操作时施加验证电压到被选字线，以及在执行验证操作时施加第一通过电压到第一未选字线和第二未选字线，其中，编程电压和验证电压被连续地施加到被选字线而不允许放电操作。
附图说明
图1是用于描述根据一个实施例的半导体存储器件的例示的框图的例示。
图2是用于描述根据一个实施例的半导体存储器件中的存储单元阵列的例示的透视图。
图3是图示根据一个实施例的半导体存储器件中的单元串的例示的电路图。
图4是用于描述半导体器件的编程操作和验证操作的信号的例示的波形图。
图5是用于描述根据一个实施例的半导体存储器件的编程操作和验证操作的信号的例示的波形图。
图6是用于描述根据一个实施例的半导体存储器件的编程操作和验证操作的信号的例示的波形图。
图7是图示包括图1中的半导体存储器件的存储系统的例示的框图。
图8是图示图7中的存储系统的应用实例的表示的框图。
图9是图示包括参照图8而描述的存储系统的计算系统的例示的框图。
具体实施方式
通过下面参照附图对实施例的描述，本发明的各种优点和特征以及实现其的方法将变得明显。然而，本发明不局限于本文中描述的示例性实施例，而可以以其他形式来具体说明。然而，提供本示例性实施例用于详细描述本发明使得本领域技术人员可以容易地运用本发明的技术精神。
贯穿本说明书和所附权利要求书，当描述为一个元件“耦接”到另一个元件时，该元件可以“直接耦接”到其他元件或通过第三元件“电耦接”到其他元件。贯穿说明书和权利要求书，除非明确描述为意思相反，否则词“包括”和诸如“包含”或“包括有”的变化将被理解为意味着包括所述的元件但不排除其他元件。
各种实施例可以提供半导体存储器件。半导体存储器件可以能够抑制半导体存储器件的编程操作期间的编程干扰现象以及半导体存储器件的验证操作期间的读取干扰现象。各种实施例可以提供半导体存储器件的操作方法。
根据各种实施例，有可能抑制半导体存储器件的编程操作期间的编程干扰现象以及半导体存储器件的验证操作期间的读取干扰现象、减少编程操作的整个时间并减小功耗。
图1是用于描述根据一个实施例的半导体存储器件的例示的框图。
参见图1，半导体存储器件100可以包括存储单元阵列110、地址解码器120和读写电路130。半导体存储器件100可以包括控制逻辑140和电压发生单元150。
存储单元阵列110可以包括多个存储块BLK1到BLKz。多个存储块BLK1到BLKz可以通过字线WL来连接到地址解码器120。多个存储块BLK1到BLKz可以通过位线BL1到BLm来连接到读写电路130。多个存储块BLK1到BLKz中的每个可以包括多个存储单元。作为一个实施例的示例，多个存储单元可以为非易失性存储单元。在多个存储单元中，连接到同一字线的存储单元可以被定义为一个页。存储单元阵列110可以由多个页形成。
存储单元阵列110的多个存储块BLK1到BLKz中的每个可以包括多个单元串。多个单元串中的每个可以包括串联地连接在位线与源极线之间的漏极选择晶体管、多个漏侧存储单元、管道晶体管、多个源侧存储单元和源极选择晶体管。下面将描述存储单元阵列110。
地址解码器120、读写电路130和电压发生单元150可以作为驱动存储单元阵列110的外围电路来操作。
地址解码器120可以通过字线WL来连接到存储单元阵列110。地址解码器120可以被配置为响应于控制逻辑140的控制来操作。地址解码器120可以通过半导体存储器件100内部的输入/输出缓冲器(未图示)来接收地址ADDR。
地址解码器120(在其中接收到由电压发生单元150产生的编程电压Vpgm、通过电压Vpass和多个操作电压)可以在编程操作期间将地址ADDR之中的行地址解码，以及可以根据解码的行地址来将电压施加到存储单元阵列110中的多个漏侧存储单元、多个源侧存储单元、源极选择晶体管以及管道晶体管。地址解码器120(在其中接收到由电压发生单元150产生的验证电压Vverify、通过电压Vpass和多个操作电压)可以在编程验证操作期间将地址ADDR之中的行地址解码，以及可以根据解码的行地址来将电压施加到存储单元阵列110中的多个漏侧存储单元、多个源侧存储单元、源极选择晶体管和管道晶体管。在编程操作和验证操作期间，地址解码器120可以施加通过电压Vpass到多个字线之中的未选字线。地址解码器120可以通过在验证操作转换到编程操作的时段中连续地施加通过电压Vpass来防止未选字线的电势电平被放电。施加到未选字线之中的与被选字线相邻的未选字线的通过电压可以是具有比施加到未选字线的通过电压Vpass的电势电平低的电势电平的通过电压Vpass。当地址解码器120施加验证电压Vverify到被选字线，然后通过将验证操作转换到编程操作来施加编程电压Vpgm到被选字线时，地址解码器120可以施加编程电压Vpgm而无对被选字线的放电操作。例如，地址解码器120可以施加验证电压Vverify到被选字线，然后施加编程电压Vpgm而无放电时段。
地址解码器120可以被配置为将接收到的地址ADDR之中的列地址解码。地址解码器120可以将解码的列地址Yi传送到读写电路130。
可以以页为单位来执行半导体存储器件100的编程操作。在请求编程操作的时间接收到的地址ADDR可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址来选择一个存储块和一个字线。列地址Yi可以被地址解码器120解码并提供到读写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器和地址缓冲器等。
读写电路130可以包括多个页缓冲器PB1到PBm。多个页缓冲器PB1到PBm可以通过位线BL1到BLm来连接到存储单元阵列110。多个页缓冲器PB1到PBm中的每个可以在编程操作的时间中根据要被编程的数据来控制对应的位线BL1到BLm的电势。多个页缓冲器PB1到PBm中的每个可以在验证操作期间通过感测对应的位线BL1到BLm的电势来执行验证操作，然后可以通过验证操作的结果而调节对应的位线BL1到BLm的电势来设置编程禁止模式。
读写电路130可以响应于控制逻辑140的控制来操作。
在一个实施例中，读写电路130可以包括页缓冲器(或页寄存器)和列选择电路等。
控制逻辑140可以连接到地址解码器120、读写电路130和电压发生单元150。控制逻辑140可以通过半导体存储器件100的输入/输出缓冲器(未图示)来接收命令CMD和控制信号CTRL。控制逻辑140可以被配置为响应于命令CMD和控制信号CTRL来控制半导体存储器件100的常规操作。控制逻辑器140可以控制地址解码器120、读写电路130和电压发生单元150来执行编程循环(交替且重复地执行编程操作和验证操作)。控制逻辑140可以控制地址解码器120和电压发生单元150，使得：在编程循环的验证操作转换到编程操作的时段中，施加到多个字线之中的未选字线的通过电压Vpass与施加到被选字线的验证电压Vverify和编程电压Vpgm被连续地施加而不被放电。控制逻辑140可以控制地址解码器120和电压发生单元150，使得在施加编程电压的操作期间施加到未选字线之中的与被选字线相邻的未选字线的通过电压Vpass低于施加到剩余的未选字线的通过电压Vpass。
在编程操作控制逻辑140的控制下，电压发生单元150可以在编程操作期间产生编程电压Vpgm、通过电压Vpass和多个操作电压，以及可以在验证操作期间产生验证电压Vverify、通过电压Vpass和多个操作电压。电压发生单元150可以通过控制逻辑140来将在编程操作期间产生的通过电压产生为第一通过电压和第二通过电压，第二通过电压具有比第一通过电压的电势电平低的电势电平。
图2是用于描述根据一个实施例的半导体存储器件的存储单元阵列的例示的透视图。然而，为了描述的方便省略层间绝缘层的图示。
如图2中所示，存储单元阵列可以包括布置在第一方向I-I’以及与第一方向I-I’交叉的第二方向II-II’上的U形沟道层CH。U形沟道层CH可以包括形成在管栅(pipe gate)PG之内的管沟道层P_CH以及与管沟道层P_CH连接的源侧沟道层S_CH和漏侧沟道层D_CH对。
半导体存储器件可以包括在管栅PG上的沿着源侧沟道层S_CH层叠的源侧字线层S_WL以及在管栅PG上的沿着漏侧沟道层D_CH层叠的漏侧字线层D_WL。源极选择线层SSL层叠在源侧字线层S_WL上，而漏极选择线层DSL可以层叠在漏侧字线层D_WL上。在该示例中，虚设字线层(未示出)可以层叠在漏侧字线层D_WL与漏极选择线层DSL之间，且虚设字线层(未示出)可以层叠在源侧字线层S_WL与源极选择线层SSL之间。
根据前述的结构，存储单元可以沿着U形沟道层CH来层叠，漏极选择晶体管和源极选择晶体管分别设置在U形沟道层CH的两端，而置于U形串的最下部分的管栅PG可以置于存储单元的中心位置且可以作为管道晶体管来操作。
半导体存储器件可以包括与漏侧沟道层D_CH连接而在I-I’方向上延伸的位线层BL以及与源侧沟道层S_CH连接而在第二方向II-II’上延伸的源极线层SL。
在一个实施例的示例中，描述了在其中串被布置为U形的结构，但是公共源极线形成在半导体衬底上，位线形成在公共源极线上，而具有直线结构的串形成在位线与公共源极线之间，使得能够形成包括具有直线结构的串的半导体存储器件。
图3是图示根据一个实施例的半导体存储器件的单元串的例示的电路图。
参见图3，单元串String可以包括串联地连接在位线BL与源极线SL之间的漏极选择晶体管DST、多个存储单元MC0到MCn、管道晶体管PT和源极选择晶体管SST。多个存储单元MC0到MCn之中的置于漏极选择晶体管DST与管道晶体管PT之间的多个存储单元MCp+1到MCn可以被定义为漏侧存储单元。多个存储单元MC0到MCn之中的置于源极选择晶体管SST与管道晶体管PT之间的多个存储单元MC0到MCp可以被定义为源侧存储单元。串联地连接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储单元之中的与相邻于源极选择晶体管SST相比更相邻于漏极选择晶体管DST的存储单元可以被定义为漏侧存储单元，而与相邻于漏极选择晶体管DST相比更相邻于源极选择晶体管SST的存储单元可以被定义为源侧存储单元。
漏极选择晶体管DST的栅极连接到漏极选择线DSL。源极选择晶体管SST的栅极与源极选择线SSl连接。多个存储单元MC0到MCn的栅极分别连接到多个字线WL0到WLn。管道晶体管PT的栅极连接到管道晶体管栅极线使得可以接收由图1中的电压发生单元150产生的管道晶体管操作电压PCG。
在一个实施例中，作为示例，已经基于在其中存储单元阵列被形成为三维结构的半导体存储器件来描述了实施例，但实施例不局限于此，且各种实施例可适用于具有二维结构(存储单元二维地设置在半导体衬底上)的半导体存储器件。
图4是用于描述半导体存储器件的编程操作和验证操作的信号的例示的波形图。
将参照图1、图3和图4来描述半导体存储器件的编程操作和验证操作。
在验证操作期间，交替且重复地执行编程操作和验证操作的编程循环施加通过电压Vpass到未选字线unsel WLs以及施加验证电压Vverify到被选字线sel WL。相应地，未选串的沟道电势被施加到未选字线unsel WLs的通过电压Vpass升压为高电平。在这种情形下，操作电压被施加到未选串的漏极选择线DSL和源极选择线SSL，使得漏极选择晶体管DST和源极选择晶体管SST处于导通状态。
当在验证操作之后执行编程操作时，连续地施加通过电压Vpass到未选字线unselWLs，而将被选字线sel WL中的验证电压Vverify放电为低电平，然后施加编程电压Vpgm到被选字线sel WL。当在验证操作之后执行编程操作时，将施加到被选字线sel WL的验证电压Vverify放电为低电平，在这种情形下，漏电流可以由处于导通状态的漏极选择晶体管DST和源极选择晶体管SST产生，使得未选串的沟道电势可以被急剧放电，从而在随后的编程操作期间可以产生未选串的编程干扰现象。在其中编程操作转换到验证操作的时段中，在施加验证电压Vverify之前的将编程电压Vpgm放电的操作中同样产生该现象，由此导致验证操作期间的读取干扰现象。
图5是用于描述根据一个实施例的半导体存储器件的编程操作和验证操作的信号的例示的波形图。
在验证操作期间，交替且重复地执行编程操作和验证操作的编程循环施加第一通过电压Vpass1到未选字线unsel WLs以及施加验证电压Vverify到被选字线sel WL。在这种情形下，施加接地电压到未选串的漏极选择线DSL和源极选择线SSL，使得漏极选择晶体管DST和源极选择晶体管SST处于关断状态，而未选串的沟道电势被施加到未选字线unselWLs的第一通过电压Vpass1升压为高电平。
当在验证操作之后执行编程操作时，施加比第一通过电压Vpass1低的第二通过电压Vpass2到未选字线之中的与被选字线相邻的字线ADJACENT WL，并连续地施加第一通过电压Vpass1到剩余的未选字线unsel WLs，而不具有放电时段。在这种情形下，验证电压Vverify被放电为低电平，然后施加编程电压Vpgm到被选字线sel WL。
当验证操作转换到编程操作、且施加到被选字线sel WL的验证电压Vverify被放电为低电平时，施加比第一通过电压Vpass1低的第二通过电压Vpass2到与被选字线相邻的未选字线。漏极选择晶体管DST和源极选择晶体管SST处于关断状态，且施加比第一通过电压Vpass1低的第二通过电压Vpass2到与被选字线相邻的未选字线，使得可以抑制未选串的沟道电势电平被漏电流减小。通过源极线和位线而产生的漏电流被处于关断状态的漏极选择晶体管DST和源极选择晶体管SST阻断，未选串(其被升压且具有正电势电平)中的与被选字线相邻的未选存储单元的栅极电压和源极电压之间的差小于存储单元的阈值，使得无论存储单元的编程状态如何存储单元都关断，使得一个沟道区与另一个沟道区基于被选字线而被电分开，使得漏电流被阻断。而且，在编程操作期间，额外沟道升压现象通过施加到未选串中的被选字线的编程电压而产生，使得编程操作不被执行。
可以将与被选字线相邻的未选字线设置为基于被选字线而在两个方向上都相邻的第一相邻字线到第五相邻字线，且可以改变。
根据一个实施例的示例，在编程操作和验证操作期间施加到未选字线的通过电压可以连续地施加而无放电时段，使得可以改善功耗，且可以通过使漏极选择晶体管和源极选择晶体管关断而减小漏电流来抑制未选沟道的电势电平被减小，以及施加到与被选字线相邻的未选字线的通过电压可以被减小为低于施加到剩余的未选字线的通过电压并且被施加，使得非沟道(non-channel)可以被电分开，从而可以最大化沟道升压效应以解决未选串的编程干扰现象。而且，通过跳过放电时段，可以减少编程循环的执行时间。而且，通过跳过放电时段，可以减少功耗。
在一个实施例的示例中，仅仅其中在验证操作之后执行编程操作的时段已经被描述，但实施例同样可以应用到甚至其中在编程操作之后执行验证操作的时段以改善验证操作期间的读取干扰现象。例如，在编程操作期间，施加第二通过电压Vpass2到未选字线之中的与被选字线相邻的未选字线，并施加第一通过电压Vpass1到剩余的未选字线。然后，立即施加第一通过电压Vpass1到与被选字线相邻的未选字线而无放电时段，且在其中编程操作改变为验证操作的时段中第一通过电压Vpass1维持在剩余的未选字线中。
图6是用于描述根据一个实施例的半导体存储器件的编程操作和验证操作的信号的例示的波形图。
在验证操作期间，交替且重复地执行编程操作和验证操作的编程循环施加第一通过电压Vpass1到未选字线unsel WLs并施加验证电压Vverify到被选字线sel WL。在这种情形下，施加接地电压到未选串的漏极选择线DSL和源极选择线SSL，使得漏极选择晶体管DST和源极选择晶体管SST处于关断状态，而未选串的沟道电势被施加到未选字线unsel WLs的第一通过电压Vpass1升压为高电平。
当在验证操作之后执行编程操作时，施加比第一通过电压Vpass1低的第二通过电压Vpass2到未选字线之中的与被选字线相邻的字线ADJACENT WL，以及连续地施加第一通过电压Vpass1到剩余的未选字线unsel WLs而无放电时段。在这种情形下，施加验证电压Vverify到被选字线sel WL，然后施加编程电压Vpgm到被选字线sel WL而无放电时段。相应地，可以减少如放电时段那么多的操作时间，且可以通过立即施加编程电压Vpgm而无放电时段来进一步增大沟道电势电平。
当验证操作转换为编程操作时，施加比第一通过电压Vpass1低的第二通过电压Vpass2到与被选字线相邻的未选字线。漏极选择晶体管DST和源极选择晶体管SST处于关断状态，且施加比第一通过电压Vpass1低的第二通过电压Vpass2到与被选字线相邻的未选字线，使得可以抑制未选串的沟道电势电平被漏电流减小。而且，此沟道区与另一个沟道区基于被选字线而被分开，使得漏电流被阻断。
与被选字线相邻的未选字线可以为基于被选字线而在两个方向上都相邻的第一相邻字线到第五相邻字线，且可以被改变。
根据一个实施例的示例，在编程操作和验证操作期间连续地施加被施加到未选字线的通过电压而无放电时段，且连续地施加验证电压和编程电压到被选字线而无放电时段，使得可以改善功耗，以及可以通过使漏极选择晶体管和源极选择晶体管关断而减小漏电流来抑制未选沟道的电势电平被减小。而且，施加到与被选字线相邻的未选字线的通过电压被减小为比施加到剩余的未选字线的通过电压低且被施加，使得可以通过将非沟道电分开来最大化沟道升压效应，从而可以改善未选串中的编程干扰现象。
在一个实施例的示例中，仅仅其中在验证操作之后执行编程操作的时段已经被描述，但实施例同样可以应用到甚至其中在编程操作之后执行验证操作的时段以改善验证操作期间的读取干扰现象。例如，在编程操作期间，施加第二通过电压Vpass2到未选字线之中的与被选字线相邻的未选字线，以及施加第一通过电压Vpass1到剩余的未选字线。然后，在其中编程操作被改变为验证操作的时段中，直接施加第一通过电压Vpass1到与被选字线相邻的未选字线而无放电时段，以及在剩余的未选字线中维持第一通过电压Vpass1。而且，在编程操作期间施加编程电压Vpgm到被选字线之后，在其中编程操作被改变为验证操作的时段中立即施加验证电压Vverify而无对被选字线的放电时段，使得可以减少编程循环的整个时间。
图7是图示包括图1中的半导体存储器件的存储系统的例示的框图。
参见图7，存储系统1000可以包括半导体存储器件100和控制器1100。
半导体存储器件100可以以与参照图1而描述的类似的方式来配置和操作。在下文中，将省略重复的描述。
控制器1100连接到主机Host和半导体存储器件100。控制器1100被配置为响应于来自主机Host的请求来访问半导体存储器件100。例如，控制器1100被配置为控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置为在半导体存储器件100与主机Host之间提供接口。控制器1100被配置为驱动用于控制半导体存储器件100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作处理单元1120的操作存储器、半导体存储器件100与主机Host之间的高速缓冲存储器以及半导体存储器件100与主机Host之间的缓冲存储器之中的至少一种。处理单元1120控制控制器1100的常规操作。而且，控制器1100可以在写入操作期间暂时地储存从主机Host提供的程序数据。
主机接口1130可以包括用于执行主机Host与控制器1100之间的数据交换的协议。在一个实施例的示例中，控制器1200被配置为通过各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议和集成驱动电路(IDE)协议)中的至少一种和私人协议来与主机通信。
存储器接口1140与半导体存储器件100接口。例如，存储器接口可以包括与非接口或者或非接口。
错误校正块1150被配置为通过使用错误校正码(ECC)来检测并校正从半导体存储器件100接收到的数据中的错误。处理单元1120可以控制半导体存储器件100来根据错误校正块1150的错误检测结果来调节读取电压并执行重读取操作。在一个实施例的示例中，错误校正块可以被提供为控制器1100的组成件。
可以将控制器1100和半导体存储器件100集成在一个半导体器件中。在一个实施例的示例中，可以将控制器1100和半导体存储器件100集成在一个半导体器件中以构成存储卡。例如，可以将控制器1100和半导体存储器件100集成为一个半导体器件以构成存储卡(诸如PC卡(个人计算机存储卡国际协会，PCMCIA)、紧凑式快闪存储(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC和微型MMC)、SD卡(SD、迷你SD、微型SD和SDHC)以及通用快闪储存器(UFS))。
可以将控制器1100和半导体存储器件100集成在一个半导体器件中以构成半导体驱动(固态驱动(SSD))。半导体驱动(SSD)可以包括：储存设备，被配置为将数据储存在半导体存储器中。在存储系统1000被用作SSD的情形下，可以显著地提升连接到存储系统1000的主机Host的操作速度。
在一个示例中，存储系统1000可以被提供为电子设备(诸如计算机、超移动PC(UMPC)、工作站、网络本计算机、个人数字助手(PDA)、便携式计算机、网络板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、能够在无线环境中收发信息的设备、构成家庭网络的各种电子设备中的一种、构成计算机网络的各种电子设备中的一种、构成远程信息处理网络的各种电子设备中的一种、RFID设备或构成计算系统的各种组成件中的一种)的各种组成件中的一种。
在一个实施例的示例中，可以以各种类型的封装来安装半导体存储器件100或存储系统1000。例如，可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平封装(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和芯片级处理层叠封装(WSP)的方法来封装和安装半导体存储器件100或存储系统2000。
图8是图示图7中的存储系统的应用示例的表示的框图。
参见图8，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。可以将多个半导体存储芯片划分为多个组。
参见图8，图示为多个组分别通过第一通道CH1到第k通道CHk来与控制器2200通信。每个半导体存储芯片可以以与参照图1所描述的半导体存储器件100类似的方式来配置和操作。
每个组可以被配置为通过一个公用通道来与控制器2200通信。控制器2200可以以与参照图8描述的控制器2100类似的方式来配置，以及可以被配置为通过多个通道CH1到CHk来控制半导体存储器件2100的多个存储芯片。
图9是图示包括参照图8而描述的存储系统的计算系统的例示的框图。
参见图9，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500而电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或被中央处理单元3100处理过的数据被储存在存储系统2000中。
在图9中，图示了半导体存储系统2100通过控制器2200连接到系统总线3500。然而，半导体存储器件2100可以被配置为直接连接到系统总线3500。在这种情形下，可以由中央处理单元3100和RAM 3200来执行控制器2200的功能。
在图9中，图示了提供有参照图8而描述的存储系统2000。然而，可以使用参照图7而描述的存储系统1000来替代存储系统2000。在一个实施例的示例中，计算系统3000可以被配置为包括参照图8和图7描述的存储系统2000和1000中的所有。
如上所述，已经在附图和说明书中公开了实施例。在本文中使用的特定术语是出于说明的目的，而不限制权利要求书中所限定的适用范围。相应地，本领域技术人员将明白，在不脱离本公开的范围和精神的情况下，可以做出各种变型和其他等价示例。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储单元阵列，包括多个单元串；
外围电路，外围电路包括：
电压发生单元，被配置为对存储单元阵列执行用于交替地执行编程操作和验证操作的编程循环；以及
控制逻辑，被配置为控制电压发生单元来执行编程循环，
其中，在执行编程循环中，在编程操作期间施加到与存储单元阵列连接的多个字线之中的与被选字线相邻的未选字线的第二通过电压低于施加到剩余的未选字线的第一通过电压。
技术方案2.如技术方案1所述的半导体存储器件，其中，在编程循环被执行的同时，控制逻辑控制电压发生单元以将所述多个单元串之中的未选单元串中包括的漏极选择晶体管和源极选择晶体管关断。
技术方案3.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得在编程循环中验证操作转换为编程操作的时段中以第一通过电压和第二通过电压被连续地施加的方式而使第一通过电压改变为第二通过电压且第二通过电压被施加到相邻的未选字线。
技术方案4.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路单元来在编程循环中验证操作转换为编程操作时连续地施加第一通过电压到剩余的未选字线。
技术方案5.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得在编程循环中编程操作转换为验证操作的时段中以第二通过电压和第一通过电压被连续地施加的方式而使第二通过电压改变为第一通过电压且第一通过电压被施加到相邻的未选字线。
技术方案6.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路单元来在编程循环中编程操作转换到验证操作时连续地施加第一通过电压到剩余的未选字线。
技术方案7.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得以其中被选字线被放电的时段被包括在施加验证电压的操作与施加编程电压的操作之间的时段中的方式来在验证操作期间施加验证电压到被选字线以及在编程操作期间施加编程电压到被选字线。
技术方案8.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得以施加验证电压的操作与施加编程电压的操作被连续地执行的方式来在验证操作期间施加验证电压到被选字线以及在编程操作期间施加编程电压到被选字线。
技术方案9.一种操作半导体存储器件的方法，包括：
在执行编程操作时施加编程电压到与多个单元串连接的多个字线之中的被选字线；
在执行编程操作时施加第二通过电压到与被选字线相邻的第一未选字线；
在执行编程操作时施加比第二通过电压高的第一通过电压到多个未选字线之中的除第一未选字线之外的第二未选字线；
在执行验证操作时，将编程电压放电然后施加验证电压到被选字线；以及
在执行验证操作时施加第一通过电压到第一未选字线和第二未选字线。
技术方案10.如技术方案9所述的方法，还包括：
在处于编程操作中时以及在处于验证操作中时，将所述多个单元串之中的除被选单元串之外的剩余的未选单元串中的漏极选择晶体管和源极选择晶体管关断。
技术方案11.如技术方案9所述的方法，其中，交替且重复地执行编程操作和验证操作。
技术方案12.如技术方案11所述的方法，其中，在编程操作转变为验证操作时，第二通过电压被改变为第一通过电压且第一通过电压被施加到第一未选字线，而不执行放电操作。
技术方案13.如技术方案12所述的方法，其中，在编程操作转变为验证操作时，第一通过电压被维持在第二未选字线中，而不执行放电操作。
技术方案14.如技术方案11所述的方法，其中，在验证操作转变为编程操作时，第一通过电压被改变为第二通过电压，且第二通过电压被施加到第一未选字线，而不执行放电操作。
技术方案15.如技术方案14所述的方法，其中，在验证操作转变为编程操作时，第一通过电压被维持在第二未选字线中，而不执行放电操作。
技术方案16.一种操作半导体存储器件的方法，包括：
在执行编程操作时施加编程电压到与多个单元串连接的多个字线之中的被选字线；
在执行编程操作时施加第二通过电压到与被选字线相邻的第一未选字线；
在执行编程操作时施加比第二通过电压高的第一通过电压到多个未选字线之中的除第一未选字线之外的第二未选字线；
在执行验证操作时施加验证电压到被选字线；以及
在执行验证操作时施加第一通过电压到第一未选字线和第二未选字线，
其中，当编程操作转变为验证操作时，编程电压和验证电压被连续地施加到被选字线而不执行放电操作。
技术方案17.如技术方案16所述的方法，还包括：
在处于编程操作中时以及在处于验证操作中时，将所述多个单元串之中的除被选单元串之外的剩余的未选单元串中的漏极选择晶体管和源极选择晶体管关断。
技术方案18.如技术方案16所述的方法，其中，编程操作和验证操作被交替且重复地执行。
技术方案19.如技术方案18所述的方法，其中，在编程操作转变为验证操作时，第二通过电压被改变为第一通过电压，且第一通过电压被施加到第一未选字线，而不执行放电操作。
技术方案20.如技术方案18所述的方法，其中，在验证操作转变为编程操作时，第一通过电压被改变为第二通过电压，且第二通过电压被施加到第一未选字线，而不执行放电操作。

Claims (19)

1.一种半导体存储器件，包括：
存储单元阵列，包括多个单元串；
外围电路单元，外围电路单元包括：
电压发生单元，被配置为对存储单元阵列执行用于交替地执行编程操作和验证操作的编程循环；以及
控制逻辑，被配置为控制电压发生单元来执行编程循环，
其中，在执行编程循环中，在编程操作期间施加到与存储单元阵列连接的多个字线之中的与被选字线相邻的未选字线的第二通过电压低于施加到剩余的未选字线的第一通过电压，
其中，控制逻辑控制外围电路单元，使得在编程循环中验证操作转换为编程操作的时段中，第一通过电压被改变为第二通过电压且第二通过电压被施加到相邻的未选字线，
其中，控制逻辑控制外围电路单元，使得以施加验证电压的操作与施加编程电压的操作被连续地执行的方式来在验证操作期间施加验证电压到被选字线以及在编程操作期间施加编程电压到被选字线，以及
其中，在编程操作期间，在所述多个单元串之中的未选单元串中包括的多个存储单元之中，与所述相邻的未选字线耦接的存储单元被所述第二通过电压关断。
2.如权利要求1所述的半导体存储器件，其中，在编程循环被执行的同时，所述控制逻辑控制所述电压发生单元以将所述多个单元串之中的所述未选单元串中包括的漏极选择晶体管和源极选择晶体管关断。
3.如权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得第一通过电压和第二通过电压在所述时段中被连续地施加。
4.如权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路单元来在编程循环中验证操作转换为编程操作时连续地施加第一通过电压到剩余的未选字线。
5.如权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得在编程循环中编程操作转换为验证操作的时段中以第二通过电压和第一通过电压被连续地施加的方式而使第二通过电压改变为第一通过电压且第一通过电压被施加到相邻的未选字线。
6.如权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路单元来在编程循环中编程操作转换到验证操作时连续地施加第一通过电压到剩余的未选字线。
7.如权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路单元，使得以其中被选字线被放电的时段被包括在施加验证电压的操作与施加编程电压的操作之间的时段中的方式来在验证操作期间施加验证电压到被选字线以及在编程操作期间施加编程电压到被选字线。
8.一种操作半导体存储器件的方法，包括：
在执行编程操作时施加编程电压到与多个单元串连接的多个字线之中的被选字线；
在执行编程操作时施加第二通过电压到与被选字线相邻的第一未选字线；
在执行编程操作时施加比第二通过电压高的第一通过电压到多个未选字线之中的除第一未选字线之外的第二未选字线；
在执行验证操作时，将编程电压放电然后施加验证电压到被选字线；以及
在执行验证操作时施加第一通过电压到第一未选字线和第二未选字线，
其中，在编程操作时段期间，在所述多个单元串之中的未选单元串中包括的多个存储单元之中，与所述第一未选字线耦接的存储单元被所述第二通过电压关断。
9.如权利要求8所述的方法，还包括：
在处于编程操作中时以及在处于验证操作中时，将所述多个单元串之中的除被选单元串之外的剩余的未选单元串中的漏极选择晶体管和源极选择晶体管关断。
10.如权利要求8所述的方法，其中，交替且重复地执行编程操作和验证操作。
11.如权利要求10所述的方法，其中，在编程操作转变为验证操作时，第二通过电压被改变为第一通过电压且第一通过电压被施加到第一未选字线，而不执行放电操作。
12.如权利要求11所述的方法，其中，在编程操作转变为验证操作时，第一通过电压被维持在第二未选字线中，而不执行放电操作。
13.如权利要求10所述的方法，其中，在验证操作转变为编程操作时，第一通过电压被改变为第二通过电压，且第二通过电压被施加到第一未选字线，而不执行放电操作。
14.如权利要求13所述的方法，其中，在验证操作转变为编程操作时，第一通过电压被维持在第二未选字线中，而不执行放电操作。
15.一种操作半导体存储器件的方法，包括：
在执行编程操作时施加编程电压到与多个单元串连接的多个字线之中的被选字线；
在执行编程操作时施加第二通过电压到与被选字线相邻的第一未选字线；
在执行编程操作时施加比第二通过电压高的第一通过电压到多个未选字线之中的除第一未选字线之外的第二未选字线；
在执行验证操作时施加验证电压到被选字线；以及
在执行验证操作时施加第一通过电压到第一未选字线和第二未选字线，
其中，当编程操作转变为验证操作时，编程电压和验证电压被连续地施加到被选字线而不执行放电操作，以及
其中，在编程操作时段期间，在所述多个单元串之中的未选单元串中包括的多个存储单元之中，与所述第一未选字线耦接的存储单元被所述第二通过电压关断。
16.如权利要求15所述的方法，还包括：
在处于编程操作中时以及在处于验证操作中时，将所述多个单元串之中的除被选单元串之外的剩余的未选单元串中的漏极选择晶体管和源极选择晶体管关断。
17.如权利要求15所述的方法，其中，编程操作和验证操作被交替且重复地执行。
18.如权利要求17所述的方法，其中，在编程操作转变为验证操作时，第二通过电压被改变为第一通过电压，且第一通过电压被施加到第一未选字线，而不执行放电操作。
19.如权利要求17所述的方法，其中，在验证操作转变为编程操作时，第一通过电压被改变为第二通过电压，且第二通过电压被施加到第一未选字线，而不执行放电操作。
CN201510622687.7A 2015-04-09 2015-09-25 半导体存储器件及其操作方法 Active CN106057237B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150050313A KR20160120990A (ko) 2015-04-09 2015-04-09 반도체 메모리 장치 및 그것의 동작 방법
KR10-2015-0050313 2015-04-09

Publications (2)

Publication Number Publication Date
CN106057237A CN106057237A (zh) 2016-10-26
CN106057237B true CN106057237B (zh) 2021-01-08

Family

ID=57112327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510622687.7A Active CN106057237B (zh) 2015-04-09 2015-09-25 半导体存储器件及其操作方法

Country Status (3)

Country Link
US (1) US9646701B2 (zh)
KR (1) KR20160120990A (zh)
CN (1) CN106057237B (zh)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
KR102414186B1 (ko) * 2016-04-04 2022-06-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10460781B2 (en) * 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10192601B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10192602B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Smart cache design to prevent overflow for a memory device with a dynamic redundancy register
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
KR102648785B1 (ko) * 2017-01-11 2024-03-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102669409B1 (ko) * 2017-02-28 2024-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9887002B1 (en) * 2017-05-02 2018-02-06 Sandisk Technologies Llc Dummy word line bias ramp rate during programming
KR20190023893A (ko) * 2017-08-30 2019-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
WO2019133299A1 (en) * 2017-12-27 2019-07-04 Spin Transfer Technologies, Inc. A memory device with a dual y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
CN110648709A (zh) * 2018-06-26 2020-01-03 北京兆易创新科技股份有限公司 字线电压的施加方法、装置、电子设备和存储介质
US10475804B1 (en) 2018-06-27 2019-11-12 Sandisk Technologies Llc Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
US10600800B2 (en) 2018-06-27 2020-03-24 Sandisk Technologies Llc Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
EP3876276A3 (en) 2018-06-27 2021-11-17 SanDisk Technologies LLC Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
KR20200061253A (ko) * 2018-11-23 2020-06-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102643666B1 (ko) * 2018-11-23 2024-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
KR20200091712A (ko) * 2019-01-23 2020-07-31 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들의 동작 방법
KR102717016B1 (ko) * 2019-03-05 2024-10-15 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP2020155647A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置
KR102691947B1 (ko) * 2019-04-08 2024-08-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210000409A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP7293060B2 (ja) * 2019-09-17 2023-06-19 キオクシア株式会社 半導体記憶装置
KR20210054376A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210089385A (ko) * 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210112190A (ko) * 2020-03-04 2021-09-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210119084A (ko) * 2020-03-24 2021-10-05 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20210126396A (ko) * 2020-04-10 2021-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US20220344266A1 (en) * 2021-04-27 2022-10-27 Sandisk Technologies Llc Three-dimensional memory device with multilevel drain-select electrodes and methods for forming the same
US12010835B2 (en) 2021-04-27 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device with a conductive drain-select-level spacer and methods for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100016759A (ko) * 2008-08-05 2010-02-16 주식회사 하이닉스반도체 플래시 메모리 장치의 동작 방법
CN101847438A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 闪存器件、编程方法和存储器系统
CN101861623A (zh) * 2007-09-17 2010-10-13 桑迪士克公司 编程期间偏置相邻字线以验证的非易失性存储器和方法
CN104103314A (zh) * 2006-11-30 2014-10-15 考文森智财管理公司 闪存存储器编程禁止方案

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5862074A (en) * 1996-10-04 1999-01-19 Samsung Electronics Co., Ltd. Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
KR100770754B1 (ko) * 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR100965072B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101463584B1 (ko) * 2008-07-30 2014-11-19 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR101504339B1 (ko) * 2008-11-03 2015-03-24 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101015644B1 (ko) * 2009-05-29 2011-02-22 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 프로그램하는 방법
KR101635502B1 (ko) 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR101044466B1 (ko) * 2010-01-14 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8374031B2 (en) * 2010-09-29 2013-02-12 SanDisk Technologies, Inc. Techniques for the fast settling of word lines in NAND flash memory
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR20140073815A (ko) 2012-12-07 2014-06-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR102070724B1 (ko) 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103314A (zh) * 2006-11-30 2014-10-15 考文森智财管理公司 闪存存储器编程禁止方案
CN101861623A (zh) * 2007-09-17 2010-10-13 桑迪士克公司 编程期间偏置相邻字线以验证的非易失性存储器和方法
KR20100016759A (ko) * 2008-08-05 2010-02-16 주식회사 하이닉스반도체 플래시 메모리 장치의 동작 방법
CN101847438A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 闪存器件、编程方法和存储器系统

Also Published As

Publication number Publication date
US20160300615A1 (en) 2016-10-13
US9646701B2 (en) 2017-05-09
CN106057237A (zh) 2016-10-26
KR20160120990A (ko) 2016-10-19

Similar Documents

Publication Publication Date Title
CN106057237B (zh) 半导体存储器件及其操作方法
US9761313B2 (en) Non-volatile semiconductor memory device with multiple pass voltage and improved verification and programming operating method thereof
CN110400588B (zh) 存储器装置以及该存储器装置的操作方法
US9558794B2 (en) Semiconductor memory device including peripheral circuit for performing program and read opeartions and operating method thereof
US9899093B2 (en) Semiconductor memory device having memory strings coupled to bit lines and operating method thereof
CN104835524B (zh) 半导体存储器件及其操作方法
US10296226B2 (en) Control logic, semiconductor memory device, and operating method
US9305652B2 (en) Semiconductor memory device and erasing method thereof
CN109427380B (zh) 半导体存储器装置及其操作方法
CN107240412B (zh) 半导体存储器件及其操作方法
CN108122584B (zh) 半导体存储装置及其操作方法
KR102468994B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US9607711B1 (en) Semiconductor memory device and operating method thereof
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
US10163512B2 (en) Semiconductor device capable of effectively eliminating hot holes in a channel and operating method thereof
US9466372B2 (en) Semiconductor memory device improving threshold voltage of unselected memory block and operating method thereof
US9396799B2 (en) Semiconductor memory device improving threshold voltage of unselected memory block and method of operating the same
US9620221B1 (en) Semiconductor memory device and operating method thereof
US9836216B2 (en) Semiconductor memory device and operating method thereof
US9564232B1 (en) Semiconductor memory device
CN113223581B (zh) 半导体存储器装置和操作该半导体存储器装置的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant