KR20210054376A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행하도록 구성된다. 상기 제어 로직은 상기 주변 회로의 동작을 제어하도록 구성된다. 상기 제어 로직은, 상기 선택된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 제1 메모리 셀들에 대한 프리 프로그램 동작을 수행하고, 상기 프리-프로그램 동작 이후에 상기 선택된 메모리 셀들에 대한 노말 프로그램 동작을 수행하도록, 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는, 리드 성능이 향상된 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 다른 실시 예는, 리드 성능이 향상된 반도체 메모리 장치의 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행하도록 구성된다. 상기 제어 로직은 상기 주변 회로의 동작을 제어하도록 구성된다. 상기 제어 로직은, 상기 선택된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 제1 메모리 셀들에 대한 프리 프로그램 동작을 수행하고, 상기 프리-프로그램 동작 이후에 상기 선택된 메모리 셀들에 대한 노말 프로그램 동작을 수행하도록, 상기 주변 회로를 제어한다.
본 발명의 다른 실시 예에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 의하여, 상기 복수의 메모리 셀들 중 선택된 물리 페이지에 포함된 메모리 셀들의 적어도 일부에 대한 프리-프로그램 동작을 수행하고, 상기 선택된 물리 페이지에 포함된 메모리 셀들에 대한 노말 프로그램 동작을 수행한다. 일 실시 예에서, 상기 프리-프로그램 동작을 수행하는 단계에서는, 상기 선택된 물리 페이지에 포함된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 메모리 셀들을 프리-프로그램할 수 있다.
본 기술은, 리드 성능이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 기술은, 리드 성능이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 4는 도 1의 메모리 셀 어레이(110)의 다른 실시 예(110_2)를 나타내는 도면이다.
도 5는 도 1의 메모리 셀 어레이(110)의 또다른 실시 예(110_3)를 나타내는 도면이다.
도 6은 멀티 레벨 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 7은 메모리 셀들의 프로그램을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 프로그램 동작 직후의 리드 동작 시 발생하는 메모리 셀의 문턱 전압 변화를 설명하기 위한 도면이다.
도 9는 도 8a 내지 도 8c를 통해 설명한 문턱 전압 열화를 나타내는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따라, 프리-프로그램 동작에서의 비트 라인 전압 제어를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13은 도 12의 단계(S100)을 보다 상세히 나타내는 순서도이다.
도 14는 도 13의 단계(S110)의 보다 자세한 실시 예를 나타내는 순서도이다.
도 15는 도 13의 단계(S130)의 일 실시 예를 보다 자세히 나타내는 순서도이다.
도 16은 트리플 레벨 셀의 문턱 전압 열화를 나타내는 도면이다.
도 17은 본 발명의 또다른 실시 예에 따라, 프리-프로그램 동작에서의 비트 라인 전압 제어를 설명하기 위한 도면이다.
도 18은 도 13의 단계(S130)의 다른 실시 예를 보다 자세히 나타내는 순서도이다.
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다.
한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 2비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 상위 프로그램 상태에 대응하는 메모리 셀들에 대하여 프리-프로그램(pre-program) 동작을 수행한 후, 통상적인 방식의 노말 프로그램(normal program) 동작을 수행한다. 프리-프로그램 동작 동안, 상위 프로그램 상태에 대응하는 메모리 셀들의 전하 저장층(CTN)에 미리 일정량의 전자들이 트랩된다. 미리 트랩된 전자들은 인접한 메모리 셀들의 전하 저장층(CTN)에 존재하는 홀(hole)들과 결합할 수 있다. 프리-프로그램 동작에 의해, 상위 프로그램 상태에 대응하는 메모리 셀들 및 이들과 인접한 메모리 셀들 사이의 경계 부근에 존재하는 홀들이 미리 제거될 수 있다. 이에 따라, 프로그램 동작 완료 후 상위 프로그램 상태로 프로그램 된 메모리 셀의 문턱 전압이 낮아지는 현상을 완화할 수 있다. 결과적으로, 프로그램 동작 이후의 메모리 셀들의 문턱 전압 분포가 개선되며, 이는 반도체 메모리 장치의 리드 성능을 향상시킬 수 있다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 3차원 구조로 구성된 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다. 한편, 도 2에 도시된 바와는 달리, 메모리 셀 어레이(110)의 각 메모리 블록은 2차원 구조를 가질 수도 있다. 2차원 구조의 메모리 블록에 대해서는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_1)에 포함된 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(140)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 3에 도시된 바에 의하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이(110_1)로 구성될 수 있다. 그러나, 실시 예에 따라, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다. 3차원 구조의 메모리 셀 어레이에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
도 4는 도 1의 메모리 셀 어레이(110)의 다른 실시 예(110_2)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2~BLKz)도 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 1의 메모리 셀 어레이(110)의 또다른 실시 예(110_3)를 나타내는 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2'~BLKz')도 제1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 멀티 레벨 셀들의 문턱 전압 분포를 나타내는 도면이다. 도 6을 참조하면, 메모리 셀들은 최초의 소거 상태(E)로부터 각 메모리 셀들에 저장되는 데이터에 따라 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나로 프로그램 된다.
도 7은 메모리 셀들의 프로그램을 설명하기 위한 도면이다. 도 7을 참조하면, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식에 따른 프로그램 동작이 도시되어 있다. 도 7에 도시된 전압 펄스들은 프로그램 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 인가된다.
프로그램 동작은 복수의 프로그램 루프를 포함하고, 각 프로그램 루프는 프로그램 펄스를 인가하여 메모리 셀들의 문턱 전압을 상승시키는 단계와, 검증 전압들을 인가하여 메모리 셀들의 프로그램 검증을 수행하는 단계를 포함한다. 도 7에는 7개의 프로그램 루프가 도시되어 있다. 제1 프로그램 루프에서, 제1 프로그램 펄스(Vp1)가 선택된 메모리 셀들과 연결된 워드 라인, 즉 선택 워드 라인에 인가된다. 이후, 제1 프로그램 상태(P1)로 프로그램 될 메모리 셀들의 검증을 위한 제1 검증 전압(Vr1)이 인가된다. 제1 프로그램 루프는 프로그램 동작의 초반에 해당되므로, 상대적으로 높은 프로그램 상태인 제2 내지 제3 프로그램 상태(P2, P3)에 대한 검증 동작을 수행할 필요는 없다. 이에 따라, 도 7에 도시된 바와 같이 제1 프로그램 루프에서는 제1 프로그램 상태(P1)에 대한 검증 동작만을 수행할 수 있다. 제2 프로그램 루프의 경우도 마찬가지이다.
도 7을 참조하면, 제3 프로그램 루프에서 제1 및 제2 프로그램 상태(P1, P2)에 대한 검증 동작을 수행하기 위해, 제1 및 제2 검증 전압(Vr1, Vr2)이 선택된 워드 라인에 인가됨을 알 수 있다. 한편, 제5 프로그램 루프에서 제1 내지 제3 프로그램 상태(P1, P2, P3)에 대한 검증 동작을 수행하기 위해, 제1 내지 제3 검증 전압(Vr1, Vr2, Vr3)이 인가된다. 제6 프로그램 루프의 검증 결과, 제1 프로그램 상태(P1)에 대한 검증이 통과될 수 있다. 이에 따라, 제7 프로그램 루프에서부터는 제1 프로그램 상태(P1)에 대한 검증 동작을 수행하지 않으며, 따라서 제1 검증 전압(Vr1)이 워드 라인에 인가되지 않을 것이다.
도 8a 내지 도 8c는 프로그램 동작 직후의 리드 동작 시 발생하는 메모리 셀의 문턱 전압 변화를 설명하기 위한 도면이다.
도 8a 내지 도 8c를 참조하면, 3차원의 구조를 갖는 메모리 셀 스트링의 단면도 일부가 도시되어 있다. 도 8a 내지 도 8c에 도시된 바와 같이, 메모리 셀 스트링은 채널층(Channel), 절연층(IL), 전하 저장층(CTN), 절연층(IL) 및 워드 라인(WL)이 순차적으로 적층된 구조를 갖는다. 도 8a 내지 도 8c에서, 메모리 셀 스트링의 전체 단면 구조 중 설명을 위해 필요한 부분만이 도시되었음을 알 수 있을 것이다.
설명의 편의를 위해, 복수의 워드 라인들 중 4 개의 워드 라인들(WL1~WL4)이 도시되었다. 워드 라인들(WL1~WL4) 각각은 해당 영역의 절연층(IL)들, 전하 저장층(CTN) 및 채널층(Channel)을 통해 형성되는 메모리 셀들(Cell1, Cell2, Cell3, Cell4)과 연결된다.
도 8a는 소거 동작 직후의 전하 저장층(CTN)의 전하 특성을 나타낸다. 소거 동작 직후, 전하 저장층(CTN)은 전자를 포함하지 않을 것이다. 그 뿐만 아니라, 소거 동작 직후 전하 저장층(CTN)은 다수의 홀(hole)을 포함할 수 있다. 도 8a에서 이러한 홀은 양전하로 도시되었다.
도 8b는 프로그램 동작 직후의 전하 저장층(CTN)의 전하 특성 및 전하의 수평이동을 나타낸다. 도 8b를 참조하면, 제1 및 제3 메모리 셀(Cell1, Cell3)은 소거 상태(E)에 남아 있고, 제2 메모리 셀(Cell2)은 제3 프로그램 상태(P3)로 프로그램 되며, 제4 메모리 셀(Cell4)은 제1 프로그램 상태(P1)로 프로그램 되었음을 알 수 있다.
제1 및 제3 메모리 셀(Cell1, Cell3)의 경우, 전하 저장층(CTN)은 홀(hole)을 포함할 것이다. 이에 따라 제1 및 제3 메모리 셀(Cell1, Cell3)은 상대적으로 낮은 소거 상태(E)에 대응하는 문턱 전압을 가질 것이다.
한편, 제2 및 제4 메모리 셀(Cell2, Cell4)의 전하 저장층(CTN)은 전자를 포함할 것이다. 제2 메모리 셀(Cell2)이 상대적으로 높은 제3 프로그램 상태(P3)로 프로그램 되고 제4 메모리 셀(Cell4)이 상대적으로 낮은 제1 프로그램 상태(P1)로 프로그램된다. 이에 따라 제2 메모리 셀(Cell2)의 전하 저장층(CTN)에 포함된 전자의 개수는 제4 메모리 셀(Cell4)의 전하 저장층(CTN)에 포함된 전자의 개수보다 클 것이다.
프로그램 동작 이후에, 셀들 사이의 경계선에 존재하는 전하들은 인접 셀에 영향을 줄 수 있다. 도 8b에서, 경계 영역들(A1, A2)에 존재하는 전자와 홀은 서로 결합할 수 있다. 이에 따라, 도 8c에 도시된 바와 같이 제3 프로그램 상태(P3)로 프로그램되었던 제2메모리 셀(Cell2)의 전하 저장층(CTN)에 포함된 전자가 다소 줄어들 수 있다. 제2 메모리 셀(Cell2)의 전하 저장층(CTN)에 포함된 전자의 개수가 줄어들므로, 제2 메모리 셀(Cell2)의 문턱 전압이 낮아질 수 있다. 제4 메모리 셀(Cell4)의 경우, 전하 저장층(CTN)에 포함된 전자의 개수가 적으므로, 인접한 메모리 셀과의 경계선 근방에 존재하는 전자의 개수도 제2 메모리 셀(Cell2)에 비하여 상대적으로 적다. 따라서 제4 메모리 셀의 경우 문턱 전압 변화가 거의 없을 수 있다.
반도체 메모리 장치의 제조 공정이 미세화됨에 따라, 메모리 셀들 사이의 간격 또한 좁아진다. 이 경우 도 8a에 도시된 바와 같이, 소거 동작 시 메모리 셀들 사이의 경계 영역의 전하 저장층 에 트랩되는 홀의 양이 증가할 수 있다. 한편, 프로그램 동작 이후 메모리 셀의 전하 저장층에 트랩된 전자가 인접 메모리 셀의 전하 저장층에 트랩된 홀과 결합하게 된다. 이는 프로그램 된 메모리 셀의 문턱 전압을 변화시키는 문제를 낳는다. 이러한 문제는 각 프로그램 상태(P1~P3)별로 상이하게 발생할 수 있다. 특히, 상위 프로그램 상태, 예를 들어 제3 프로그램 상태(P3)의 메모리 셀의 경우 이와 같은 문제로 발생하는 문턱 전압 열화 현상이 더욱 심각하다.
도 9는 도 8a 내지 도 8c를 통해 설명한 문턱 전압 열화를 나타내는 도면이다.
도 9를 참조하면, 메모리 셀들은 최초의 소거 상태(E)로부터 각 메모리 셀들에 저장되는 데이터에 따라 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나로 프로그램 될 것이다. 이후 도 8b 및 도 8c를 통해 설명한 바에 의해, 제3 프로그램 상태에 대응하는 메모리 셀들의 문턱 전압이 분포(P3)에서 분포(P3')로 이동할 수 있다. 이는 제3 리드 전압(R3)에 대한 리드 마진을 악화시키게 된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 상위 프로그램 상태에 대응하는 메모리 셀들에 대하여 프리-프로그램(pre-program) 동작을 수행한 후, 통상적인 방식의 노말 프로그램(normal program) 동작을 수행한다. 프리-프로그램 동작 동안, 상위 프로그램 상태에 대응하는 메모리 셀들의 전하 저장층(CTN)에 미리 일정량의 전자들이 트랩된다. 미리 트랩된 전자들은 인접한 메모리 셀들의 전하 저장층(CTN)에 존재하는 홀(hole)들과 결합할 수 있다. 프리-프로그램 동작에 의해, 상위 프로그램 상태에 대응하는 메모리 셀들 및 이들과 인접한 메모리 셀들 사이의 경계 부근에 존재하는 홀들이 미리 제거될 수 있다. 이에 따라, 프로그램 동작 완료 후, 도 8b에 도시된 것과 같이 메모리 셀의 문턱 전압이 낮아지는 현상을 완화할 수 있다. 결과적으로, 프로그램 동작 이후의 메모리 셀들의 문턱 전압 분포가 개선되며, 이는 반도체 메모리 장치의 리드 성능을 향상시킬 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 프로그램 동작 초기에 프리-프로그램이 수행되고, 이후 노말 프로그램이 수행된다. 프리-프로그램 동안, 프로그램 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 프로-프로그램 펄스(Vpp)가 인가된다. 프리-프로그램 펄스(Vpp)은 제1 프로그램 펄스(Vp1)보다 큰 값일 수 있다. 일 실시 예에서, 프리-프로그램 펄스(Vpp)은 16V 내지 20V의 값을 가질 수 있다.
이후 노말 프로그램 동안, 도 7을 참조하여 설명한 것과 같이 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식에 따른 프로그램 동작이 수행될 수 있다.
프리-프로그램에서, 선택된 워드 라인에 프리-프로그램 펄스(Vpp)가 인가되는 동안, 상위 프로그램 상태로 프로그램 될 메모리 셀들에만 프리-프로그램 펄스(Vpp)에 따른 영향을 주기 위해 비트 라인 전압을 제어할 수 있다. 프리-프로그램 펄스(Vpp)가 인가되는 동안의 비트 라인 전압 제어에 대해서는 도 11을 참조하여 후술하기로 한다.
도 11은 본 발명의 일 실시 예에 따라, 프리-프로그램 동작에서의 비트 라인 전압 제어를 설명하기 위한 도면이다.
도 11을 참조하면, 프로그램 동작의 대상인 메모리 셀들을 포함하는 메모리 블록의 구조가 도시되어 있다. 프로그램 동작의 대상인 메모리 셀들은 제3 워드 라인(WL3)과 연결된 메모리 셀들이다. 제3 워드 라인(WL3)과 연결된 메모리 셀들 중, 제3 프로그램 상태(P3)로 프로그램 될 메모리 셀들(MCa, MCb, MCc)이 점선으로 된 원으로 표시되었다.
프리-프로그램 동안, 프로그램 대상인 선택된 메모리 셀들과 연결된 워드 라인(WL3)에는 프리-프로그램 펄스(Vpp)가 인가된다. 한편, 비선택 워드 라인들(WL1~WL2, WL4~WLn)에는 프로그램 패스 전압(Vpass)이 인가된다. 비선택 워드 라인들(WL1~WL2, WL4~WLn)에는 프로그램 패스 전압(Vpass)이 인가되므로, 비트 라인들(BL1~BLm)의 전압과 무관하게, 비선택 워드 라인들과 연결된 메모리 셀들은 프로그램되지 않는다.
한편, 프리-프로그램 동안, 선택된 메모리 셀들 중 프리-프로그램 될 메모리 셀들과 연결된 비트 라인에는 프로그램 허용 전압을 인가하고, 나머지 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압을 인가할 수 있다. 프로그램 금지 전압은 프로그램 허용 전압보다 높은 전압일 수 있다. 일 예에서, 프로그램 허용 전압은 접지 전압(0V)일 수 있다. 일 예에서, 프로그램 금지 전압은 전원 전압일 수 있다. 도 11의 예시에서, 메모리 셀들(MCa, MCb, MCc)과 각각 연결된 비트 라인들(BL3, BL5, … BL(m-2))에는 프로그램 허용 전압이 인가된다. 한편, 나머지 비트 라인들(BL1, BL2, BL4, …, BL(m-1), BLm)에는 프로그램 금지 전압이 인가된다.
본 발명의 일 실시 예에서, 프리-프로그램 될 메모리들(MCa, MCb, MCc)은 제3 프로그램 상태(P3)로 프로그램 될 메모리 셀들일 수 있다. 전술한 바와 같이, 가장 높은 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들의 경우 인접 셀과의 경계에서 전자가 유실되어 문턱 전압이 낮아지는 경향성이 높기 때문이다. 다른 실시 예에서, 제2 및 제3 프로그램 상태(P2, P3)로 프로그램 될 메모리 셀들을 프리-프로그램할 수 있다. 또 다른 실시 예에서, 제1 내지 제3 프로그램 상태(P1, P2, P3)로 프로그램 될 메모리 셀들을 프리-프로그램 할 수도 있다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 따라, 선택된 물리 페이지에 포함된 메모리 셀들 중 적어도 일부에 대한 프리 프로그램 동작을 수행하고(S100), 선택된 물리 페이지에 포함된 메모리 셀들에 대한 노말 프로그램 동작을 수행한다(S200). 본 명세서에서, 물리 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 그룹을 의미할 수 있다. 도 9를 통해 설명한 멀티-레벨 셀들로 이루어진 물리 페이지는 두 개의 논리 페이지를 포함할 수 있다.
도 10을 함께 참조하면, 단계(S100)에서 선택된 워드 라인에 프리-프로그램 펄스(Vpp)를 인가하여 프리-프로그램 동작을 수행하고, 단계(S200)에서 복수의 프로그램 루프를 통한 노말-프로그램 동작을 수행한다. 단계(S100)의 자세한 실시 예에 대해서는 도 13 내지 도 15를 참조하여 후술하기로 한다.
도 13은 도 12의 단계(S100)을 보다 상세히 나타내는 순서도이다.
도 13을 참조하면, 단계(S100)은 선택된 물리 페이지에 포함된 메모리 셀들과 연결된 비트 라인 전압을 설정하는 단계(S110), 비선택 워드 라인에 인가되는 프로그램 패스 전압을 설정하는 단계(S130) 및 선택 워드 라인에 프리-프로그램 펄스를 인가하는 단계(S150)를 포함한다.
단계(S110)에서, 선택된 물리 페이지에 포함된 메모리 셀들 중 프리-프로그램이 수행될 메모리 셀들의 비트 라인 전압과, 나머지 메모리 셀들의 비트 라인 전압을 설정할 수 있다. 도 11을 참조하여 설명한 바와 같이, 프리-프로그램이 수행될 메모리 셀들과 연결된비트 라인에 프로그램 허용 전압을 인가하고, 프리-프로그램이 수행되지 않을 나머지 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가할 수 있다. 단계(S110)의 보다 자세한 실시 예에 대해서는 도 14를 참조하여 후술하기로 한다.
단계(S130)에서, 비선택 워드 라인에 인가되는 프로그램 패스 전압을 설정한다. 비선택 워드 라인은 프로그램 동작의 대상이 되는 메모리 셀들과 연결된 선택 워드 라인을 제외한 나머지 워드 라인들일 수 있다. 도 11을 참조하면, 제1 및 제2 워드 라인(WL1, WL2) 및 제4 내지 제n 워드 라인들(WL4~WLn)이 비선택 워드 라인일 수 있다. 단계(S130)에서, 비선택 워드 라인들에 프로그램 패스 전압(Vpp)이 인가될 수 있다. 단계(S130)의 보다 자세한 실시 예에 대해서는 도 15 및 도 18을 참조하여 후술하기로 한다.
도 13에서, 단계(S110)의 수행 이후에 단계(S130)이 수행되는 것으로 도시되어 있으나, 본 발명에 따른 반도체 메모리 장치의 동작 방법은 이에 한정되지 않는다. 다른 실시 예에서, 단계(S130)가 수행된 이후에 단계(110)이 수행될 수도 있다. 또 다른 실시 예에서, 단계(S110) 및 단계(S130)의 적어도 일부가 동시에 수행될 수도 있다.
이후 단계(S150)에서, 선택 워드 라인에 프리-프로그램 펄스가 인가될 수 있다(S150). 선택 워드 라인은 프로그램 대상인 메모리 셀들과 연결된 워드 라인일 수 있다. 도 11의 예시에서, 선택 워드 라인은 제3 워드 라인(WL3)일 수 있다. 선택 워드 라인에 프리-프로그램 펄스가 인가됨에 따라, 선택된 메모리 셀들 중 상위 프로그램 상태에 대응하는 메모리 셀들 및 인접 메모리 셀과의 경계 영역의 전하 저장층(CTN)에 트랩된 홀(hole)이 제거될 수 있다. 이에 따라, 노말 프로그램 동작 이후 상위 프로그램 상태에 대응하는 메모리 셀들의 문턱 전압 감소 현상을 완화시킬 수 있다. 따라서, 프로그램 상태들 사이의 리드 마진이 증가하므로, 반도체 메모리 장치의 리드 성능이 향상될 수 있다.
도 14는 도 13의 단계(S110)의 보다 자세한 실시 예를 나타내는 순서도이다. 도 14를 참조하면, 단계(S110)는 선택된 물리 페이지에 포함된 메모리 셀들 중 상위 상태로 프로그램 될 제1 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S111) 및 선택된 물리 페이지에 포함된 메모리 셀들 중 상기 제1 메모리 셀들을 제외한 제2 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S113)를 포함한다.
단계(S111)에서, 제1 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압이 인가된다. 제1 메모리 셀들은 상위 프로그램 상태로 프로그램 될 메모리 셀들이다. 도 11의 예에서, 제1 메모리 셀들은 제3 프로그램 상태(P3)로 프로그램 될 메모리 셀들(MCa, MCb, MCc)일 수 있다. 이에 따라, 단계(S111)에서, 메모리 셀들(MCa, MCb, MCc)과 각각 연결된 비트 라인들(BL3, BL5, … BL(m-2))에는 프로그램 허용 전압이 인가된다.
단계(S113)에서, 제2 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 제2 메모리 셀들은 프로그램 대상으로 선택된 메모리 셀들 중 제1 메모리 셀들을 제외한 나머지 메모리 셀들일 수 있다. 이에 따라, 단계(S113)에서, 비트 라인들(BL1, BL2, BL4, …, BL(m-1), BLm)에는 프로그램 금지 전압이 인가된다.
도 14에서, 단계(S111)가 수행된 이후에 단계(S113)가 수행되는 것으로 도시되어 있으나, 본 발명에 따른 반도체 메모리 장치의 동작 방법은 이에 한정되지 않는다. 다른 실시 예에서, 단계(S113)가 수행된 이후에 단계(111)이 수행될 수도 있다. 또 다른 실시 예에서, 단계(S111) 및 단계(S113)의 적어도 일부가 동시에 수행될 수도 있다.
도 15는 도 13의 단계(S130)의 일 실시 예를 보다 자세히 나타내는 순서도이다. 도 15를 참조하면, 단계(S130)는 선택된 물리 페이지와 연결된 워드 라인을 제외한 나머지 워드 라인들에 프로그램 패스 전압을 인가하는 단계(S131)를 포함할 수 있다. 도 11을 함께 참조하면, 선택 워드 라인인 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들(WL1, WL2, WL4~WLn)에 프로그램 패스 전압을 인가할 수 있다. 프로그램 패스 전압(Vpass)은 프리 프로그램 펄스(Vpp)보다 낮은 레벨의 전압일 수 있다.
도 16은 트리플 레벨 셀의 문턱 전압 열화를 나타내는 도면이다. 도 16을 참조하면, 3개의 비트를 저장하는 트리플 레벨 셀의 문턱 전압 분포와, 이로부터 열화된 문턱 전압 분포가 도시되어 있다.
멀티 레벨 셀과 유사하게, 트리플 레벨 셀의 경우에도 도 8a 내지 도 8c를 참조하여 설명한 것과 같은 이유로 상위 프로그램 상태의 메모리 셀들에 대한 문턱 전압 열화 현상이 발생할 수 있다. 도 16의 예시에서, 최초 프로그램 직후 메모리 셀들은 소거 상태를 나타내는 분포(E) 및 제1 내지 제7 프로그램 상태를 각각 나타내는 분포(P1~P7)를 갖게 된다. 이후, 도 8b에 도시된 것과 같은 현상에 의해, 상위 프로그램 상태인 제4 내지 제7 프로그램 상태에 대응하는 문턱 전압 분포가 분포(P4, P5, P6, P7)로부터 열화된 분포(P4', P5', P6', P7')로 이동할 수 있다. 이는 제4 내지 제7 리드 전압(R4~R7)에 대한 리드 마진을 악화시키게 된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 트리플 레벨 셀의 경우에도 멀티 레벨 셀의 경우와 마찬가지로 상위 프로그램 상태에 대응하는 메모리 셀들에 대하여 프리-프로그램(pre-program) 동작을 수행한 후, 통상적인 방식의 노말 프로그램(normal program) 동작을 수행할 수 있다. 이 경우, 상위 프로그램 상태는 제7 프로그램 상태(P7)일 수 있다. 다른 실시 예에서, 상위 프로그램 상태는 제6 및 제7 프로그램 상태(P6, P7)일 수 있다. 또다른 실시 예에서, 상위 프로그램 상태는 제5 내지 제7 프로그램 상태(P5~P7)일 수 있다. 또다른 실시 예에서, 상위 프로그램 상태는 제4 내지 제7 프로그램 상태(P4~P7)일 수 있다. 또다른 실시 예에서, 상위 프로그램 상태는 제3 내지 제7 프로그램 상태(P3~P7)일 수 있다. 또다른 실시 예에서, 상위 프로그램 상태는 제2 내지 제7 프로그램 상태(P2~P7)일 수 있다. 또다른 실시 예에서, 상위 프로그램 상태는 제1 내지 제7 프로그램 상태(P1~P7)일 수 있다.
도 17은 본 발명의 또다른 실시 예에 따라, 프리-프로그램 동작에서의 비트 라인 전압 제어를 설명하기 위한 도면이다.
도 17을 참조하면, 프로그램 동작의 대상인 메모리 셀들을 포함하는 메모리 블록의 구조가 도시되어 있다. 도 11과 유사하게, 프로그램 동작의 대상인 메모리 셀들은 제3 워드 라인(WL3)과 연결된 메모리 셀들이다. 제3 워드 라인(WL3)과 연결된 메모리 셀들 중, 제3 프로그램 상태(P3)로 프로그램 될 메모리 셀들(MCa, MCb, MCc)이 점선으로 된 원으로 표시되었다.
프리-프로그램 동안, 프로그램 대상인 선택된 메모리 셀들과 연결된 워드 라인(WL3)에는 프리-프로그램 펄스(Vpp)가 인가된다. 한편, 선택 워드 라인(WL3)과 인접하여 위치하는 비선택 워드 라인들(WL2, WL4)에는 제1 프로그램 패스 전압(Vpass1)이 인가된다. 또한, 선택 워드 라인(WL3)과 인접하지 않는 비선택 워드 라인들(WL1, WL5~WLn)에는 제2 프로그램 패스 전압(Vpass2)이 인가된다.
도 11에 도시된 실시 예의 경우, 선택 워드 라인(WL3)과의 인접 여부와는 무관하게 모든 비선택 워드 라인에 프로그램 패스 전압(Vpass)이 동일하게 인가된다. 도 17에 도시된 실시 예의 경우, 선택 워드 라인(WL3)과 인접하여 위치하는 비선택 워드 라인들(WL2, WL4)에는 제1 프로그램 패스 전압(Vpass1)이 인가되고, 나머지 비선택 워드 라인들(WL1, WL5~WLn)에는 제2 프로그램 패스 전압(Vpass2)이 인가된다.
일 실시 예에서, 제1 프로그램 패스 전압(Vpass1)의 전압 레벨은 제2 프로그램 패스 전압(Vpass2)의 전압 레벨보다 상대적으로 클 수 있다. 선택 워드 라인(WL3)과 인접한 비선택 워드 라인들(WL2, WL4)에 상대적으로 큰 제1 프로그램 패스 전압(Vpass1)을 인가하는 경우, 프리-프로그램 동작 동안 선택된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 메모리 셀과 인접한 메모리 셀들 사이의 경계 영역에 전자가 트랩되기가 보다 용이해진다. 이에 따라, 프리-프로그램 동작 시 선택된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 메모리 셀과 인접한 메모리 셀들 사이의 경계 영역에 존재하는 홀(hole)들이 보다 쉽게 제거된다. 따라서, 노말 프로그램 동작 이후 상위 프로그램 상태로 프로그램 된 메모리 셀들의 문턱 전압 열화 현상이 보다 완화된다. 결과적으로, 반도체 메모리 장치(100)의 리드 성능이 향상된다.
도 18은 도 13의 단계(S130)의 다른 실시 예를 보다 자세히 나타내는 순서도이다. 도 18을 참조하면, 단계(S130)는 선택 워드 라인과 인접하여 위치하는 제1 비선택 워드 라인들에 제1 프로그램 패스 전압을 인가하는 단계(S132) 및 비선택 워드 라인들 중 상기 제1 비선택 워드 라인을 제외한 제2 비선택 워드 라인들에 제2 프로그램 패스 전압을 인가하는 단계(S134)를 포함할 수 있다.
도 17을 통하여 설명한 바와 같이, 단계(S132)에서는 선택 워드 라인(WL3)과 인접하여 위치하는 제1 비선택 워드 라인들(WL2, WL4)에 제1 프로그램 패스 전압(Vpass1)을 인가한다. 또한, 단계(S134)에서는 나머지 비선택 워드 라인들인 제2 비선택 워드 라인들(WL1, WL5~WLn)에 제2 프로그램 패스 전압(Vpass2)을 인가한다. 일 실시 예에서, 제1 프로그램 패스 전압(Vpass1)의 전압 레벨은 제2 프로그램 패스 전압(Vpass2)의 전압 레벨보다 상대적으로 클 수 있다.
도 17에서, 단계(S132)가 수행된 이후에 단계(S134)가 수행되는 것으로 도시되어 있으나, 본 발명에 따른 반도체 메모리 장치의 동작 방법은 이에 한정되지 않는다. 다른 실시 예에서, 단계(S134)가 수행된 이후에 단계(132)가 수행될 수도 있다. 또 다른 실시 예에서, 단계(S132) 및 단계(S134)의 적어도 일부가 동시에 수행될 수도 있다.
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행하도록 구성되는 주변 회로;
    상기 주변 회로의 동작을 제어하도록 구성되는 제어 로직을 포함하는, 반도체 메모리 장치로서, 상기 제어 로직은:
    상기 선택된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 제1 메모리 셀들에 대한 프리 프로그램 동작을 수행하고, 상기 프리-프로그램 동작 이후에 상기 선택된 메모리 셀들에 대한 노말 프로그램 동작을 수행하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 프리-프로그램 동작 동안, 상기 제어 로직은:
    상기 제1 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하고,
    상기 선택된 메모리 셀들 중 상기 제1 메모리 셀들을 제외한 제2 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하며,
    상기 선택된 메모리 셀들과 연결된 선택 워드 라인에 프리-프로그램 펄스를 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 프로그램 허용 전압은 상기 프로그램 금지 전압보다 낮은 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 제어 로직은,
    상기 선택 워드 라인에 상기 프리-프로그램 펄스가 인가되는 동안 비선택 워드 라인에 프로그램 패스 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 제어 로직은,
    상기 선택 워드 라인에 상기 프리-프로그램 펄스가 인가되는 동안, 상기 선택 워드 라인에 인접하여 위치하는 제1 비선택 워드 라인에 제1 프로그램 패스 전압을 인가하고, 상기 제1 비선택 워드 라인을 제외한 제2 비선택 워드 라인에 제2 프로그램 패스 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 프로그램 패스 전압의 전압 레벨은 상기 제2 프로그램 패스 전압의 전압 레벨보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태 및 제1 내지 제3 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제3 프로그램 상태인 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태, 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제2 및 제3 프로그램 상태를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제7 프로그램 상태인 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제6 및 제7 프로그램 상태를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 셀들 중 선택된 물리 페이지에 포함된 메모리 셀들의 적어도 일부에 대한 프리-프로그램 동작을 수행하는 단계; 및
    상기 선택된 물리 페이지에 포함된 메모리 셀들에 대한 노말 프로그램 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 프리-프로그램 동작을 수행하는 단계에서는,
    상기 선택된 물리 페이지에 포함된 메모리 셀들 중 상위 프로그램 상태로 프로그램 될 메모리 셀들을 프리-프로그램하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 프리-프로그램 동작을 수행하는 단계는:
    상기 선택된 물리 페이지에 포함된 메모리 셀들과 연결된 비트 라인 전압을 각각 설정하는 단계;
    상기 선택된 물리 페이지에 연결되지 않는 비선택 워드 라인들에 인가되는 프로그램 패스 전압을 설정하는 단계; 및
    상기 선택된 물리 페이지에 연결된 선택 워드 라인에 프리-프로그램 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 선택된 물리 페이지에 포함된 메모리 셀들과 연결된 비트 라인 전압을 각각 설정하는 단계는:
    상기 선택된 물리 페이지에 포함된 메모리 셀들 중 상기 상위 프로그램 상태로 프로그램 될 제1 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계; 및
    상기 선택된 물리 페이지에 포함된 메모리 셀들 중 제1 메모리 셀을 제외한 제2 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제13 항에 있어서, 상기 선택된 물리 페이지에 연결되지 않는 비선택 워드 라인들에 인가되는 프로그램 패스 전압을 설정하는 단계는:
    상기 비선택 워드 라인들 중 상기 선택 워드 라인에 인접하여 위치하는 제1 비선택 워드 라인들에 제1 프로그램 패스 전압을 인가하는 단계; 및
    상기 비선택 워드 라인들 중 상기 제1 비선택 워드 라인들을 제외한 제2 비선택 워드 라인들에 제2 프로그램 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 제1 프로그램 패스 전압의 전압 레벨은 상기 제2 프로그램 패스 전압의 전압 레벨보다 큰 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제12 항에 있어서, 상기 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태 및 제1 내지 제3 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램 되며,
    상기 상위 프로그램 상태는 상기 제3 프로그램 상태인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제12 항에 있어서, 상기 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태, 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제2 및 제3 프로그램 상태를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제12 항에 있어서, 상기 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제7 프로그램 상태인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 제12 항에 있어서, 상기 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플 레벨 셀이고, 상기 선택된 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램되며,
    상기 상위 프로그램 상태는 상기 제6 및 제7 프로그램 상태를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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