KR20230000596A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20230000596A
KR20230000596A KR1020210082891A KR20210082891A KR20230000596A KR 20230000596 A KR20230000596 A KR 20230000596A KR 1020210082891 A KR1020210082891 A KR 1020210082891A KR 20210082891 A KR20210082891 A KR 20210082891A KR 20230000596 A KR20230000596 A KR 20230000596A
Authority
KR
South Korea
Prior art keywords
program
voltage
memory cells
state
cells
Prior art date
Application number
KR1020210082891A
Other languages
English (en)
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210082891A priority Critical patent/KR20230000596A/ko
Priority to US17/535,220 priority patent/US12040022B2/en
Priority to CN202210010760.5A priority patent/CN115527595A/zh
Publication of KR20230000596A publication Critical patent/KR20230000596A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치의 동작 방법은 복수의 메모리 셀들 중 선택된 메모리 셀들을 프로그램하기 위한 복수의 프로그램 루프를 포함한다. 상기 복수의 프로그램 루프 각각은 프로그램 단계 및 검증 단계를 포함한다. 상기 프로그램 단계는 상기 선택된 메모리 셀들을 포함하는, 선택된 메모리 블록과 연결된 선택 라인의 상태를 설정하는 단계, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계, 상기 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가하는 단계를 포함한다. 상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계에서는, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 선택 라인에 전압을 인가한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시예는 프로그램 시 메모리 셀들의 문턱 전압 분포 폭을 좁히면서 디스터브 또한 방지할 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 복수의 메모리 셀들 중 선택된 메모리 셀들을 프로그램하기 위한 복수의 프로그램 루프를 포함한다. 상기 복수의 프로그램 루프 각각은 프로그램 단계 및 검증 단계를 포함한다. 상기 프로그램 단계는 상기 선택된 메모리 셀들을 포함하는, 선택된 메모리 블록과 연결된 선택 라인의 상태를 설정하는 단계, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계, 상기 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가하는 단계를 포함한다. 상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계에서는, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 선택 라인에 전압을 인가한다.
일 실시 예에서, 상기 복수의 메모리 셀들 각각은 N 비트의 데이터를 저장할 수 있다. 상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계는 직전 프로그램 루프의 검증 단계에서 프로그램 완료된 프로그램 상태를 확인하는 단계 및 상기 확인 결과, 제1 내지 제(2N-1) 프로그램 상태 중, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 상기 선택 라인에 제1 전압을 인가하는 단계를 포함할 수 있다. 여기에서, N은 1보다 큰 자연수이고, i는 0보다 크고 (2N-1)보다 작은 자연수일 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계는, 상기 확인 결과, 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 상기 선택 라인에 상기 제1 전압과 상이한 제2 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 선택 라인은 드레인 선택 라인일 수 있다.
일 실시 예에서, 상기 선택 라인은 소스 선택 라인일 수 있다.
일 실시 예에서, 상기 제2 전압은 상기 제1 전압보다 작을 수 있다.
일 실시 예에서, 상기 제2 전압은 상기 제1 전압보다 클 수 있다.
일 실시 예에서, 상기 N은 2이고, 상기 i는 2일 수 있다.
일 실시 예에서, 상기 N은 3이고, 상기 i는 6일 수 있다.
일 실시 예에서, 상기 검증 단계는 상기 선택된 메모리 셀들과 연결된 워드 라인에 프리 검증 전압을 인가하는 단계 및 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 프리 검증 전압보다 큰 메인 검증 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 검증 단계는 상기 메인 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 검증 단계는 상기 프리 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 프로그램 허용 셀로 결정하는 단계 및 상기 프리 검증 전압보다 높고 상기 메인 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 상기 제2 프로그램 허용 셀로 결정하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계는 상기 제1 프로그램 허용 셀과 연결된 비트 라인에 제1 프로그램 허용 전압을 인가하는 단계 및 상기 제2 프로그램 허용 셀과 연결된 비트 라인에 상기 제1 프로그램 허용 전압보다 큰 제2 프로그램 허용 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들과 연결된 비트 라인의 상태를 설정하는 단계는 상기 프로그램 금지 셀과 연결된 비트 라인에 상기 제2 프로그램 허용 전압보다 큰 프로그램 금지 전압을 인가하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 메모리 셀 당 N 비트의 데이터를 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 블록에 포함된 복수의 메모리 셀들 중, 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 프로그램 동작을 제어한다. 상기 프로그램 동작은 복수의 프로그램 루프를 포함하고, 상기 복수의 프로그램 루프 각각은 프로그램 단계 및 검증 단계를 포함한다. 상기 프로그램 단계에서 상기 제어 로직은 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 메모리 블록과 연결된 선택 라인의 상태를 설정하고, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하며, 상기 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가하도록, 상기 주변 회로를 제어한다. 여기에서, N은 1보다 큰 자연수이다.
일 실시 예에서, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 메모리 블록과 연결된 선택 라인의 상태를 설정하는 과정에서, 상기 제어 로직은, 직전 프로그램 루프의 검증 단계에서 프로그램 완료된 프로그램 상태를 확인하고, 상기 확인 결과, 제1 내지 제(2N-1) 프로그램 상태 중, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 상기 선택 라인에 제1 전압을 인가하도록 상기 주변 회로를 제어할 수 있다. 여기에서, i는 0보다 크고 (2N-1)보다 작은 자연수일 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 메모리 블록과 연결된 선택 라인의 상태를 설정하는 과정에서, 상기 제어 로직은, 상기 확인 결과, 제1 내지 제(2N-1) 프로그램 상태 중, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 상기 선택 라인에 상기 제1 전압과 상이한 제2 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 선택 라인은 드레인 선택 라인이고, 상기 제2 전압은 상기 제1 전압보다 작을 수 있다.
일 실시 예에서, 상기 검증 단계에서 상기 제어 로직은 상기 선택된 메모리 셀들과 연결된 워드 라인에 프리 검증 전압을 인가하고, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 프리 검증 전압보다 큰 메인 검증 전압을 인가하도록 상기 주변 회로를 제어할 수 있다. 상기 제어 로직은 상기 메인 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정하고, 상기 프리 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 프로그램 허용 셀로 결정하며, 상기 프리 검증 전압보다 높고 상기 메인 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 상기 제2 프로그램 허용 셀로 결정할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 과정에서, 상기 제어 로직은, 상기 제1 프로그램 허용 셀과 연결된 비트 라인에 제1 프로그램 허용 전압을 인가하고, 상기 제2 프로그램 허용 셀과 연결된 비트 라인에 상기 제1 프로그램 허용 전압보다 큰 제2 프로그램 허용 전압을 인가하며, 상기 프로그램 금지 셀과 연결된 비트 라인에 상기 제2 프로그램 허용 전압보다 큰 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
본 기술은 프로그램 시 메모리 셀들의 문턱 전압 분포 폭을 좁히면서 디스터브 또한 방지할 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 프로그램 동작에 포함되는 복수의 프로그램 루프와, 각 프로그램 루프에 포함되는 프로그램 단계 및 검증 단계를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 9는 도 8의 단계(S110)의 일 실시 예를 나타내는 순서도이다.
도 10은 싱글-레벨 셀(single-level cell; SLC)의 프로그램 동작 후 문턱 전압 분포를 나타내는 그래프이다.
도 11은 도 9의 단계(S210)의 일 실시 예를 나타내는 순서도이다.
도 12는 도 9의 단계(S250)의 일 실시 예를 나타내는 순서도이다.
도 13은 프로그램 허용 셀과 프로그램 금지 셀의 문턱 전압을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따라, 프리 검증 전압(Vvf_p) 및 메인 검증 전압(Vvf_m)을 사용하는 검증 동작을 설명하기 위한 그래프이다.
도 15는 도 9의 단계(S250)의 다른 실시 예를 나타내는 순서도이다.
도 16은 도 9의 단계(S210)의 다른 실시 예를 나타내는 순서도이다.
도 17은 제1 프로그램 허용 셀, 제2 프로그램 허용 셀 및 프로그램 금지 셀의 문턱 전압을 설명하기 위한 도면이다.
도 18은 멀티-레벨 셀(multi-level cell; MLC)의 프로그램 동작 후 문턱 전압 분포를 나타내는 그래프이다.
도 19는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 20은 도 9의 단계(S200)의 일 실시 예를 나타내는 순서도이다.
도 21a는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 21b는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 22는 도 21a 내지 도 21b를 통해 설명한 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 다른 측면에서 설명하기 위한 그래프이다.
도 23a는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 23b는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 24는 도 23a 내지 도 23b를 통해 설명한 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 다른 측면에서 설명하기 위한 그래프이다.
도 25는 도 9의 단계(S200)의 다른 실시 예를 나타내는 순서도이다.
도 26은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 27은 도 26의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 28은 도 27을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터는 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BLKc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 프로그램 동작에 포함되는 복수의 프로그램 루프와, 각 프로그램 루프에 포함되는 프로그램 단계 및 검증 단계를 설명하기 위한 도면이다.
도 7을 참조하면, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 도 7에 도시된 바와 같이, 프로그램 동작은 제1 프로그램 루프(1st PGM Loop)를 수행함으로써 시작될 수 있다. 제1 프로그램 루프(1st PGM Loop)를 수행하였음에도 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우, 제2 프로그램 루프(2nd PGM Loop)가 수행될 수 있다. 제2 프로그램 루프(2nd PGM Loop)를 수행하였음에도 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우, 제3 프로그램 루프(3rd PGM Loop)가 수행될 수 있다. 이와 같은 방식으로, 프로그램 동작이 완료될 때까지 프로그램 루프들이 반복 수행될 수 있다.
한편, 미리 결정된 최대 프로그램 루프 수까지 프로그램 루프를 반복하였음에도 프로그램 동작이 완료되지 않은 경우, 프로그램 동작이 실패한 것으로 결정할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 셀들이 프로그램 된다. 도 8을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들 중, 타겟 문턱 전압 상태로 프로그램 될 메모리 셀들에 대한 프로그램 루프를 수행하는 단계(S110) 및 선택된 메모리 셀들에 대한 프로그램이 완료되었는지 여부를 판단하는 단계(S130)를 포함한다. 단계(S110)는 선택된 메모리 셀들 중 프로그램 허용 셀 및 프로그램 금지 셀과 연결된 비트 라인의 전압을 각각 조정하고, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하여, 프로그램 허용 셀의 문턱 전압을 상승시키는 동작을 포함한다. 또한, 단계(S110)는 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가한 후에, 선택된 메모리 셀들과 연결된 워드 라인에 검증 전압을 인가하여 각 메모리 셀들의 문턱 전압이 검증 전압보다 큰지 여부를 판단하는 동작을 더욱 포함한다. 단계(S110)의 예시적인 실시 예들에 대해서는 도 9를 참조하여 보다 자세하게 설명하기로 한다.
한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들에 대한 프로그램이 완료된 경우(S130: 예), 선택된 메모리 셀들에 대한 프로그램 동작이 성공한 것으로 결정하는 단계(S140)를 더 포함한다.
또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우(S130: 아니오), 현재까지 수행된 프로그램 루프 수가 최대 루프 수보다 작은지 여부를 판단하는 단계(S150)를 더 포함한다. 선택된 메모리 셀들에 대한 프로그램 동작 동안 단계(S110)의 프로그램 루프는 복수 회 수행될 수 있다. 다만, 선택된 메모리 셀들에 대한 프로그램 루프가 무한정 반복되는 것을 방지하기 위해, 최대 루프 수를 설정할 수 있다. 프로그램 루프가 수행될 때마다, 수행된 프로그램 루프 수는 1씩 증가하게 된다. 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우(S130: 아니오), 수행된 프로그램 루프 수가 최대 루프 수보다 작다면(S150: 예), 단계(S110)로 돌아가 다시 한 번 프로그램 루프가 수행된다.
한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 현재까지 수행된 프로그램 루프 수가 최대 루프 수보다 작지 않은 경우(S150: 아니오), 선택된 메모리 셀들에 대한 프로그램 동작이 실패한 것으로 결정하는 단계(S170)를 더 포함한다. 즉, 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우(S130: 아니오), 수행된 프로그램 루프 수가 최대 루프 수보다 크거나 같다면(S150: 아니오), 더 이상 프로그램 루프를 수행하지 않고, 선택된 메모리 셀들에 대한 프로그램 동작이 실패한 것으로 결정한다(S170).
이와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 선택된 메모리 셀들에 대한 프로그램이 완료될 때까지 프로그램 루프가 반복 수행된다. 다만, 현재까지 수행된 프로그램 루프 수가 최대 루프 수에 도달하였음에도 프로그램이 완료되지 않는 경우에는, 선택된 메모리 셀들에 대한 프로그램 동작이 실패한 것으로 결정된다.
도 9는 도 8의 단계(S110)의 일 실시 예를 나타내는 순서도이다. 도 10은 싱글-레벨 셀(single-level cell; SLC)의 프로그램 동작 후 문턱 전압 분포를 나타내는 그래프이다. 도 11은 도 9의 단계(S210)의 일 실시 예를 나타내는 순서도이다. 이하에서는 도 9 내지 도 11을 함께 참조하여, 선택된 메모리 셀들과 연결된 비트 라인 상태를 설정하는 단계에 대해 설명하기로 한다.
도 9를 참조하면, 선택된 메모리 셀들 중, 타겟 문턱 전압 상태로 프로그램 될 메모리 셀들에 대한 프로그램 루프를 수행하는 단계(S110)는, 선택된 메모리 블록에 포함된 선택 트랜지스터와 연결된 선택 라인 상태를 설정하는 단계(S200), 선택된 메모리 셀들과 연결된 비트 라인 상태를 설정하는 단계(S210), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S230) 및 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S250)를 포함한다.
본 명세서에서 선택 라인은, 도 4 내지 도 6을 통해 설명한 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL) 중 적어도 하나를 의미할 수 있다. 즉, 단계(S200)에서는, 프로그램 대상 메모리 셀들이 포함된 선택된 메모리 블록과 연결된 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL) 중 적어도 하나의 상태를 설정할 수 있다. 보다 구체적으로, 단계(S200)에서는, 선택된 메모리 블록과 연결된 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL) 중 적어도 하나에 특정 전압을 인가할 수 있다.
선택된 메모리 셀들 중, 현재 프로그램 루프에서 문턱 전압을 상승 시킬 메모리 셀은 프로그램 허용 셀이고, 문턱 전압을 유지시킬 메모리 셀을 프로그램 금지 셀이다. 프로그램 허용 셀과 프로그램 금지 셀은 모두 동일한 워드 라인에 인가된다. 워드 라인에 프로그램 전압이 인가될 때 프로그램 허용 셀의 문턱 전압은 상승시키고, 프로그램 금지 셀의 문턱 전압은 유지 시키기 위해 비트 라인의 전압을 조절한다. 단계(S210)에서는 프로그램 허용 셀과 연결된 비트 라인의 전압과 프로그램 금지 셀과 연결된 비트 라인의 전압을 조절한다. 도 11에 도시된 바와 같이, 단계(S210)는 프로그램 허용 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S211) 및 프로그램 금지 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S213)를 포함한다. 일 실시 예에서, 프로그램 금지 전압은 프로그램 허용 전압보다 클 수 있다. 예시적으로, 프로그램 허용 전압은 접지 전압일 수 있다. 한편, 도 11에서는 단계(S211)의 수행 이후에 단계(S213)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 실시 예에 따라 단계(S213)의 수행 이후에 단계(S211)가 수행될 수도 있고, 단계(S211) 및 단계(S213)가 동시에 수행될 수도 있다.
도 10을 참조하면, 싱글-레벨 셀(single-level cell; SLC)의 프로그램 동작 후 문턱 전압 분포는 소거 상태(E) 및 프로그램 상태(PVa)로 구분될 수 있다. 리드 동작 시, 리드 전압(Ra)에 의해 메모리 셀들이 소거 상태(E)인지, 프로그램 상태(PVa)인지를 판단하게 된다. 한편, 프로그램 상태(PVa)로 프로그램 되는 메모리 셀들의 문턱 전압은 검증 전압(Vvfa)보다 크다.
프로그램 동작의 초기에, 선택된 메모리 셀들은 모두 소거 상태(E)의 문턱 전압을 가질 수 있다. 선택된 메모리 셀들 중, 소거 상태(E)를 유지하여야 하는 메모리 셀들은 프로그램 동작 초기에서부터 프로그램 금지 셀이 된다. 한편, 선택된 메모리 셀들 중 프로그램 상태(PVa)로 프로그램 될 메모리 셀들은 프로그램 동작 초기에는 모두 프로그램 허용 셀이 된다.
프로그램 허용 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가(S211)하고, 프로그램 금지 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가(S213)한 상태에서, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가(S230)하면, 프로그램 허용 셀들의 문턱 전압이 상승하고, 프로그램 금지 셀들의 문턱 전압은 유지된다. 이후 선택된 메모리 셀들에 대한 검증 동작을 수행(S250)하여, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들의 문턱 전압이 검증 전압(Vvfa)보다 큰지 여부를 각각 판단한다.
전술한 바와 같이, 프로그램 동작 초기에 프로그램 상태(PVa)로 프로그램 될 메모리 셀들의 문턱 전압은 모두 검증 전압(Vvfa)보다 작을 것이다. 따라서, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들은 프로그램 동작 초기에는 모두 프로그램 허용 셀이 된다. 프로그램 루프가 반복 수행됨에 따라, 프로그램 허용 셀의 문턱 전압이 상승한다. 이에 따라, 일부 프로그램 허용 셀의 문턱 전압이 검증 전압(Vvfa)보다 커지게 된다. 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S250)에서는, 검증 전압(Vvfa)보다 큰 문턱 전압을 갖게 된 프로그램 허용 셀들의 상태를 프로그램 금지 셀로 변경한다. 따라서 이후 프로그램 루프에서 해당 메모리 셀들의 문턱 전압은 더 이상 상승하지 않게 된다.
한편, 본 발명의 일 실시 예에 의하면, 프로그램 동작은 ISPP(Incremental Step Pulse Programming) 방식을 이용하여 수행될 수 있다. ISPP 방식은, 프로그램 전압을 점차 증가시키면서 메모리 셀들을 프로그램하는 방식이다. 프로그램 루프의 수행 횟수가 반복될때마다, 단계(S230)에서 선택된 메모리 셀들과 연결된 워드 라인에 인가되는 프로그램 전압은 점차 증가할 수 있다.
도 12는 도 9의 단계(S250)의 일 실시 예를 나타내는 순서도이다.
도 12를 참조하면, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S250)는, 선택된 메모리 셀들과 연결된 워드 라인에 검증 전압(Vvfa)을 인가하는 단계(S251), 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 검증 전압(Vvfa)보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정하는 단계(S253) 및 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 검증 전압(Vvfa)보다 낮은 문턱 전압을 갖는 메모리 셀들을 프로그램 허용 셀로 결정하는 단계(S255)를 포함한다.
즉, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가(S230)된 이후에, 프로그램 허용 셀들의 문턱 전압이 검증 전압(Vvfa)보다 높아졌는지를 판단한다. 이를 위해, 선택된 워드 라인에 검증 전압(Vvfa)을 인가(S251)하여, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압이 검증 전압(Vvfa)보다 큰지 여부를 판단한다.
단계(S253)에서, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 검증 전압(Vvfa)보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정한다. 도 10에 도시된 바와 같이, 검증 전압(Vvfa)보다 높은 문턱 전압을 갖는 메모리 셀들은 프로그램 상태(PVa)에 속하도록 충분히 프로그램 된 메모리 셀이다. 따라서, 검증 전압(Vvfa)보다 높은 문턱 전압을 갖는 메모리 셀을 프로그램 금지 셀로 결정하여, 후속 프로그램 루프에서 문턱 전압이 상승하지 않도록 한다.
단계(S255)에서, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 검증 전압(Vvfa)보다 낮은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정한다. 도 10에 도시된 바와 같이, 검증 전압(Vvfa)보다 낮은 문턱 전압을 갖는 메모리 셀들은 아직 프로그램 상태(PVa)에 속하지 않는 메모리 셀로서, 추가적인 프로그램이 필요한 메모리 셀이다. 따라서, 검증 전압(Vvfa)보다 낮은 문턱 전압을 갖는 메모리 셀을 프로그램 허용 셀로 결정하여, 후속 프로그램 루프에서 문턱 전압을 상승시키도록 한다.
도 13은 프로그램 허용 셀과 프로그램 금지 셀의 문턱 전압을 설명하기 위한 도면이다.
도 13을 참조하면, 위치(A)의 메모리 셀의 문턱 전압은 검증 전압(Vvfa)보다 낮다. 따라서, 위치(A)의 메모리 셀은 프로그램 허용 셀이다. 프로그램 허용 셀은 다음 프로그램 루프에서 문턱 전압이 상승하여 위치(B)로 이동할 수 있다. 위치(B)의 메모리 셀의 문턱 전압은 검증 전압(Vvfa)보다 높다. 따라서, 위치(B)로 이동한 메모리 셀은 프로그램 금지 셀로 결정되고, 다음 프로그램 루프에서 문턱 전압이 상승하지 않게 된다.
도 10 내지 도 13을 통해 설명한 실시 예에 의하면, 검증 전압(Vvfa)보다 아주 약간 낮은 문턱 전압을 갖는 메모리 셀의 경우에도 다른 프로그램 허용 셀들과 유사한 폭으로 문턱 전압이 이동한다. 이는 프로그램 동작 이후 프로그램 상태(PVa)에 속하는 메모리 셀들의 문턱 전압이 넓게 분포하는 원인이 된다. 본 발명의 다른 실시 예에 의하면, 하나의 검증 전압이 아닌, 프리 검증 전압 및 메인 검증 전압을 이용하여, 메인 검증 전압 근처의 문턱 전압을 갖는 프로그램 허용 셀의 문턱 전압 이동 폭을 줄일 수 있다. 이를 통해 프로그램 동작 이후 프로그램 상태(PVa)에 속하는 메모리 셀들의 문턱 전압의 분포 폭을 좁힐 수 있다.
도 14는 본 발명의 일 실시 예에 따라, 프리 검증 전압(Vvf_p) 및 메인 검증 전압(Vvf_m)을 사용하는 검증 동작을 설명하기 위한 그래프이다. 본 발명의 일 실시 예에 의하면, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들의 문턱 전압 상태를 판단하기 위해 프리 검증 전압(Vvf_p) 및 메인 검증 전압(Vvf_m)을 사용할 수 있다. 도 14의 메인 검증 전압(Vvf_m)은 도 10의 검증 전압(Vvfa)과 실질적으로 동일할 수 있다. 본 발명의 일 실시 예에 의하면, 메인 검증 전압(Vvf_m) 이외에 프리 검증 전압(Vvf_p)을 추가적으로 사용함으로써, 프로그램 동작 이후 메모리 셀들의 문턱 전압 분포를 좁힐 수 있다.
도 15는 도 9의 단계(S250)의 다른 실시 예를 나타내는 순서도이다.
도 15를 참조하면, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S250)는, 선택된 메모리 셀들과 연결된 워드 라인에 프리 검증 전압(Vvf_p)을 인가하는 단계(S311), 선택된 메모리 셀들과 연결된 워드 라인에 메인 검증 전압(Vvf_m)을 인가하는 단계(S313), 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 메인 검증 전압(Vvf_m)보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정하는 단계(S315), 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 프리 검증 전압(Vvf_p)보다 낮은 문턱 전압을 갖는 메모리 셀들을 프로그램 제1 프로그램 허용 셀로 결정하는 단계(S317), 및 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 메인 검증 전압(Vvf_m)보다 낮고 프리 검증 전압(Vvf_p)보다 높은 문턱 전압을 갖는 메모리 셀들을 제2 프로그램 허용 셀로 결정하는 단계(S319)를 포함한다.
즉, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가(S230)된 이후에, 프로그램 허용 셀들의 문턱 전압이 프리 검증 전압(Vvf_p)보다 낮은지, 또는 프로그램 허용 셀들의 문턱 전압이 프리 검증 전압(Vvf_p)과 메인 검증 전압(Vvf_m) 사이에 있는지, 또는 프로그램 허용 셀들의 문턱 전압이 메인 검증 전압(Vvf_m)보다 높은지를 판단한다. 이를 위해, 선택된 워드 라인에 프리 검증 전압(Vvf_p)을 인가(S311)하여, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압이 프리 검증 전압(Vvf_p)보다 큰지 여부를 판단한다. 또한, 선택된 워드 라인에 메인 검증 전압(Vvf_m)을 인가(S313)하여, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압이 메인 검증 전압(Vvf_m)보다 큰지 여부를 판단한다.
단계(S315)에서, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 메인 검증 전압(Vvf_m)보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정한다. 도 14에 도시된 바와 같이, 메인 검증 전압(Vvf_m)보다 높은 문턱 전압을 갖는 메모리 셀들은 프로그램 상태(PVa)에 속하도록 충분히 프로그램 된 메모리 셀이다. 따라서, 메인 검증 전압(Vvf_m)보다 높은 문턱 전압을 갖는 메모리 셀을 프로그램 금지 셀로 결정하여, 후속 프로그램 루프에서 문턱 전압이 상승하지 않도록 한다.
단계(S317)에서, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 프리 검증 전압(Vvf_p)보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 프로그램 허용 셀로 결정한다. 도 14에 도시된 바와 같이, 프리 검증 전압(Vvf_p)보다 낮은 문턱 전압을 갖는 메모리 셀들은 아직 프로그램 상태(PVa)에 속하지 않는 메모리 셀로서, 추가적인 프로그램이 필요한 메모리 셀이다. 따라서, 프리 검증 전압(Vvf_p)보다 낮은 문턱 전압을 갖는 메모리 셀을 제1 프로그램 허용 셀로 결정하여, 후속 프로그램 루프에서 문턱 전압을 상승시키도록 한다.
한편, 단계(S319)에서, 프로그램 상태(PVa)로 프로그램 될 메모리 셀들 중, 메인 검증 전압(Vvf_m)보다 낮고 프리 검증 전압(Vvf_p)보다 높은 문턱 전압을 갖는 메모리 셀들을 제2 프로그램 허용 셀로 결정한다. 도 14에 도시된 바와 같이, 메인 검증 전압(Vvf_m)보다 낮고 프리 검증 전압(Vvf_p)보다 높은 문턱 전압을 갖는 메모리 셀들 또한 아직 프로그램 상태(PVa)에 속하지 않는 메모리 셀로서, 추가적인 프로그램이 필요한 메모리 셀이다. 따라서, 메인 검증 전압(Vvf_m)보다 낮고 프리 검증 전압(Vvf_p)보다 높은 문턱 전압을 갖는 메모리 셀을 제2 프로그램 허용 셀로 결정하여, 후속 프로그램 루프에서 문턱 전압을 상승시키도록 한다.
도 14를 함께 참조하면, 제1 프로그램 허용 셀은 프리 검증 전압(Vvf_p)보다 낮은 문턱 전압을 갖는 메모리 셀이고, 제2 프로그램 허용 셀은 프리 검증 전압(Vvf_p)과 메인 검증 전압(Vvf_m) 사이의 문턱 전압을 갖는 메모리 셀이다. 즉, 제2 프로그램 허용 셀은 제1 프로그램 허용 셀보다 메인 검증 전압(Vvf_m)에 근접한 문턱 전압을 갖는 메모리 셀이다. 따라서, 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 후속 프로그램 루프에서 제2 프로그램 허용 셀의 문턱 전압 이동 폭을 제1 프로그램 허용 셀의 문턱 전압 이동 폭보다 작도록 제어한다. 이를 위해, 제1 프로그램 허용 셀과 연결된 비트 라인에 인가되는 전압과 제2 프로그램 허용 셀과 연결된 비트 라인에 인가되는 전압을 상이하게 적용한다. 이하에서는 도 16을 참조하여 설명하기로 한다.
도 16은 도 9의 단계(S210)의 다른 실시 예를 나타내는 순서도이다. 도 17은 제1 프로그램 허용 셀, 제2 프로그램 허용 셀 및 프로그램 금지 셀의 문턱 전압을 설명하기 위한 도면이다. 이하에서는 도 16 및 도 17을 함께 참조하여, 선택된 메모리 셀들과 연결된 비트 라인 상태를 설정하는 단계에 대해 설명하기로 한다.
도 16을 참조하면, 단계(S210)는 제1 프로그램 허용 셀과 연결된 비트 라인에 제1 프로그램 허용 전압을 인가하는 단계(S331), 제2 프로그램 허용 셀과 연결된 비트 라인에 제2 프로그램 허용 전압을 인가하는 단계(S333), 및 프로그램 금지 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S335)를 포함할 수 있다. 일 실시 예에서, 프로그램 금지 전압은 제2 프로그램 허용 전압보다 크고, 제2 프로그램 허용 전압은 제1 프로그램 허용 전압보다 클 수 있다. 예시적으로, 제1 프로그램 허용 전압은 접지 전압일 수 있다.
제1 프로그램 허용 전압과 제2 프로그램 허용 전압이 상이하므로, 선택된 워드 라인에 프로그램 전압을 인가(S230)는 경우 제1 프로그램 허용 셀과 제2 프로그램 허용 셀의 문턱 전압 이동 폭이 상이할 수 있다. 보다 구체적으로, 제1 프로그램 허용 전압보다 제2 프로그램 허용 전압이 크므로, 제1 프로그램 허용 셀의 문턱 전압 이동 폭이 제2 프로그램 허용 셀의 문턱 전압 이동 폭보다 크다.
도 17을 참조하면, 위치(C)의 메모리 셀의 문턱 전압은 프리 검증 전압(Vvf_p)보다 낮다. 따라서, 위치(C)의 메모리 셀은 제1 프로그램 허용 셀이다. 또한, 위치(E)의 메모리 셀의 문턱 전압은 프리 검증 전압(Vvf_p)보다 높고 메인 검증 전압(Vvf_m)보다 낮다. 따라서, 위치(E)의 메모리 셀은 제2 프로그램 허용 셀이다.
전술한 바와 같이, 제1 프로그램 허용 셀과 연결된 비트 라인에 인가되는 제1 프로그램 허용 전압은 제2 프로그램 허용 셀과 연결된 비트 라인에 인가되는 제2 프로그램 허용 전압보다 작다. 따라서, 제1 프로그램 허용 셀의 문턱 전압 이동 폭이 제2 프로그램 허용 셀의 문턱 전압 이동 폭보다 크다. 도 17에 도시된 바와 같이, 위치(C)의 제1 프로그램 허용 셀이 위치(D)로 이동하여 프로그램 금지 셀이 되고, 위치(E)의 제2 프로그램 허용 셀이 위치(F)로 이동하여 프로그램 금지 셀이 된다. 위치(C)의 제1 프로그램 허용 셀의 문턱 전압 이동 폭보다 위치(E)의 제2 프로그램 허용 셀의 문턱 전압 이동 폭이 작으므로, 위치(D) 및 위치(F)의 프로그램 금지 셀들의 문턱 전압 분포 차이가 작아진다. 결과적으로, 프로그램 완료된 메모리 셀들의 문턱 전압 분포 폭이 좁아지게 된다.
도 18은 멀티-레벨 셀(multi-level cell; MLC)의 프로그램 동작 후 문턱 전압 분포를 나타내는 그래프이다.
도 18을 참조하면, 하나의 메모리 셀 당 2 비트가 저장되는 멀티-레벨 셀(MLC)은 프로그램 동작 이후 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 어느 하나에 속하게 된다. 본 발명의 실시 예에 의하면, 제1 프로그램 상태(PV1) 내지 제3 프로그램 상태(PV3)에 각각 대응하는 검증 동작 동안 프리 검증 전압 및 메인 검증 전압을 사용한다.
예를 들어, 본 발명의 실시 예에 의하면, 제1 프로그램 상태(PV1)에 대응하는 검증 동작 동안, 제1 프로그램 상태(PV1)에 대응하는 제1 프리 검증 전압(Vvf_p1) 및 제1 메인 검증 전압(Vvf_m1)이 사용된다. 또한, 제2 프로그램 상태(PV2)에 대응하는 검증 동작 동안, 제2 프로그램 상태(PV2)에 대응하는 제2 프리 검증 전압(Vvf_p2) 및 제2 메인 검증 전압(Vvf_m2)이 사용된다. 마지막으로, 제3 프로그램 상태(PV3)에 대응하는 검증 동작 동안, 제3 프로그램 상태(PV3)에 대응하는 제3 프리 검증 전압(Vvf_p3) 및 제3 메인 검증 전압(Vvf_m3)이 사용된다.
마찬가지로, 트리플-레벨 셀(triple-level cell; TLC)의 프로그램 동작에 있어서도, 각 프로그램 상태마다 프리 검증 전압 및 메인 검증 전압을 이용하여 검증 동작을 수행할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다. 보다 구체적으로, 도 7에 도시된 각 프로그램 루프의 프로그램 단계 및 검증 단계 중에서, 프로그램 단계에 대응하는 타이밍도가 도 19에 도시되어 있다. 도 19를 참조하면, 프로그램 단계에서 선택된 메모리 블록과 연결된 워드 라인(WL), 비트 라인(BL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)의 전압이 도시되어 있다. 이하에서는 도 9 및 도 19를 함께 참조하여 설명하기로 한다.
도 19를 참조하면, 시간(t1)에서 드레인 선택 라인(DSL)에 전압(VDSL)이 인가되고, 소스 선택 라인(SSL)에 전압(VSSL)이 인가된다(S200). 이후, 시간(t2)에 선택된 메모리 블록과 연결된 비트 라인들에 비트 라인 전압이 인가된다(S210). 보다 구체적으로, 비트 라인들 중 이전 검증 단계에서 제1 프로그램 허용 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제1 비트 라인 전압(VBL1)이 인가된다. 한편, 비트 라인들 중 이전 검증 단계에서 제2 프로그램 허용 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제2 비트 라인 전압(VBL2)이 인가된다. 제2 비트 라인 전압(VBL2)은 제1 비트 라인 전압(VBL1)보다 클 수 있다. 또한, 비트 라인들 중 이전 검증 단계에서 프로그램 금지 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제3 비트 라인 전압(VBL3)이 인가된다. 제3 비트 라인 전압(VBL3)은 제2 비트 라인 전압(VBL2)보다 큰 전압으로서, 프로그램 금지 전압일 수 있다.
이후, 시간(t3)에서 선택된 메모리 블록과 연결된 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다. 이후, 시간(t4)에서, 워드 라인들 중 프로그램 대상인 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다. 이 과정을 통해, 선택된 메모리 셀들 중 제1 및 제2 프로그램 허용 셀들의 문턱 전압이 상승할 수 있다. 이 때, 제1 프로그램 허용 셀들의 문턱 전압 상승 폭은 제2 프로그램 허용 셀들의 문턱 전압 상승 폭 보다 클 수 있다.
본 발명의 일 실시 예에 의하면, 프로그램 동작이 시작되어 프로그램 루프가 반복 수행되는 동안 프로그램 단계에서 드레인 선택 라인(DSL)에 인가되는 전압(VDSL) 및 소스 선택 라인(SSL)에 인가되는 전압(SSL)이 일정하게 유지될 수 있다. 프로그램 동작에서 메모리 셀들의 문턱 전압 분포 특성을 향상시키기 위해, 제2 비트 라인 전압(VBL2)을 상향할 필요가 있으며, 드레인 선택 라인(DSL)의 전압(VDSL) 또한 함께 상향하게 된다. 이 경우, 프로그램 금지 스트링에서의 드레인 선택 라인(DSL) 누설 전류로 인해 디스터브가 발생할 수 있다. 따라서, 메모리 셀들의 문턱 전압 분포 특성을 향상시키면서 디스터브를 줄일 수 있는 프로그램 방법이 필요하다.
본 발명의 다른 실시 예에 의하면, 복수의 프로그램 상태들 중 특정 프로그램 상태에 대한 메모리 셀들의 프로그램 검증이 완료되는 경우, 후속 프로그램 루프의 프로그램 단계에서 선택 라인에 인가되는 전압을 하향할 수 있다. 도 18에 도시된 MLC를 예로 들면, 분포가 중요한 프로그램 상태는 소거 상태(E)와 제3 프로그램 상태(PV3) 사이에 있는 제1 및 제2 프로그램 상태(PV1, PV2)이다. 또한, 프로그램 동작 중 디스터브가 가장 크게 발생하는 영역은 상대적으로 높은 프로그램 전압이 인가되는 제3 프로그램 상태(PV3)이다. 제3 프로그램 상태(PV3)로 타겟 셀들을 프로그램하는 경우, 낮은 채널 포텐셜 대비 워드 라인의 전기장이 커져 디스터브가 발생할 가능성이 높아진다. 이에 따라, 제1 및 제2 프로그램 상태(PV1, PV2)에 대한 프로그램 검증이 완료되기 이전의 동작 방식과, 제1 및 제2 프로그램 상태(PV1, PV2)에 대한 프로그램 검증이 완료되기 이후의 동작 방식을 상이하게 적용할 수 있다. 예를 들어, MLC의 프로그램 동작에 있어서, 제2 프로그램 상태(PV2)로 프로그램 될 메모리 셀들의 프로그램이 완료되기 이전에는 상대적으로 큰 전압을 선택 라인에 인가하고, 제2 프로그램 상태(PV2)로 프로그램 될 메모리 셀들의 프로그램이 완료된 이후에는 상대적으로 작은 전압을 선택 라인에 인가할 수 있다.
이를 통해, 제1 및 제2 프로그램 상태(PV1, PV2)로 프로그램 될 메모리 셀들의 프로그램 동작 중에는 상대적으로 높은 선택 라인 전압을 인가하여 제1 및 제2 프로그램 상태(PV1, PV2)의 문턱 전압 분포를 샹상시키고, 제1 및 제2 프로그램 상태(PV1, PV2)로 프로그램 될 메모리 셀들의 프로그램이 완료된 이후에는 상대적으로 낮은 선택 라인 전압을 인가하여 선택 트랜지스터에서의 누설 전류 발생을 완화함으로써 프로그램 디스터브를 줄일 수 있다.
도 20은 도 9의 단계(S200)의 일 실시 예를 나타내는 순서도이다.
도 20을 참조하면, 선택된 메모리 블록에 포함된 선택 트랜지스터와 연결된 선택 라인 상태를 설정하는 단계(S200)는, 직전 프로그램 루프의 검증 단계에서, 프로그램 완료된 프로그램 상태를 확인하는 단계(S201), 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S203: 아니오), 선택 트랜지스터와 연결된 선택 라인에 제1 전압을 인가하는 단계(S205)를 포함할 수 있다. 한편, 선택된 메모리 블록에 포함된 선택 트랜지스터와 연결된 선택 라인 상태를 설정하는 단계(S200)는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S203: 예), 선택 트랜지스터와 연결된 선택 라인에 제1 전압보다 작은 제2 전압을 인가하는 단계(S207)를 포함할 수 있다.
제i 프로그램 상태는 필요에 따라 적절하게 선택될 수 있다. 예를 들어, MLC의 프로그램 동작의 경우, 제i 프로그램 상태는 제2 프로그램 상태(PV2)로 선택될 수 있다. 이 경우, 단계(S201)에서 직전 프로그램 루프의 검증 단계에서 검증 완료된 프로그램 상태들을 확인한다. 확인 결과, 제2 프로그램 상태(PV2)로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S203: 아니오), 선택 트랜지스터와 연결된 선택 라인에 제1 전압을 인가한다(S205). 이에 따라, 프로그램 동작의 초반 프로그램 루프들에서, 선택 트랜지스터와 연결된 선택 라인에는 제1 전압이 인가될 것이다.
반대로, 제2 프로그램 상태(PV2)로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S203: 예), 이는 아직 프로그램 완료되지 않은 메모리 셀들은 제3 프로그램 상태(PV3)로 프로그램 될 메모리 셀임을 의미한다. 따라서, 선택 트랜지스터에서의 누설 전류 발생을 완화하기 위해 선택 트랜지스터와 연결된 선택 라인에, 제1 전압보다 작은 제2 전압을 인가한다(S207).
이상에서는 MLC의 프로그램 동작에서 제i 프로그램 상태가 제2 프로그램 상태인 경우를 예시적으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시 예에서, MLC의 프로그램 동작에서 제i 프로그램 상태는 제1 프로그램 상태일 수도 있다.
또한, TLC 프로그램 동작에 있어서, 제i 프로그램 상태는 제6 프로그램 상태일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, TLC 프로그램 동작에 있어서, 제i 프로그램 상태는 제1 내지 제5 프로그램 상태 중 어느 하나일 수도 있다.
한편, 단계들(S205, S207)의 선택 트랜지스터는 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터 중 어느 하나일 수 있다. 단계들(S205, S207)의 선택 트랜지스터가 드레인 선택 트랜지스터인 경우, 선택 라인은 드레인 선택 라인일 수 있다. 단계들(S205, S207)의 선택 트랜지스터가 소스 선택 트랜지스터인 경우, 선택 라인은 소스 선택 라인일 수 있다.
도 21a는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 21b는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 21a를 참조하면, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않았기 때문에(S203: 아니오), 시간(t5)에서 드레인 선택 라인(DSL)에 제1 전압(VDSL1)이 인가되고(S205), 소스 선택 라인(SSL)에 전압(VSSL)이 인가된다. 이후, 시간(t6)에 선택된 메모리 블록과 연결된 비트 라인들에 비트 라인 전압이 인가된다(S210). 보다 구체적으로, 비트 라인들 중 이전 검증 단계에서 제1 프로그램 허용 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제1 비트 라인 전압(VBL1)이 인가된다. 한편, 비트 라인들 중 이전 검증 단계에서 제2 프로그램 허용 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제2 비트 라인 전압(VBL2)이 인가된다. 제2 비트 라인 전압(VBL2)은 제1 비트 라인 전압(VBL1)보다 클 수 있다. 또한, 비트 라인들 중 이전 검증 단계에서 프로그램 금지 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제3 비트 라인 전압(VBL3)이 인가된다. 제3 비트 라인 전압(VBL3)은 제2 비트 라인 전압(VBL2)보다 큰 전압으로서, 프로그램 금지 전압일 수 있다.
이후, 시간(t7)에서 선택된 메모리 블록과 연결된 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다. 이후, 시간(t8)에서, 워드 라인들 중 프로그램 대상인 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다.
도 21b를 참조하면, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되었기 때문에(S203: 예), 시간(t9)에서 드레인 선택 라인(DSL)에 제2 전압(VDSL2)이 인가되고, 소스 선택 라인(SSL)에 전압(VSSL)이 인가된다. 도 21b의 제2 전압(VDSL2)은 도 21a의 제1 전압(VDSL1)보다 작은 전압이다. 이후, 시간(t10)에 선택된 메모리 블록과 연결된 비트 라인들에 비트 라인 전압이 인가된다. 이후, 시간(t11)에서 선택된 메모리 블록과 연결된 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다. 이후, 시간(t12)에서, 워드 라인들 중 프로그램 대상인 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다.
도 21a 및 도 21b의 실시 예에서, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S203: 아니오)에는 드레인 선택 라인(DSL)에 제1 전압(VDSL1)이 인가되고, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S203: 예)에는 드레인 선택 라인(DSL)에 제1 전압(VDSL1)보다 작은 제2 전압(VDSL2)이 인가되는 실시 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 도 23a 및 도 23b에 도시된 바와 같이 소스 선택 라인의 전압이 조절될 수도 있다.
도 22는 도 21a 내지 도 21b를 통해 설명한 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 다른 측면에서 설명하기 위한 그래프이다. 도 22를 참조하면, 프로그램 루프 수가 반복됨에 따라, 프로그램 단계에서 드레인 선택 라인에 인가되는 DSL 전압의 크기가 도시되어 있다. 프로그램 동작의 초반에, 즉 제i 프로그램 상태(PVi)에 대응하는 메모리 셀들의 프로그램이 완료되기 이전의 제1 내지 제K 프로그램 루프에서는 드레인 선택 라인(DSL)에 제1 전압(VDSL1)이 인가될 수 있다. 도 22에서, 제K 프로그램 루프가 수행됨에 따라 제i 프로그램 상태(PVi)에 대응하는 메모리 셀들의 프로그램이 완료된 것으로 도시되어 있다. 이에 따라, 제(K+1) 프로그램 루프 및 그 이후의 프로그램 루프에서는 드레인 선택 라인(DSL)에 제1 전압(VDSL1)보다 작은 제2 전압(VDSL2)이 인가될 수 있다.
도 23a는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 23b는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 23a를 참조하면, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않았기 때문에(S203: 아니오), 시간(t13)에서 소스 선택 라인(SSL)에 제1 전압(VSSL1)이 인가되고(S205), 드레인 선택 라인(DSL)에 전압(VDSL)이 인가된다. 이후, 시간(t14)에 선택된 메모리 블록과 연결된 비트 라인들에 비트 라인 전압이 인가된다(S210). 보다 구체적으로, 비트 라인들 중 이전 검증 단계에서 제1 프로그램 허용 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제1 비트 라인 전압(VBL1)이 인가된다. 한편, 비트 라인들 중 이전 검증 단계에서 제2 프로그램 허용 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제2 비트 라인 전압(VBL2)이 인가된다. 제2 비트 라인 전압(VBL2)은 제1 비트 라인 전압(VBL1)보다 클 수 있다. 또한, 비트 라인들 중 이전 검증 단계에서 프로그램 금지 셀로 결정된 메모리 셀들과 연결된 비트 라인들에는 제3 비트 라인 전압(VBL3)이 인가된다. 제3 비트 라인 전압(VBL3)은 제2 비트 라인 전압(VBL2)보다 큰 전압으로서, 프로그램 금지 전압일 수 있다.
이후, 시간(t15)에서 선택된 메모리 블록과 연결된 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다. 이후, 시간(t16)에서, 워드 라인들 중 프로그램 대상인 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다.
도 23b를 참조하면, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되었기 때문에(S203: 예), 시간(t17)에서 소스 선택 라인(SSL)에 제2 전압(VSSL2)이 인가되고, 드레인 선택 라인(DSL)에 전압(VDSL)이 인가된다. 도 23b의 제2 전압(VSSL2)은 도 23a의 제1 전압(VSSL1)보다 작은 전압이다. 이후, 시간(t18)에 선택된 메모리 블록과 연결된 비트 라인들에 비트 라인 전압이 인가된다. 이후, 시간(t19)에서 선택된 메모리 블록과 연결된 워드 라인들에 패스 전압(Vpass)이 인가될 수 있다. 이후, 시간(t20)에서, 워드 라인들 중 프로그램 대상인 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다.
도 23a 및 도 23b의 실시 예에서, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S203: 아니오)에는 소스 선택 라인(SSL)에 제1 전압(VSSL1)이 인가되고, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S203: 예)에는 소스 선택 라인(SSL)에 제1 전압(VSSL1)보다 작은 제2 전압(VSSL2)이 인가되는 실시 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 도 21a 및 도 21b에 도시된 바와 같이 드레인 선택 라인의 전압이 조절될 수도 있다.
도 24는 도 23a 내지 도 23b를 통해 설명한 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 다른 측면에서 설명하기 위한 그래프이다. 도 24를 참조하면, 프로그램 루프 수가 반복됨에 따라, 프로그램 단계에서 소스 선택 라인에 인가되는 SSL 전압의 크기가 도시되어 있다. 프로그램 동작의 초반에, 즉 제i 프로그램 상태(PVi)에 대응하는 메모리 셀들의 프로그램이 완료되기 이전의 제1 내지 제K 프로그램 루프에서는 소스 선택 라인(SSL)에 제1 전압(VSSL1)이 인가될 수 있다. 도 24에서, 제K 프로그램 루프가 수행됨에 따라 제i 프로그램 상태(PVi)에 대응하는 메모리 셀들의 프로그램이 완료된 것으로 도시되어 있다. 이에 따라, 제(K+1) 프로그램 루프 및 그 이후의 프로그램 루프에서는 소스 선택 라인(SSL)에 제1 전압(VSSL1)보다 작은 제2 전압(VSSL2)이 인가될 수 있다.
도 25는 도 9의 단계(S200)의 다른 실시 예를 나타내는 순서도이다.
도 25를 참조하면, 선택된 메모리 블록에 포함된 선택 트랜지스터와 연결된 선택 라인 상태를 설정하는 단계(S200)는, 직전 프로그램 루프의 검증 단계에서, 프로그램 완료된 프로그램 상태를 확인하는 단계(S202), 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S204: 아니오), 선택 트랜지스터와 연결된 선택 라인에 제1 전압을 인가하는 단계(S206)를 포함할 수 있다. 한편, 선택된 메모리 블록에 포함된 선택 트랜지스터와 연결된 선택 라인 상태를 설정하는 단계(S200)는 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S204: 예), 선택 트랜지스터와 연결된 선택 라인에 제1 전압보다 작은 제2 전압을 인가하는 단계(S208)를 포함할 수 있다.
도 20에 도시된 실시 예를 참조하면, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S203: 아니오), 선택 트랜지스터와 연결된 선택 라인에 제1 전압을 인가하고(S205), 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S203: 예), 선택 트랜지스터와 연결된 선택 라인에 제1 전압보다 작은 제2 전압을 인가한다(S207).
반면, 도 25에 도시된 실시 예를 참조하면, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우(S204: 아니오), 선택 트랜지스터와 연결된 선택 라인에 제1 전압을 인가하고(S206), 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우(S204: 예), 선택 트랜지스터와 연결된 선택 라인에 제1 전압보다 큰 제2 전압을 인가한다(S208). 즉, 도 25에 도시된 실시 예에 의하면, 프로그램 동작의 초반 프로그램 루프들에서, 선택 트랜지스터와 연결된 선택 라인에는 상대적으로 작은 크기의 제1 전압이 인가되고, 제i 프로그램 상태에 대응하는 메모리 셀들의 프로그램이 완료된 이후에는 상대적으로 큰 크기의 제2 전압이 인가될 것이다.
도 26은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 26을 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 메모리 시스템(1000)을 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit Package(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 27은 도 26의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 27을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 27에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 26을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 28은 도 27을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 28에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 28에서, 도 27을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은, 도 26을 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)으로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 300: 호스트
1000: 메모리 시스템

Claims (20)

  1. 복수의 메모리 셀들 중 선택된 메모리 셀들을 프로그램하기 위한 복수의 프로그램 루프를 포함하는 반도체 메모리 장치의 동작 방법으로서, 상기 복수의 프로그램 루프 각각은 프로그램 단계 및 검증 단계를 포함하고, 상기 프로그램 단계는:
    상기 선택된 메모리 셀들을 포함하는, 선택된 메모리 블록과 연결된 선택 라인의 상태를 설정하는 단계;
    상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계;
    상기 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가하는 단계를 포함하고,
    상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계에서는, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 선택 라인에 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  2. 제1 항에 있어서, 상기 복수의 메모리 셀들 각각은 N 비트의 데이터를 저장하고,
    상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계는:
    직전 프로그램 루프의 검증 단계에서 프로그램 완료된 프로그램 상태를 확인하는 단계; 및
    상기 확인 결과, 제1 내지 제(2N-1) 프로그램 상태 중, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 상기 선택 라인에 제1 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
    (여기에서, N은 1보다 큰 자연수이고, i는 0보다 크고 (2N-1)보다 작은 자연수)
  3. 제2 항에 있어서, 상기 선택된 메모리 블록과 연결된 선택 라인들의 상태를 설정하는 단계는:
    상기 확인 결과, 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 상기 선택 라인에 상기 제1 전압과 상이한 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. 제3 항에 있어서, 상기 선택 라인은 드레인 선택 라인인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. 제3 항에 있어서, 상기 선택 라인은 소스 선택 라인인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  6. 제3 항에 있어서, 상기 제2 전압은 상기 제1 전압보다 작은 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. 제3 항에 있어서, 상기 제2 전압은 상기 제1 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. 제2 항에 있어서, 상기 N은 2이고, 상기 i는 2인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 제2 항에 있어서, 상기 N은 3이고, 상기 i는 6인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제1 항에 있어서, 상기 검증 단계는:
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프리 검증 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 프리 검증 전압보다 큰 메인 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 검증 단계는:
    상기 메인 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 검증 단계는:
    상기 프리 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 프로그램 허용 셀로 결정하는 단계; 및
    상기 프리 검증 전압보다 높고 상기 메인 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 상기 제2 프로그램 허용 셀로 결정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계는:
    상기 제1 프로그램 허용 셀과 연결된 비트 라인에 제1 프로그램 허용 전압을 인가하는 단계; 및
    상기 제2 프로그램 허용 셀과 연결된 비트 라인에 상기 제1 프로그램 허용 전압보다 큰 제2 프로그램 허용 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 선택된 메모리 셀들과 연결된 비트 라인의 상태를 설정하는 단계는:
    상기 프로그램 금지 셀과 연결된 비트 라인에 상기 제2 프로그램 허용 전압보다 큰 프로그램 금지 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 메모리 셀 당 N 비트의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 포함된 복수의 메모리 셀들 중, 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 프로그램 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 프로그램 동작은 복수의 프로그램 루프를 포함하고, 상기 복수의 프로그램 루프 각각은 프로그램 단계 및 검증 단계를 포함하며, 상기 프로그램 단계에서 상기 제어 로직은:
    상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 메모리 블록과 연결된 선택 라인의 상태를 설정하고;
    상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하며;
    상기 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
    (여기에서, N은 1보다 큰 자연수)
  16. 제15 항에 있어서, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 메모리 블록과 연결된 선택 라인의 상태를 설정하는 과정에서, 상기 제어 로직은,
    직전 프로그램 루프의 검증 단계에서 프로그램 완료된 프로그램 상태를 확인하고,
    상기 확인 결과, 제1 내지 제(2N-1) 프로그램 상태 중, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료되지 않은 경우, 상기 선택 라인에 제1 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
    (여기에서, i는 0보다 크고 (2N-1)보다 작은 자연수)
  17. 제16 항에 있어서, 상기 선택된 메모리 셀들의 프로그램 진행 상태에 기초하여 상기 메모리 블록과 연결된 선택 라인의 상태를 설정하는 과정에서, 상기 제어 로직은,
    상기 확인 결과, 제1 내지 제(2N-1) 프로그램 상태 중, 제i 프로그램 상태로 프로그램 될 메모리 셀들의 프로그램이 완료된 경우, 상기 선택 라인에 상기 제1 전압과 상이한 제2 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 선택 라인은 드레인 선택 라인이고, 상기 제2 전압은 상기 제1 전압보다 작은 것을 특징으로 하는, 반도체 메모리 장치.
  19. 제15 항에 있어서, 상기 검증 단계에서 상기 제어 로직은:
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프리 검증 전압을 인가하고, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 프리 검증 전압보다 큰 메인 검증 전압을 인가하도록 상기 주변 회로를 제어하고;
    상기 메인 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 프로그램 금지 셀로 결정하고, 상기 프리 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 프로그램 허용 셀로 결정하며, 상기 프리 검증 전압보다 높고 상기 메인 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 상기 제2 프로그램 허용 셀로 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 과정에서, 상기 제어 로직은:
    상기 제1 프로그램 허용 셀과 연결된 비트 라인에 제1 프로그램 허용 전압을 인가하고, 상기 제2 프로그램 허용 셀과 연결된 비트 라인에 상기 제1 프로그램 허용 전압보다 큰 제2 프로그램 허용 전압을 인가하며, 상기 프로그램 금지 셀과 연결된 비트 라인에 상기 제2 프로그램 허용 전압보다 큰 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
KR1020210082891A 2021-06-25 2021-06-25 반도체 메모리 장치 및 그 동작 방법 KR20230000596A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210082891A KR20230000596A (ko) 2021-06-25 2021-06-25 반도체 메모리 장치 및 그 동작 방법
US17/535,220 US12040022B2 (en) 2021-06-25 2021-11-24 Semiconductor memory device for applying voltage to select line based on number of times program loops are performed and method of operating the same
CN202210010760.5A CN115527595A (zh) 2021-06-25 2022-01-06 半导体存储器设备及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210082891A KR20230000596A (ko) 2021-06-25 2021-06-25 반도체 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20230000596A true KR20230000596A (ko) 2023-01-03

Family

ID=84541192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210082891A KR20230000596A (ko) 2021-06-25 2021-06-25 반도체 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US12040022B2 (ko)
KR (1) KR20230000596A (ko)
CN (1) CN115527595A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072083A (ko) 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 프로그램 방법
JP2016152052A (ja) * 2015-02-18 2016-08-22 株式会社東芝 半導体記憶装置
KR20160129430A (ko) * 2015-04-30 2016-11-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
KR20180016854A (ko) * 2016-08-08 2018-02-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102452994B1 (ko) * 2016-09-06 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10795607B2 (en) * 2017-08-17 2020-10-06 SK Hynix Inc. Memory device, a memory controller, a storage device including the memory device and the memory controller and operating method thereof
KR102685522B1 (ko) 2019-02-11 2024-07-17 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US20220415400A1 (en) 2022-12-29
CN115527595A (zh) 2022-12-27
US12040022B2 (en) 2024-07-16

Similar Documents

Publication Publication Date Title
US11017861B2 (en) Semiconductor memory device and method of operating the same
US10839925B2 (en) Semiconductor memory device and method of operating the same
US10885993B2 (en) Semiconductor memory device and operating method thereof
US10622045B2 (en) Controller and method of operating the same
KR20210106753A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20230025273A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102362858B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US11328766B2 (en) Semiconductor memory device and method of operating the same
KR20230020768A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220145695A (ko) 컨트롤러 및 그 동작 방법
KR20220063609A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20230000596A (ko) 반도체 메모리 장치 및 그 동작 방법
US12073894B2 (en) Semiconductor memory device and operating method of the semiconductor memory device
US11901017B2 (en) Semiconductor memory device and method of operating the same
US11961571B2 (en) Semiconductor memory device detecting program failure, and method of operating the same
US20220215886A1 (en) Semiconductor memory device and operating method thereof
US20220383968A1 (en) Semiconductor memory device and method of operating the semiconductor memory device
KR20220099062A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220142760A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220052157A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20230134893A (ko) 반도체 메모리 장치의 선택 트랜지스터 프로그램 방법
KR20220129377A (ko) 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법
KR20220135022A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20230115003A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220079227A (ko) 반도체 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination