CN115527595A - 半导体存储器设备及其操作方法 - Google Patents

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Abstract

本公开的实施例涉及半导体存储器设备及其操作方法。操作半导体存储器设备的方法包括执行多个编程循环，以对多个存储器单元之中的被选择的存储器单元进行编程。多个编程循环中的每个编程循环包括编程阶段和验证阶段。编程阶段包括：设置与包括被选择的存储器单元的被选择的存储器块连接的选择线的状态，其中设置与被选择的存储器块连接的选择线的状态包括基于被选择的存储器单元的编程进度状态，向选择线施加电压；设置与被选择的存储器块连接的位线的状态；将编程电压施加到字线之中与被选择的存储器块连接的被选择的字线；以及将通过电压施加到未被选择的字线。

Description

半导体存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2021年6月25日提交的韩国专利申请号10-2021-0082891的优先权，该申请通过整体引用并入本文。
技术领域
本公开涉及电子设备，并且更具体地涉及半导体存储器设备以及操作半导体存储器设备的方法。
背景技术
半导体存储器设备可以被形成为其中串被水平布置在半导体衬底上的二维结构，或者可以被形成为其中串被竖直堆叠在半导体衬底上的三维结构。三维半导体存储器设备是被设计为克服二维存储器设备的集成度限制的半导体存储器设备，并且可以包括在半导体衬底上竖直堆叠的多个存储器单元。控制器可以控制半导体存储器设备的操作。
发明内容
本公开的实施例涉及半导体存储器设备以及操作半导体存储器设备的方法，半导体存储器设备能够在编程期间在将存储器单元的阈值电压分布宽度缩窄的同时防止干扰。
根据本公开的一个实施例，多个存储器单元之中的被选择的存储器单元通过操作半导体存储器设备的方法来进行编程。方法包括执行多个编程循环。多个编程循环中的每一个编程循环包括编程阶段和验证阶段。编程阶段包括：设置与包括被选择的存储器单元的被选择的存储器块耦合的选择线的状态，其中设置与被选择的存储器块耦合的选择线的状态包括基于被选择的存储器单元的编程进度状态，向选择线施加电压；设置与被选择的存储器块耦合的位线的状态；将编程电压施加到字线之中与被选择的存储器块耦合的被选择的字线；以及将通过电压施加到字线之中与被选择的存储器块耦合的未被选择的字线。
在一个实施例中，多个存储器单元中的每个存储器单元可以能够存储N位数据。设置与被选择的存储器块耦合的选择线的状态可以包括：检查在紧接在前的编程循环的验证阶段中其编程被完成的编程状态；以及当待被编程为第一编程状态至第(2N-1)编程状态之中的第i编程状态的存储器单元的编程未完成时，将第一电压施加到选择线。此处，N可以是大于1的自然数，并且i可以是大于0且小于(2N-1)的自然数。
在一个实施例中，设置与被选择的存储器块耦合的选择线的状态可以包括：当待被编程为第i编程状态的存储器单元的编程完成时，将第二电压施加到选择线，第二电压不同于第一电压。
在一个实施例中，选择线可以是漏极选择线。
在一个实施例中，选择线可以是源极选择线。
在一个实施例中，第二电压可以小于第一电压。
在一个实施例中，第二电压可以大于第一电压。
在一个实施例中，N可以是2，并且i可以是2。
在一个实施例中，N可以是3，并且i可以是6。
在一个实施例中，验证阶段可以包括：将预验证电压施加到与被选择的存储器单元耦合的字线；以及将主验证电压施加到与被选择的存储器单元耦合的字线，主验证电压大于预验证电压。
在一个实施例中，验证阶段还可以包括：将具有高于主验证电压的阈值电压的存储器单元确定为编程禁止单元。
在一个实施例中，验证阶段还可以包括：将具有低于预验证电压的阈值电压的存储器单元确定为第一编程允许单元；以及将具有高于预验证电压且低于主验证电压的阈值电压的存储器单元确定为第二编程允许单元。
在一个实施例中，设置与被选择的存储器块耦合的位线的状态可以包括：将第一编程允许电压施加到与第一编程允许单元耦合的位线；以及将第二编程允许电压施加到与第二编程允许单元耦合的位线，第二编程允许电压大于第一编程允许电压。
在一个实施例中，设置与包括被选择的存储器单元的被选择的存储器块耦合的位线的状态还可以包括：将编程禁止电压施加到与编程禁止单元耦合的位线，编程禁止电压大于第二编程允许电压。
根据本公开的另一实施例，半导体存储器设备包括：存储器块，存储器块包括多个存储器单元，每个存储器单元能够存储N位数据；外围电路，被配置为对存储器块中包括的多个存储器单元之中的被选择的存储器单元执行编程操作；以及控制逻辑电路，被配置为控制对被选择的存储器单元执行的编程操作。编程操作包括多个编程循环，每个编程循环包括编程阶段和验证阶段。在编程阶段中，控制逻辑电路被配置为控制外围电路，以：基于被选择的存储器单元的编程进度状态，设置与存储器块耦合的选择线的状态；设置与被选择的存储器块耦合的位线的状态；以及将编程电压施加到字线之中与被选择的存储器块耦合的被选择的字线，并且将通过电压施加到未被选择的字线。此处，N是大于1的自然数。
在一个实施例中，控制逻辑电路可以被配置为控制外围电路，以通过以下操作来基于被选择的存储器单元的编程进度状态设置与存储器块耦合的选择线的状态：检查在紧接在前的编程循环的验证阶段中其编程被完成的编程状态；以及当待被编程为第一编程状态至第(2N-1)编程状态之中的第i编程状态的存储器单元的编程未完成时，控制外围电路，以将第一电压施加到选择线。此处，i可以是大于0且小于(2N-1)的自然数。
在一个实施例中，控制逻辑电路可以被配置为通过以下操作来基于被选择的存储器单元的编程进度状态设置与存储器块耦合的选择线的状态：当待被编程为第i编程状态的存储器单元的编程完成时，控制外围电路，以将第二电压施加到选择线，第二电压不同于第一电压。
在一个实施例中，选择线可以是漏极选择线，并且第二电压可以小于第一电压。
在一个实施例中，在验证阶段中，控制逻辑电路可以被配置为在验证阶段中，控制外围电路，以将预验证电压施加到与被选择的存储器单元耦合的字线，并且将主验证电压施加到与被选择的存储器单元耦合的字线，主验证电压大于预验证电压。控制逻辑电路可以将具有高于主验证电压的阈值电压的存储器单元确定为编程禁止单元，将具有低于预验证电压的阈值电压的存储器单元确定为第一编程允许单元，并且将具有高于预验证电压且低于主验证电压的阈值电压的存储器单元确定为第二编程允许单元。
在一个实施例中，控制逻辑电路可以被配置为在设置与被选择的存储器块耦合的位线的状态的过程中，控制外围电路，以将第一编程允许电压施加到与第一编程允许单元耦合的位线，将大于第一编程允许电压的第二编程允许电压施加到与第二编程允许单元耦合的位线，以及将大于第二编程允许电压的编程禁止电压施加到与编程禁止单元耦合的位线。
本技术可以提供能够在编程期间将存储器单元的阈值电压分布宽度缩窄的同时防止干扰的半导体存储器设备及其操作方法。
附图说明
图1是图示了根据本公开的一个实施例的包括半导体存储器设备和控制器的存储器系统的框图。
图2是图示了图1的半导体存储器设备的框图。
图3是图示了图2的存储器单元阵列的一个实施例的示图。
图4是图示了图3的存储器块BLK1至BLKz中的任一存储器块BLKa的电路图。
图5是图示了图3的存储器块BLK1至BLKz中的任一存储器块BLKb的另一实施例的电路图。
图6是图示了在图2的存储器单元阵列110中包括的多个存储器块BLK1至BLKz中的任一存储器块BLKc的一个实施例的电路图。
图7是图示了在编程操作中包括的多个编程循环以及在每个编程循环中包括的编程阶段和验证阶段的示图。
图8是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。
图9是图示了图8的步骤S110的一个实施例的流程图。
图10是图示了在单级单元(SLC)的编程操作之后的阈值电压分布的曲线图。
图11是图示了图9的步骤S210的一个实施例的流程图。
图12是图示了图9的步骤S250的一个实施例的流程图。
图13是图示了编程允许单元和编程禁止单元的阈值电压的示图。
图14是图示了根据本公开的一个实施例的使用预验证电压Vvf_p和主验证电压Vvf_m的验证操作的曲线图。
图15是图示了图9的步骤S250的另一实施例的流程图。
图16是图示了图9的步骤S210的另一实施例的流程图。
图17是图示了第一编程允许单元、第二编程允许单元和编程禁止单元的阈值电压的示图。
图18是图示了在多级单元(MLC)的编程操作之后的阈值电压分布的曲线图。
图19是图示了根据本公开的一个实施例的编程操作的时序图。
图20是图示了图9的步骤S200的一个实施例的流程图。
图21A是图示了当待被编程为第i编程状态的存储器单元的编程未完成时根据一个实施例的半导体存储器设备的操作的时序图。
图21B是图示了当待被编程为第i编程状态的存储器单元的编程完成时根据一个实施例的半导体存储器设备的操作的时序图。
图22是图示了在另一方面根据参考图21A和图21B描述的本公开的一个实施例操作半导体存储器设备的方法的曲线图。
图23A是图示了当待被编程为第i编程状态的存储器单元的编程未完成时根据另一实施例的半导体存储器设备的操作的时序图。
图23B是图示了当待被编程为第i编程状态的存储器单元的编程完成时根据另一实施例的半导体存储器设备的操作的时序图。
图24是图示了在另一方面根据参考图23A和图23B描述的本公开的一个实施例操作半导体存储器设备的方法的曲线图。
图25是图示了图9的步骤S200的另一实施例的流程图。
图26是图示了图1中所示的控制器的一个示例的框图。
图27是图示了图26的存储器系统的应用示例的框图。
图28是图示了包括参考图27描述的存储器系统的计算系统的框图。
具体实施方式
本说明书中公开的具体结构或功能描述描述了根据本公开的构思的实施例。这些实施例可以采用各种不同的形式，并且不应被解释为限于本文中描述的特定形式。
图1是图示了根据本公开的一个实施例的包括半导体存储器设备100和控制器200的存储器系统1000的框图。
参考图1，存储器系统1000包括半导体存储器设备100和控制器200。附加地，存储器系统1000与主机300通信。控制器200控制半导体存储器设备100的整体操作。附加地，控制器200基于从主机300接收的命令来控制半导体存储器设备100的操作。
图2是图示了图1的半导体存储器设备100的框图。
参考图2，半导体存储器设备100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑电路140和电压生成器150。
存储器单元阵列110包括多个存储器块BLKl至BLKz。多个存储器块BLK1至BLKz通过字线WL而被连接到地址解码器120。多个存储器块BLK1至BLKz通过位线BL1至BLm而被连接到读取和写入电路130。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。在一个实施例中，多个存储器单元是非易失性存储器单元，并且可以由具有竖直沟道结构的非易失性存储器单元构成。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据一个实施例，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。同时，在存储器单元阵列中包括的多个存储器单元中的每个存储器单元可以存储至少一位数据。在一个实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储一位数据的单级单元(SLC)。在另一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储两位数据的多级单元(MLC)。在又一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储三位数据的三级单元。在又一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储四位数据的四级单元。根据一个实施例，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储五位或更多位数据。
地址解码器120、读取和写入电路130和电压生成器150作为驱动存储器单元阵列110的外围电路进行操作。地址解码器120通过字线WL而被连接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑电路140的控制而操作。地址解码器120通过在半导体存储器设备100内部的输入/输出缓冲器(未示出)来接收地址。
地址解码器120被配置为对所接收的地址之中的块地址进行解码。地址解码器120根据经解码的块地址来选择至少一个存储器块。附加地，在读取操作期间，地址解码器120将由电压生成器150生成的读取电压Vread施加到被选择的存储器块的被选择的字线，并且将通过电压Vpass施加到其余的未被选择的字线。附加地，在编程验证操作期间，地址解码器120将由电压生成器150生成的验证电压施加到被选择的存储器块的被选择的字线，并且将通过电压Vpass施加到其余的未被选择的字线。
地址解码器120被配置为对所接收的地址的列地址进行解码。地址解码器120将经解码的列地址发送到读取和写入电路130。
半导体存储器设备100的读取操作和编程操作以页为单位来执行。在请求读取操作和编程操作时接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储器块和一个字线。列地址由地址解码器120解码，并且被提供给读取和写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取和写入电路130包括多个页缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”来操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”来操作。多个页缓冲器PB1至PBm通过位线BL1至BLm而被连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在向连接到存储器单元的位线连续供应感测电流的同时，通过感测节点来感测根据对应存储器单元的编程状态的流过的电流量的变化，并且将感测到的变化锁存为感测数据。读取和写入电路130响应于从控制逻辑电路140输出的页缓冲器控制信号而操作。
在读取操作期间，读取和写入电路130感测存储器单元的数据、临时存储读取的数据，并且将数据DATA输出到半导体存储器设备100的输入/输出缓冲器(未示出)。在一个实施例中，除页缓冲器(或页寄存器)外，读取和写入电路130还可以包括列选择电路等。
控制逻辑电路140被连接到地址解码器120、读取和写入电路130和电压生成器150。控制逻辑电路140通过半导体存储器设备100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑电路140被配置为响应于控制信号CTRL来控制半导体存储器设备100的整体操作。附加地，控制逻辑电路140输出控制信号来调整多个页缓冲器PB1至PBm的感测节点预充电电位电平。控制逻辑电路140可以控制读取和写入电路130来执行存储器单元阵列110的读取操作。
电压生成器150响应于从控制逻辑电路140输出的控制信号，在读取操作期间生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压生成器150可以包括接收内部电源电压的多个泵浦电容器，并且通过响应于控制逻辑电路140的控制选择性地激活多个泵浦电容器来生成多个电压。如上所述，电压生成器150可以包括电荷泵，并且电荷泵可以包括上述多个泵浦电容器。在电压生成器150中包括的电荷泵的具体配置可以根据需要进行各种设计。
地址解码器120、读取和写入电路130和电压生成器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路基于控制逻辑电路140的控制，对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图3是图示了图2的存储器单元阵列110的一个实施例的示图。
参考图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括在衬底上堆叠的多个存储器单元。这样的多个存储器单元沿+X方向、+Y方向和+Z方向布置。参考图4和图5更详细地描述每个存储器块的结构。
图4是图示了图3的存储器块BLK1至BLKz中的任一个存储器块BLKa的电路图。
参考图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施例中，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以形成为“U”形。在存储器块BLKa中，m个单元串沿行方向(即，+X方向)布置。在图4中，两个单元串沿列方向(即，+Y方向)布置。然而，这是为了描述方便，可以理解，三个或更多单元串可以沿列方向布置。
多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道(pipe)晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。在一个实施例中，可以在每个单元串中提供用于提供通道层的柱(pillar)。在一个实施例中，可以在每个单元串中提供用于提供以下至少一者的柱：通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。
每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCp之间。
在一个实施例中，在相同行中布置的单元串的源极选择晶体管被连接到沿行方向延伸的源极选择线，并且在不同行中布置的单元串的源极选择晶体管被连接到不同的源选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管被连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管被连接到第二源极选择线SSL2。
在另一实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以被共同连接到一个源极选择线。
每个单元串的第一至第n存储器单元MC1至MCn被连接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp沿与+Z方向相反的方向顺序地布置，并且被串联连接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn沿+Z方向被顺序地布置，并且被串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此连接。每个单元串的第一至第n存储器单元MC1至MCn的栅极被分别连接到第一至第n字线WL1至WLn。
每个单元串的管道晶体管PT的栅极被连接到管道线PL。
每个单元串的漏极选择晶体管DST被连接在对应位线与存储器单元MCp+1至MCn之间。沿行方向布置的单元串的漏极选择晶体管被连接到沿行方向延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管被连接到第二漏极选择线DSL2。
沿列方向布置的单元串被连接到沿列方向延伸的位线。在图4中，第一列的单元串CS11和CS21被连接到第一位线BL1。第m列的单元串CS1m和CS2m被连接到第m位线BLm。
沿行方向布置的单元串中与相同字线连接的存储器单元构成一个页。例如，第一行的单元串CS11至CS1m之中与第一字线WL1连接的存储器单元构成一个页。第二行的单元串CS21至CS2m之中与第一字线WL1连接的存储器单元构成另一页。可以通过选择漏极选择线DSL1和DSL2中的任一漏极选择线来选择在一个行方向上布置的单元串。可以通过选择字线WL1至WLn中的任一字线来选择被选择的单元串的一个页。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BLl至BLm。附加地，沿行方向布置的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可以被连接到偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以被连接到奇数位线。
在一个实施例中，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。例如，至少一个虚设存储器单元被提供来减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，至少一个虚设存储器单元被提供来减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当更多的虚设存储器单元被提供时，对存储器块BLKa的操作的可靠性被改进，然而，存储器块BLKa的尺寸增加。当更少的虚设存储器单元被提供时，存储器块BLKa的尺寸可以减小，然而，存储器块BLKa的操作的可靠性可能降低。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa的擦除操作之前或之后，可以执行对所有或一些虚设存储器单元的编程操作。当在编程操作被执行之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是图示了图3的存储器块BLK1至BLKz中的任一存储器块BLKb的另一实施例的电路图。
参考图5，存储器块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串均沿+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串包括在存储器块BLKb下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管被连接到相同的源极选择线。在第一行中布置的单元串CS11’至CS1m’的源极选择晶体管被连接到第一源极选择线SSL1。在第二行中布置的单元串CS21’至CS2m’的源极选择晶体管被连接到第二源极选择线SSL2。在另一实施例中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以被共同连接到一个源极选择线。
每个单元串的第一至第n存储器单元MC1至MCn被串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极被分别连接至第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST被连接在对应位线与存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管被连接到沿行方向延伸的漏极选择线。第一行的单元串CS11’至CS1m’的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管被连接到第二漏极选择线DSL2。
结果，图5的存储器块BLKb表示与图4的存储器块BLKa的电路类似的电路，不同之处在于从存储器块BLKb的每个单元串中排除了管道晶体管PT。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BLl至BLm。附加地，沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号的单元串可以被连接到偶数位线，并且沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号的单元串可以被连接到奇数位线。
在一个实施例中，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。例如，至少一个虚设存储器单元被提供来减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，至少一个虚设存储器单元被提供来减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当更多的虚设存储器单元被提供时，存储器块BLKb的操作的可靠性被改进，然而，存储器块BLKb的尺寸增加。当更少的虚设存储器单元被提供时，存储器块BLKb的尺寸可以减小，然而，存储器块BLKb的操作的可靠性降低。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb进行擦除操作之前或之后，可以执行对所有或部分虚设存储器单元的编程操作。当在编程操作被执行之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是图示了在图2的存储器单元阵列110中包括的多个存储器块BLK1至BLKz中的任一存储器块BLKc的一个实施例的电路图。
参考图6，存储器块BLKc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以被分别连接到多个位线BL1至BLm。单元串CS1至CSm中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。在一个实施例中，可以在每个单元串中提供用于提供通道层的柱。在一个实施例中，可以在每个单元串中提供用于提供以下至少一者的柱：通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。
每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCn之间。
每个单元串的第一至第n存储器单元MC1至MCn被连接在源极选择晶体管SST与漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST被连接在对应的位线与存储器单元MC1至MCn之间。
与相同字线连接的存储器单元构成一个页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。可以通过选择字线WL1至WLn中的任一字线来选择被选择的单元串中的一个页。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。单元串CS1至CSm中的偶数编号的单元串可以被连接到偶数位线，并且奇数编号的单元串可以被分别连接到奇数位线。
图7是图示了在编程操作中包括的多个编程循环以及在每个编程循环中包括的编程阶段和验证阶段的示图。
参考图7，编程操作可以包括多个编程循环。如图7所示，编程操作可以通过执行第一编程循环1st PGM Loop来开始。当即使第一编程循环1st PGM Loop被执行，对被选择的存储器单元的编程仍未完成时，可以执行第二编程循环2nd PGM Loop。当即使第二编程循环2nd PGM Loop被执行，对被选择的存储器单元的编程仍未完成时，可以执行第三编程循环3rd PGM Loop。以这种方法，编程循环可以被重复执行，直到编程操作完成。
同时，当即使编程循环被重复达到预定的最大次数，编程操作仍未完成时，可以确定编程操作已失败。
图8是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。被选择的存储器单元通过根据本公开的一个实施例的操作半导体存储器设备的方法来进行编程。参考图8，方法包括：对被选择的存储器单元之中待被编程为目标阈值电压状态的存储器单元执行编程循环(S110)，以及确定对被选择的存储器单元的编程是否完成(S130)。步骤S110包括以下操作：调整分别与被选择的存储器单元之中的编程允许单元和编程禁止单元连接的位线的电压，以及通过将编程电压施加到与编程允许单元连接的字线来增加编程允许单元的阈值电压。附加地，步骤S110还包括以下操作：在将编程电压施加到与被选择的存储器单元连接的字线之后，通过将验证电压施加到与被选择的存储器单元连接的字线，确定每个存储器单元的阈值电压是否大于验证电压。参考图9来更详细地描述步骤S110的实施例。
同时，根据本公开的一个实施例的操作半导体存储器设备的方法还包括：当对被选择的存储器单元的编程完成(S130：是)时，确定对被选择的存储器单元的编程操作成功(S140)。
附加地，根据本公开的一个实施例的操作半导体存储器设备的方法还包括：当对被选择的存储器单元的编程未完成(S130：否)时，确定目前所执行的编程循环的数目是否小于最大循环数目(S150)。在对被选择的存储器单元的编程操作期间，步骤S110的编程循环可以被多次执行。然而，为了防止对被选择的存储器单元的编程循环无限重复，可以设置最大循环数目。每当编程循环被执行时，所执行的编程循环的数目增加一。在对被选择的存储器单元的编程未完成(S130：否)的情况下，当所执行的编程循环数目小于最大循环数目(S150：是)时，方法返回到步骤S110，并且编程循环被再次执行。
同时，根据本公开的一个实施例的操作半导体存储器设备的方法还包括：当目前所执行的编程循环的数目不小于最大循环数目(S150：否)时，确定对被选择的存储器单元的编程操作已失败(S170)。即，在对被选择的存储器单元的编程未完成(S130：否)的情况下，当所执行的编程循环数目大于或等于最大循环数目(S150：否)时，不再执行编程循环，并且确定对被选择的存储器单元的编程操作已失败(S170)。
如上所述，根据本公开的一个实施例的操作半导体存储器设备的方法，编程循环被重复执行，直到对被选择的存储器单元的编程完成。然而，当即使目前所执行的编程循环数目达到最大循环数目，编程仍未完成时，确定对被选择的存储器单元的编程操作已失败。
图9是更详细地图示了图8的步骤S110的一个实施例的流程图。图10是图示了在SLC的编程操作之后的阈值电压分布的曲线图。图11是更详细地图示了图9的步骤S210的一个实施例的流程图。在下文中，一起参考图9至图11来描述设置与被选择的存储器单元连接的位线的状态的步骤。
参考图9，对被选择的存储器单元之中待被编程为目标阈值电压状态的存储器单元执行编程循环(S110)包括：设置与被选择的存储器块中包括的选择晶体管连接的选择线的状态(S200)，设置与被选择的存储器单元连接的位线的状态(S210)，将编程电压施加到与存储器单元连接的字线(S230)，以及对被选择的存储器单元执行验证操作(S250)。
在本说明书中，选择线可以指参考图4至图6描述的漏极选择线DSL和源极选择线SSL中的至少一者。即，在步骤S200中，与包括编程目标存储器单元的被选择的存储器块连接的漏极选择线DSL和源极选择线SSL中的至少一者的状态可以被设置。更具体地，在步骤S200中，特定电压可以被施加到与被选择的存储器块连接的漏极选择线DSL和源极选择线SSL中的至少一者。
在被选择的存储器单元中，其阈值电压在当前编程循环中增加的一个或多个存储器单元是编程允许单元，并且其阈值电压被保持的一个或多个存储器单元是编程禁止单元。编程允许单元和编程禁止单元均被应用到相同字线。当编程电压被施加到字线时，位线的电压被调整以增加编程允许单元的阈值电压并保持编程禁止单元的阈值电压。在步骤S210中，与编程允许单元连接的位线的电压以及与编程禁止单元连接的位线的电压被调整。如图11所示，步骤S210包括：将编程允许电压施加到与编程允许单元连接的位线(S211)，以及将编程禁止电压施加到与编程禁止单元连接的位线(S213)。在一个实施例中，编程禁止电压可以大于编程允许电压。例如，编程允许电压可以是接地电压。同时，在图11中，在执行步骤S211之后执行步骤S213，然而本公开不限于此。即，根据一个实施例，可以在执行步骤S213之后执行步骤S211，或者可以同时执行步骤S211和步骤S213。
参考图10，在SLC的编程操作之后，阈值电压分布可以被划分为擦除状态E和编程状态PVa。在读取操作期间，通过读取电压Ra来确定存储器单元是处于擦除状态E还是编程状态PVa。同时，待被编程为编程状态PVa的存储器单元的阈值电压大于验证电压Vvfa。
在编程操作的初始阶段，所有被选择的存储器单元可以具有擦除状态E的阈值电压。在被选择的存储器单元之中，需要保持在擦除状态E的存储器单元从编程操作的初始阶段变为编程禁止单元。同时，在被选择的存储器单元之中，待被编程为编程状态PVa的所有存储器单元在编程操作的初始阶段变为编程允许单元。
在其中编程允许电压被施加到与编程允许单元连接的位线(S211)并且编程禁止电压被施加到与编程禁止单元连接的位线(S213)的状态中，当编程电压被施加到与被选择的存储器单元连接的字线(S230)时，编程允许单元的阈值电压增加，并且编程禁止单元的阈值电压被保持。此后，通过对被选择的存储器单元执行验证操作(S250)，确定待被编程为编程状态PVa的存储器单元的阈值电压是否分别大于验证电压Vvfa。
如上所述，在编程操作的初始阶段，待被编程为编程状态PVa的存储器单元的所有阈值电压可以小于验证电压Vvfa。因此，在编程操作的初始阶段，待被编程为编程状态PVa的所有存储器单元变为编程允许单元。随着编程循环被重复执行，编程允许单元的阈值电压增加。因此，一些编程允许单元的阈值电压变为大于验证电压Vvfa。在对被选择的存储器单元执行验证操作(S250)时，具有大于验证电压Vvfa的阈值电压的编程允许单元的状态被改变为编程禁止单元。因此，在后续的编程循环中，对应存储器单元的阈值电压不再增加。
同时，根据本公开的一个实施例，可以使用增量步进脉冲编程(ISPP)方法来执行编程操作。ISPP方法是在逐渐增加编程电压的同时对存储器单元进行编程的方法。随着编程循环被重复，施加到与在步骤S230中选择的存储器单元连接的字线的编程电压可以逐渐增加。
图12是更详细地图示了图9的步骤S250的一个实施例的流程图。
参考图12，对被选择的存储器单元执行验证操作(S250)包括：将验证电压Vvfa施加到与被选择的存储器单元连接的字线(S251)；将待被编程为编程状态PVa的存储器单元之中具有高于验证电压Vvfa的阈值电压的存储器单元确定为编程禁止单元(S253)，并且将待被编程为编程状态PVa的存储器单元之中具有低于验证电压Vvfa的阈值电压的存储器单元确定为编程允许单元(S255)。
即，在编程电压被施加到与被选择的存储器单元连接的字线(S230)之后，确定编程允许单元的阈值电压是否变为高于验证电压Vvfa。为此，通过将验证电压Vvfa施加到被选择的字线(S251)，确定被选择的存储器单元之中的编程允许单元的阈值电压是否大于验证电压Vvfa。
在步骤S253中，在待被编程为编程状态PVa的存储器单元之中，具有高于验证电压Vvfa的阈值电压的存储器单元被确定为编程禁止单元。如图10所示，具有高于验证电压Vvfa的阈值电压的存储器单元是被充分编程为属于编程状态PVa的存储器单元。因此，具有高于验证电压Vvfa的阈值电压的存储器单元被确定为编程禁止单元，以在后续编程循环中不增加阈值电压。
在步骤S255中，在待被编程为编程状态PVa的存储器单元之中，具有低于验证电压Vvfa的阈值电压的存储器单元被确定为编程允许单元。如图10所示，具有低于验证电压Vvfa的阈值电压的存储器单元是尚不属于编程状态PVa的存储器单元并且是需要附加编程的存储器单元。因此，具有低于验证电压Vvfa的阈值电压的存储器单元被确定为编程允许单元，以在后续编程循环中增加阈值电压。
图13是图示了编程允许单元和编程禁止单元的阈值电压的示图。
参考图13，位置A的存储器单元的阈值电压低于验证电压Vvfa。因此，位置A的存储器单元是编程允许单元。在接下来的编程循环中，编程允许单元的阈值电压可以增加，并且因此编程允许单元可以移动到位置B。位置B的存储器单元的阈值电压高于验证电压Vvfa。因此，由于编程循环而移动到位置B的存储器单元被确定为编程禁止单元，并且阈值电压在下一编程循环中不增加。
根据参考图10和图13描述的实施例，即使在具有稍稍低于验证电压Vvfa的阈值电压的存储器单元的情况下，阈值电压也以与其他编程允许单元的宽度相似的宽度移动。这导致在编程操作之后属于编程状态PVa的存储器单元的阈值电压范围宽地分布。根据本公开的另一实施例，通过使用预验证电压和主验证电压而非一个验证电压，具有接近主验证电压的阈值电压的编程允许单元的阈值电压移动宽度可以减小。由此，在编程操作之后，属于编程状态PVa的存储器单元的阈值电压的分布宽度可以减小。
图14是图示了根据本公开的一个实施例的使用预验证电压Vvf_p和主验证电压Vvf_m的验证操作的曲线图。根据本公开的一个实施例，预验证电压Vvf_p和主验证电压Vvf_m可以被用于确定待被编程为编程状态PVa的存储器单元的阈值电压状态。图14的主验证电压Vvf_m可以与图10的验证电压Vvfa基本相同。根据本公开的一个实施例，通过除主验证电压Vvf_m之外附加地使用预验证电压Vvf_p，在编程操作之后，存储器单元的阈值电压分布可以减小。
图15是更详细地图示了图9的步骤S250的另一实施例的流程图。
参考图15，对被选择的存储器单元执行验证操作(S250)包括：将预验证电压Vvf_p施加到与被选择的存储器单元连接的字线(S311)，将主验证电压Vvf_m施加到与被选择的存储器单元连接的字线(S313)，将待被编程为编程状态PVa的存储器单元之中具有高于主验证电压Vvf_m的阈值电压的存储器单元确定为编程禁止单元(S315)，将待被编程为编程状态PVa的存储器单元之中具有低于预验证电压Vvf_p的阈值电压的存储器单元确定为第一编程允许单元(S317)，以及将待被编程为编程状态PVa的存储器单元之中具有低于主验证电压Vvf_m且高于预验证电压Vvf_p的阈值电压的存储器单元确定为第二编程允许单元(S319)。
即，在编程电压被施加到与被选择的存储器单元连接的字线(S230)之后，确定编程允许单元的阈值电压低于预验证电压Vvf_p，还是编程允许单元的阈值电压在预验证电压Vvf_p与主验证电压Vvf_m之间，还是编程允许单元的阈值电压高于主验证电压Vvf_m。为此，通过将预验证电压Vvf_p施加到被选择的字线(S311)，确定被选择的存储器单元之中的编程允许单元的阈值电压是否大于预验证电压Vvf_p。附加地，通过将主验证电压Vvf_m施加到被选择的字线(S313)，确定被选择的存储器单元之中的编程允许单元的阈值电压是否大于主验证电压Vvf_m。
在步骤S315中，在待被编程为编程状态PVa的存储器单元之中，具有高于主验证电压Vvf_m的阈值电压的存储器单元被确定为编程禁止单元。如图14所示，具有高于主验证电压Vvf_m的阈值电压的存储器单元是被充分编程为属于编程状态PVa的存储器单元。因此，具有高于主验证电压Vvf_m的阈值电压的存储器单元被确定为编程禁止单元，以在后续编程循环中不增加阈值电压。
在步骤S317中，在待被编程为编程状态PVa的存储器单元之中，具有低于预验证电压Vvf_p的阈值电压的存储器单元被确定为第一编程允许单元。如图14所示，具有低于预验证电压Vvf_p的阈值电压的存储器单元是尚不属于编程状态PVa的存储器单元并且是需要附加编程的存储器单元。因此，具有低于预验证电压Vvf_p的阈值电压的存储器单元被确定为第一编程允许单元，以在后续编程循环中增加阈值电压。
同时，在步骤S319中，在待被编程为编程状态PVa的存储器单元之中，具有低于主验证电压Vvf_m且高于预验证电压Vvf_p的阈值电压的存储器单元被确定为第二编程允许单元。如图14所示，具有低于主验证电压Vvf_m且高于预验证电压Vvf_p的阈值电压的存储器单元也是尚不属于编程状态PVa的存储器单元并且是需要附加编程的存储器单元。因此，具有低于主验证电压Vvf_m且高于预验证电压Vvf_p的阈值电压的存储器单元被确定为第二编程允许单元，以在后续编程循环中增加阈值电压。
一起参考图14，第一编程允许单元是具有低于预验证电压Vvf_p的阈值电压的存储器单元，并且第二编程允许单元是具有在预验证电压Vvf_p与主验证电压Vvf_m之间的阈值电压的存储器单元。即，第二编程允许单元是具有比第一编程允许单元更接近主验证电压Vvf_m的阈值电压的存储器单元。因此，根据本公开的一个实施例的半导体存储器设备及其操作方法，在后续编程循环中，第二编程允许单元的阈值电压移动宽度被控制为小于第一编程允许单元的阈值电压移动宽度。为此，施加到与第一编程允许单元连接的位线的电压与施加到与第二编程允许单元连接的位线的电压被不同地施加。在下文中，参考图16来描述本公开。
图16是更详细地图示了图9的步骤S210的另一实施例的流程图。图17是图示了第一编程允许单元、第二编程允许单元和编程禁止单元的阈值电压的示图。在下文中，将一起参考图16和图17来描述设置与被选择的存储器单元连接的位线的状态。
参考图16，步骤S210可以包括：将第一编程允许电压施加到与第一编程允许单元连接的位线(S331)，将第二编程允许电压施加到与第二编程允许单元连接的位线(S333)，以及将编程禁止电压施加到与编程禁止单元连接的位线(S335)。在一个实施例中，编程禁止电压可以大于第二编程允许电压，并且第二编程允许电压可以大于第一编程允许电压。例如，第一编程允许电压可以是接地电压。
因为第一编程允许电压和第二编程允许电压彼此不同，所以当编程电压被施加到被选择的字线(S230)时，第一编程允许单元和第二编程允许单元的阈值电压移动宽度可以不同。更具体地，因为第二编程允许电压大于第一编程允许电压，所以第一编程允许单元的阈值电压移动宽度大于第二编程允许单元的阈值电压移动宽度。
参考图17，位置C的存储器单元的阈值电压低于预验证电压Vvf_p。因此，位置C的存储器单元是第一编程允许单元。附加地，位置E的存储器单元的阈值电压高于预验证电压Vvf_p且低于主验证电压Vvf_m。因此，位置E的存储器单元为第二编程允许单元。
如上所述，施加到与第一编程允许单元连接的位线的第一编程允许电压小于施加到与第二编程允许单元连接的位线的第二编程允许电压。因此，第一编程允许单元的阈值电压移动宽度大于第二编程允许单元的阈值电压移动宽度。如图17所示，位置C的第一编程允许单元移动到位置D，并且因此成为编程禁止单元，而位置E的第二编程允许单元移动到位置F，并且因此变为编程禁止单元。因为位置E的第二编程允许单元的阈值电压移动宽度小于位置C的第一编程允许单元的阈值电压移动宽度，所以位置D和位置F的编程禁止单元的阈值电压分布差变小。结果，完成对其的编程的存储器单元的阈值电压分布宽度变窄。
图18是图示了在MLC的编程操作之后的阈值电压分布的曲线图。
参考图18，其中每个存储器单元存储两个位的MLC在编程操作之后属于擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的任一状态。根据本公开的一个实施例，在与第一至第三编程状态PV1至PV3中的每个编程状态相对应的验证操作期间，预验证电压和主验证电压被使用。
例如，根据本公开的一个实施例，在与第一编程状态PV1相对应的验证操作期间，与第一编程状态PV1相对应的第一预验证电压Vvf_p1和第一主验证电压Vvf_m1被使用。附加地，在与第二编程状态PV2相对应的验证操作期间，与第二编程状态PV2相对应的第二预验证电压Vvf_p2和第二主验证电压Vvf_m2被使用。最后，在与第三编程状态PV3相对应的验证操作期间，与第三编程状态PV3相对应的第三预验证电压Vvf_p3和第三主验证电压Vvf_m3被使用。
类似地，同样在TLC的编程操作中，可以针对每个编程状态，使用预验证电压和主验证电压来执行验证操作。
图19是图示了根据本公开的一个实施例的编程操作的时序图。更具体地，在图7所示的每个编程循环的编程阶段和验证阶段之中，与编程阶段相对应的时序图如图19所示。参考图19，示出了在编程阶段中与被选择的存储器块连接的字线WL、位线BL、漏极选择线DSL和源极选择线SSL的电压。在下文中，一起参考图9和图19来描述本公开。
参考图19，在时间t1处，电压VDSL被施加到漏极选择线DSL，并且电压VSSL被施加到源极选择线SSL(S200)。此后，在时间t2处，位线电压被施加到与被选择的存储器块连接的位线(S210)。更具体地，第一位线电压VBL1被施加到位线之中与在先前验证阶段中被确定为第一编程允许单元的存储器单元连接的位线。同时，第二位线电压VBL2被施加到位线之中与在先前验证阶段中被确定为第二编程允许单元的存储器单元连接的位线。第二位线电压VBL2可以大于第一位线电压VBL1。附加地，第三位线电压VBL3被施加到位线之中与在先前验证阶段中被确定为编程禁止单元的存储器单元连接的位线。第三位线电压VBL3可以是大于第二位线电压VBL2的电压，并且可以是编程禁止电压。
此后，在时间t3处，通过电压Vpass可以被施加到与被选择的存储器块连接的字线。此后，在时间t4处，编程电压Vpgm可以被施加到字线之中的被选择的字线，被选择的字线是与待被编程的存储器单元连接的字线。通过该过程，被选择的存储器单元之中的第一和第二编程允许单元的阈值电压可以增加。此时，第一编程允许单元的阈值电压增加宽度可以大于第二编程允许单元的阈值电压增加宽度。
根据本公开的一个实施例，在编程操作开始并且编程循环被重复地执行的同时，在编程阶段期间，施加到漏极选择线DSL的电压VDSL和施加到源极选择线SSL的电压VSSL可以保持恒定。为了改进编程操作中存储器单元的阈值电压分布特性，第二位线电压VBL2需要被增加，并且漏极选择线DSL的电压VDSL也增加。在该情况下，可能由于编程禁止串中的漏极选择线DSL的漏电流而发生干扰。因此，需要能够在改进存储器单元的阈值电压分布特性的同时减少干扰的编程方法。
根据本公开的另一实施例，当针对多个编程状态之中的特定编程状态的存储器单元的编程验证完成时，在后续编程循环的编程阶段中，施加到选择线的电压可以被减小。以图18所示的MLC为例，其中分布重要的编程状态是擦除状态E与第三编程状态PV3之间的第一和第二编程状态PV1和PV2。附加地，在编程操作期间发生干扰最多的区域是向其施加了相对高的编程电压的第三编程状态PV3。当目标单元被编程为第三编程状态PV3时，与低通道电位相比，字线的电场变大，并且因此发生干扰的可能性增加。因此，在针对第一和第二编程状态PV1和PV2的编程验证完成之前的操作方法以及在针对第一和第二编程状态PV1和PV2的编程验证完成之后的操作方法可以被不同地应用。例如，在MLC的编程操作中，在待被编程为第二编程状态PV2的存储器单元的编程完成之前，相对大的电压可以被施加到选择线，并且在待被编程为第二编程状态PV2的存储器单元的编程完成之后，相对小的电压可以被施加到选择线。
由此，在待被编程为第一和第二编程状态PV1和PV2的存储器单元的编程操作期间，相对高的选择线电压可以被施加，以改进第一和第二编程状态PV1和PV2的阈值电压分布。附加地，在待被编程为第一和第二编程状态PV1和PV2的存储器单元的编程完成之后，相对较低的选择线电压可以被施加，以通过减轻选择晶体管中漏电流的发生来减少编程干扰。
图20是更详细地图示了图9的步骤S200的一个实施例的流程图。
参考图20，设置与被选择的存储器块中包括的选择晶体管连接的选择线的状态(S200)可以包括：检查在紧接在前的编程循环的验证阶段中其编程被完成的编程状态(S201)，以确定其目标编程状态为第i编程状态的存储器单元的编程是否完成；当待被编程为第i编程状态的存储器单元的编程未完成(S203：否)时，将第一电压施加到与选择晶体管连接的选择线(S205)。同时，设置与被选择的存储器块中包括的选择晶体管连接的选择线的状态(S200)可以包括：当待被编程为第i编程状态的存储器单元的编程完成(S203：是)时，将小于第一电压的第二电压施加到与选择晶体管连接的选择线(S207)。
第i编程状态可以根据需要而适当地选择。例如，在MLC的编程操作的情况下，第i编程状态可以被选择作为第二编程状态PV2。在该情况下，在步骤S201中，检查在紧接在前的编程循环的验证阶段中其验证被完成的编程状态。更具体地，检查待被编程为第二编程状态PV2的存储器单元的验证是否已通过。作为检查的结果，当其目标编程状态为第二编程状态PV2的存储器单元的编程未完成(S203：否)时，第一电压被施加到与选择晶体管连接的选择线(S205)。因此，在编程操作的初始阶段的编程循环中，第一电压可以被施加到与选择晶体管连接的选择线。
相反地，当待被编程为第二编程状态PV2的存储器单元的编程完成(S203：是)时，这意味着对其的编程尚未完成的存储器单元是待被编程为第三编程状态PV3的存储器单元。因此，小于第一电压的第二电压被施加到与选择晶体管连接的选择线，以减少在选择晶体管中出现的漏电流(S207)。
在上文中，描述了其中在MLC的编程操作中第i编程状态是第二编程状态的情况，但本公开不限于此。在另一实施例中，在MLC的编程操作中，第i编程状态可以是第一编程状态。
附加地，在TLC的编程操作中，第i编程状态可以是第六编程状态。然而，本公开不限于此，并且在TLC的编程操作中，第i编程状态可以是第一至第五编程状态中的任一编程状态。
同时，步骤S205和S207的选择晶体管可以是漏极选择晶体管或源极选择晶体管中的任一者。当步骤S205和S207的选择晶体管是漏极选择晶体管时，选择线可以是漏极选择线。当步骤S205和S207的选择晶体管是源极选择晶体管时，选择线可以是源极选择线。
图21A是图示了当待被编程为第i编程状态的存储器单元的编程未完成时，根据一个实施例的半导体存储器设备的操作的时序图。图21B是图示了当待被编程为第i编程状态的存储器单元的编程完成时，根据一个实施例的半导体存储器设备的操作的时序图。
参考图21A，由于待被编程为第i编程状态的存储器单元的编程未完成(S203：否)，在时间t5处，第一电压VDSL1被施加到漏极选择线DSL(S205)，电压VSSL被施加到源极选择线SSL。此后，在时间t6处，位线电压被施加到与被选择的存储器块连接的位线(S210)。更具体地，第一位线电压VBL1被施加到位线之中与在先前验证阶段中被确定为第一编程允许单元的存储器单元连接的位线。同时，第二位线电压VBL2被施加到位线之中与在先前验证阶段中被确定为第二编程允许单元的存储器单元连接的位线。第二位线电压VBL2可以大于第一位线电压VBL1。附加地，第三位线电压VBL3被施加到位线之中与在先前验证阶段中被确定为编程禁止单元的存储器单元连接的位线。第三位线电压VBL3可以是大于第二位线电压VBL2的电压，并且可以是编程禁止电压。
此后，在时间t7处，通过电压Vpass可以被施加到与被选择的存储器块连接的字线。此后，在时间t8处，编程电压Vpgm可以被施加到被选择的字线，被选择的字线是字线之中与待被编程的存储器单元连接的字线。
参考图21B，由于待被编程为第i编程状态的存储器单元的编程完成(S203：是)，在时间t9处，第二电压VDSL2被施加到漏极选择线DSL，并且电压VSSL被施加到源极选择线SSL。图21B的第二电压VDSL2小于图21A的第一电压VDSL1。此后，在时间t10处，位线电压被施加到与被选择的存储器块连接的位线。此后，在时间t11处，通过电压Vpass可以被施加到与被选择的存储器块连接的字线。此后，在时间t12处，编程电压Vpgm可以被施加到被选择的字线，被选择的字线是字线之中与待被编程的存储器单元连接的字线。
图21A和图21B示出了如下实施例：其中当待被编程为第i编程状态的存储器单元的编程未完成(S203：否)时，第一电压VDSL1被施加到漏极选择线DSL，并且当待被编程为第i编程状态的存储器单元的编程完成(S203：是)时，小于第一电压VDSL1的第二电压VDSL2被施加到漏极选择线DSL。然而，本发明不限于此，并且源极选择线的电压可以如图23A和图23B所示进行调整。
图22是图示了在另一方面根据参考图21A和图21B描述的本公开的一个实施例的操作半导体存储器设备的方法的曲线图。参考图22，随着编程循环被重复，在编程阶段中施加到漏极选择线的DSL电压的大小被示出。在编程操作的初始阶段中，即，在与第i编程状态PVi相对应的存储器单元的编程完成之前的第一至第K编程循环中，第一电压VDSL1可以被施加到漏极选择线DSL。在图22中，示出了其中在第K编程循环被执行时与第i编程状态PVi相对应的存储器单元的编程完成的实施例。因此，在第(K+1)编程循环以及其后续编程循环中，小于第一电压VDSL1的第二电压VDSL2可以被施加到漏极选择线DSL。
图23A是图示了当待被编程为第i编程状态的存储器单元的编程未完成时，根据另一实施例的半导体存储器设备的操作的时序图。图23B是图示了当待被编程为第i编程状态的存储器单元的编程完成时，根据另一实施例的半导体存储器设备的操作的时序图。
参考图23A，由于待被编程为第i编程状态的存储器单元的编程未完成(S203：否)，在时间t13处，第一电压VSSL1被施加到源极选择线SSL(S205)，电压VDSL被施加到漏极选择线DSL。此后，在时间t14处，位线电压被施加到与被选择的存储器块连接的位线(S210)。更具体地，第一位线电压VBL1被施加到位线之中与在先前验证阶段中被确定为第一编程允许单元的存储器单元连接的位线。同时，第二位线电压VBL2被施加到位线之中与在先前验证阶段中被确定为第二编程允许单元的存储器单元连接的位线。第二位线电压VBL2可以大于第一位线电压VBL1。附加地，第三位线电压VBL3被施加到位线之中与在先前验证阶段中被确定为编程禁止单元的存储器单元连接的位线。第三位线电压VBL3可以是大于第二位线电压VBL2的电压，并且可以是编程禁止电压。
此后，在时间t15处，通过电压Vpass可以被施加到与被选择的存储器块连接的字线。此后，在时间t16处，编程电压Vpgm可以被施加到被选择的字线，被选择的字线是字线之中与待被编程的存储器单元连接的字线。
参考图23B，由于待被编程为第i编程状态的存储器单元的编程完成(S203：是)，在时间t17处，第二电压VSSL2被施加到源极选择线SSL，并且电压VDSL被施加到漏极选择线DSL。图23B的第二电压VSSL2小于图23A的第一电压VSSL1。此后，在时间t18处，位线电压被施加到与被选择的存储器块连接的位线。此后，在时间t19处，通过电压Vpass可以被施加到与被选择的存储器块连接的字线。此后，在时间t20处，编程电压Vpgm可以被施加到被选择的字线，被选择的字线是字线之中与待被编程的存储器单元连接的字线。
在图23A和图23B的实施例中，其中当待被编程为第i编程状态的存储器单元的编程未完成(S203：否)时，第一电压VSSL1被施加到源极选择线SSL，并且当待被编程为第i编程状态的存储器单元的编程完成(S203：是)时，小于第一电压VSSL1的第二电压VSSL2被施加到源极选择线SSL的实施例被示出。然而，本公开不限于此，漏极选择线的电压可以如图21A和图21B所示进行调整。
图24是图示了在另一方面根据参考图23A和图23B描述的本公开的一个实施例的操作半导体存储器设备的方法的曲线图。参考图24，随着编程循环被重复，在编程阶段中被施加到源极选择线的SSL电压的大小被示出。在编程操作的初始阶段中，即，在与第i编程状态PVi相对应的存储器单元的编程完成之前的第一至第K编程循环中，第一电压VSSL1可以被施加到源极选择线SSL。在图24中，示出了其中在第K编程循环被执行时与第i编程状态PVi相对应的存储器单元的编程完成的实施例。因此，在第(K+1)编程循环以及其后续编程循环中，小于第一电压VSSL1的第二电压VSSL2可以被施加到源极选择线SSL。
图25是图示了图9的步骤S200的另一实施例的流程图。
参考图25，设置与被选择的存储器块中包括的选择晶体管连接的选择线的状态(S200)可以包括：检查在紧接在前的编程循环的验证阶段中其编程被完成的编程状态(S202)；当待被编程为第i编程状态的存储器单元的编程未完成(S204：否)时，将第一电压施加到与选择晶体管连接的选择线(S206)。同时，设置与被选择的存储器块中包括的选择晶体管连接的选择线的状态(S200)可以包括：当待被编程为第i编程状态的存储器单元的编程完成(S204：是)时，将大于第一电压的第二电压施加到与选择晶体管连接的选择线(S208)。
参考图20所示的实施例，当待被编程为第i编程状态的存储器单元的编程未完成(S203：否)时，第一电压被施加到与选择晶体管连接的选择线(S205)，并且当待被编程为第i编程状态的存储器单元的编程完成(S203：是)时，小于第一电压的第二电压被施加到与选择晶体管连接的选择线(S207)。
同时，参考图25所示的实施例，当待被编程为第i编程状态的存储器单元的编程未完成(S204：否)时，第一电压被施加到与选择晶体管连接的选择线(S206)，并且当待被编程为第i编程状态的存储器单元的编程完成(S204：是)时，大于第一电压的第二电压被施加到与选择晶体管连接的选择线(S208)。即，根据图25所示的实施例，在编程操作的初始编程循环中，相对较小的第一电压可以被施加到与选择晶体管连接的选择线，并且在与第i编程状态相对应的存储器单元的编程完成之后，相对较大的第二电压可以被施加到与选择晶体管连接的选择线。
图26是图示了图1中所示的控制器200的一个示例的框图。
参考图26，控制器200被连接到半导体存储器设备100和主机HOST。半导体存储器设备100可以是参考图2描述的半导体存储器设备。
控制器200被配置为响应于来自主机HOST的请求来访问半导体存储器设备100。例如，控制器200被配置为控制半导体存储器设备100的读取、写入、擦除和后台操作。控制器200被配置为提供半导体存储器设备100与主机HOST之间的接口。控制器200被配置为驱动用于控制半导体存储设备100的固件。
控制器200包括随机存取存储器(RAM)210、处理单元220、主机接口230、存储器接口240和错误校正块250。RAM 210被用作以下中的至少一者：处理单元220的操作存储器、半导体存储设备100与主机HOST之间的高速缓冲存储器、以及半导体存储设备100与主机HOST之间的缓冲存储器。
处理单元220控制控制器200的整体操作。
主机接口230包括用于在主机HOST与控制器200之间执行数据交换的协议。在一个实施例中，控制器200被配置为通过各种接口协议中的至少一种接口协议来与主机HOST通信，各种接口协议诸如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和专用协议。
存储器接口240与半导体存储器设备100接口连接。例如，存储器接口1240包括NAND接口或NOR接口。图10的存储器接口240可以是与图7的存储器接口207基本相同的部件。
错误校正块250被配置为使用错误校正码(ECC)来检测和校正从半导体存储器设备100接收的数据的错误。处理单元220可以根据错误校正块250的错误检测结果来控制半导体存储器设备100调整读取电压并执行重新读取。
控制器200和半导体存储器设备100可以被集成到一个半导体设备中。在一个实施例中，控制器200和半导体存储器设备100可以被集成到一个半导体设备中以形成存储器卡。例如，控制器200和半导体存储器设备100可以被集成到一个半导体设备中，以形成诸如以下的存储器卡：PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、存储器棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)。
控制器200和半导体存储器设备100可以被集成到一个半导体设备中以形成半导体驱动装置(固态驱动装置(SSD))。半导体驱动装置(SSD)包括被配置为将数据存储在半导体存储器中的存储器系统1000。当包括控制器200和半导体存储器设备100的存储器系统1000被用作半导体驱动装置(SSD)时，与存储器系统1000连接的主机的操作速度得到显著提高。
作为另一示例，包括控制器200和半导体存储器设备100的存储器系统1000被提供为诸如以下项的电子设备的各种部件之一：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送和接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置远程信息处理网络的各种电子设备之一、RFID设备或配置计算系统的各种部件之一。
在一个实施例中，半导体存储器设备100和包括其的存储器系统可以被安装为各种类型的封装。例如，半导体存储器设备100或存储器系统可以以诸如以下的方法进行封装和安装：叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、waffle封装式裸片、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路封装(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理堆叠封装(WSP)。
图27是图示了图26的存储器系统1000的应用示例的框图。
参考图27，存储器系统2000包括半导体存储器设备2100和控制器2200。半导体存储器设备2100包括多个半导体存储器芯片。多个半导体存储芯片被划分为多个组。
在图27中，多个组分别通过第一至第k通道CH1至CHk而与控制器2200通信。每个半导体存储器芯片与参考图2描述的半导体存储器设备100相似地配置和操作。
每个组被配置为通过一个公共通道来与控制器2200通信。控制器2200与参考图26描述的控制器200相似地配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器设备2100的多个存储器芯片。
图28是图示了包括参考图27描述的存储器系统2000的计算系统3000的框图。
计算系统3000包括中央处理设备3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500而被电连接到中央处理设备3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理器处理3100的数据被存储在存储器系统2000中。
在图28中，半导体存储器设备2100通过控制器2200而被连接到系统总线3500。然而，半导体存储器设备2100可以被配置为直接连接到系统总线3500。此时，控制器2200的功能由中央处理设备3100和RAM 3200来执行。
在图28中，参考图27描述的存储器系统2000被提供。然而，存储器系统2000可以用参考图26描述的包括控制器200和半导体存储器设备100的存储器系统1000来代替。
本说明书及附图中所公开的本发明实施例仅为描述本发明的技术内容和帮助理解本发明而提供具体示例，并且不用于限制本公开的范围。本领域普通技术人员将理解，除在本文中所公开的实施例外，还可以实现基于本公开的技术精神的其他修改示例。

Claims (20)

1.一种操作半导体存储器设备的方法，用于对多个存储器单元之中的被选择的存储器单元进行编程，所述方法包括执行多个编程循环，其中所述多个编程循环中的每个编程循环包括编程阶段和验证阶段，其中所述编程阶段包括：
设置与包括所述被选择的存储器单元的被选择的存储器块耦合的选择线的状态，其中设置与所述被选择的存储器块耦合的所述选择线的状态包括：基于所述被选择的存储器单元的编程进度状态，向所述选择线施加电压；
设置与所述被选择的存储器块耦合的位线的状态；
将编程电压施加到字线之中与所述被选择的存储器块耦合的被选择的字线；以及
将通过电压施加到所述字线之中与所述被选择的存储器块耦合的未被选择的字线。
2.根据权利要求1所述的方法，其中设置与所述被选择的存储器块耦合的所述选择线的状态包括：
检查在紧接在前的编程循环的所述验证阶段中其编程被完成的编程状态；以及
当待被编程为第一编程状态至第(2N-1)编程状态之中的第i编程状态的存储器单元的编程未完成时，将第一电压施加到所述选择线，
其中所述多个存储器单元中的每个存储器单元能够存储N位数据，N是大于1的自然数，并且i是大于0且小于(2N-1)的自然数。
3.根据权利要求2所述的方法，其中设置与所述被选择的存储器块耦合的所述选择线的状态包括：当待被编程为所述第i编程状态的所述存储器单元的所述编程完成时，将第二电压施加到所述选择线，所述第二电压不同于所述第一电压。
4.根据权利要求3所述的方法，其中所述选择线是漏极选择线。
5.根据权利要求3所述的方法，其中所述选择线是源极选择线。
6.根据权利要求3所述的方法，其中所述第二电压小于所述第一电压。
7.根据权利要求3所述的方法，其中所述第二电压大于所述第一电压。
8.根据权利要求2所述的方法，其中N为2，并且i为2。
9.根据权利要求2所述的方法，其中N为3，并且i为6。
10.根据权利要求1所述的方法，其中所述验证阶段包括：
将预验证电压施加到与所述被选择的存储器单元耦合的所述字线；以及
将主验证电压施加到与所述被选择的存储器单元耦合的所述字线，所述主验证电压大于所述预验证电压。
11.根据权利要求10所述的方法，其中所述验证阶段还包括：将具有高于所述主验证电压的阈值电压的存储器单元确定为编程禁止单元。
12.根据权利要求11所述的方法，其中所述验证阶段还包括：
将具有低于所述预验证电压的阈值电压的存储器单元确定为第一编程允许单元；以及
将具有高于所述预验证电压且低于所述主验证电压的阈值电压的存储器单元确定为第二编程允许单元。
13.根据权利要求12所述的方法，其中设置与所述被选择的存储器块耦合的所述位线的状态包括：
将第一编程允许电压施加到与所述第一编程允许单元耦合的位线；以及
将第二编程允许电压施加到与所述第二编程允许单元耦合的位线，所述第二编程允许电压大于所述第一编程允许电压。
14.根据权利要求13所述的方法，其中设置与包括所述被选择的存储器单元的所述被选择的存储器块耦合的所述位线的状态还包括：将编程禁止电压施加到与所述编程禁止单元耦合的位线，所述编程禁止电压大于所述第二编程允许电压。
15.一种半导体存储器设备，包括：
存储器块，所述存储器块包括多个存储器单元，每个存储器单元能够存储N位数据，其中N是大于1的自然数；
外围电路，被配置为对所述存储器块中包括的所述多个存储器单元之中的被选择的存储器单元执行编程操作；以及
控制逻辑电路，被配置为控制对所述被选择的存储器单元执行的所述编程操作，
其中所述编程操作包括多个编程循环，每个编程循环包括编程阶段和验证阶段，其中在所述编程阶段中，所述控制逻辑电路被配置为控制所述外围电路以：
基于所述被选择的存储器单元的编程进度状态，设置与所述存储器块耦合的选择线的状态；
设置与所述被选择的存储器块耦合的位线的状态；
将编程电压施加到字线之中与所述被选择的存储器块耦合的被选择的字线；以及
将通过电压施加到未被选择的字线。
16.根据权利要求15所述的半导体存储器设备，其中所述控制逻辑电路被配置为控制所述外围电路，以通过以下操作来基于所述被选择的存储器单元的所述编程进度状态设置与所述存储器块耦合的所述选择线的状态：检查在紧接在前的编程循环的所述验证阶段中其编程被完成的编程状态；以及当待被编程为第一编程状态至第(2N-1)编程状态之中的第i编程状态的存储器单元的编程未完成时，控制所述外围电路，以将第一电压施加到所述选择线，其中i是大于0且小于(2N-1)的自然数。
17.根据权利要求16所述的半导体存储器设备，其中所述控制逻辑电路被配置为控制所述外围电路，以通过以下操作来基于所述被选择的存储器单元的所述编程进度状态设置与所述存储器块耦合的所述选择线的状态：当待被编程为所述第i编程状态的所述存储器单元的所述编程完成时，控制所述外围电路，以将第二电压施加到所述选择线，所述第二电压不同于所述第一电压。
18.根据权利要求17所述的半导体存储器设备，其中：
所述选择线是漏极选择线；并且
所述第二电压小于所述第一电压。
19.根据权利要求15所述的半导体存储器设备，其中所述控制逻辑电路被配置为在所述验证阶段中，
控制所述外围电路，以将预验证电压施加到与所述被选择的存储器单元耦合的所述字线，并且将主验证电压施加到与所述被选择的存储器单元耦合的所述字线，所述主验证电压大于所述预验证电压；
将具有高于所述主验证电压的阈值电压的存储器单元确定为编程禁止单元；
将具有低于所述预验证电压的阈值电压的存储器单元确定为第一编程允许单元；以及
将具有高于所述预验证电压且低于所述主验证电压的阈值电压的存储器单元确定为第二编程允许单元。
20.根据权利要求19所述的半导体存储器设备，其中所述控制逻辑电路被配置为在设置与所述被选择的存储器块耦合的所述位线的状态的过程中，控制所述外围电路以：
将第一编程允许电压施加到与所述第一编程允许单元耦合的位线；
将第二编程允许电压施加到与所述第二编程允许单元耦合的位线，所述第二编程允许电压大于所述第一编程允许电压；以及
将编程禁止电压施加到与所述编程禁止单元耦合的位线，所述编程禁止电压大于所述第二编程允许电压。
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