KR20160129430A - 반도체 메모리 장치 및 그 프로그램 방법 - Google Patents

반도체 메모리 장치 및 그 프로그램 방법 Download PDF

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KR20160129430A
KR20160129430A KR1020150061588A KR20150061588A KR20160129430A KR 20160129430 A KR20160129430 A KR 20160129430A KR 1020150061588 A KR1020150061588 A KR 1020150061588A KR 20150061588 A KR20150061588 A KR 20150061588A KR 20160129430 A KR20160129430 A KR 20160129430A
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이희열
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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀들을 가지는 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이 내의 프로그램될 페이지는, 제1 프로그램 상태로 프로그램되는 제1 메모리 셀, 제2 프로그램 상태로 프로그램되는 제2 메모리 셀 및 제3 프로그램 상태로 프로그램되는 제3 메모리 셀을 포함하고, 상기 제2 프로그램 상태는 상기 제1 프로그램 상태보다 한 단계 또는 그 이상의 높은 문턱 전압 분포를 갖고 상기 제3 프로그램 상태보다 한 단계 또는 그 이상의 낮은 문턱 전압 분포를 가지며, 상기 제1 프로그램 상태를 검증하기 위한 제1 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 프리 검증 전압으로 사용된다.

Description

반도체 메모리 장치 및 그 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명의 실시예는 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그 프로그램 방법에 관한 것이다.
물리적인 디스크를 회전시키기 때문에 속도가 느리며 무게가 무겁고 크기가 크며 소음이 심한 기존의 하드 디스크 드라이브(HDD) 대신 반도체 메모리 장치의 사용이 증가하고 있다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에는 하나의 메모리 셀에 프로그램(PROGRAM)되는 비트의 수를 증가시키기 위한 연구가 진행 중이다. 그러나, 하나의 메모리 셀에 프로그램되는 비트의 수를 증가시키는 경우, 프로그램 진행 상태를 검증하기 위해 다양한 레벨의 전압들이 공급되어야 한다. 그로 인해 프로그램에 소요되는 시간이 증가될 수 있다.
본 발명의 실시예는 프로그램에 소요되는 시간이 단축된 반도체 메모리 장치 및 그 프로그램 방법을 제공하기 위한 것이다.
또한, 본 발명의 실시예는 한 메모리 셀에 대응하는 상태의 프리 검증 전압과 메인 검증 전압 사이 갭을 충분히 확보하여 프로그램에 소요되는 시간이 단축된 반도체 메모리 장치 및 그 프로그램 방법을 제공하기 위한 것이다.
또한, 본 발명의 실시예는 한 메모리 셀의 프로그램 진행 상태를 검증할 때 대응하는 상태의 프리 검증 전압, 미들 검증 전압 및 메인 검증 전압을 사용하여 프로그램 시간을 단축시키면서도 프로그램으로 인한 문턱 전압의 분포 폭을 감소시킬 수 있다.
이를 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀들을 가지는 메모리 셀 어레이를 포함할 수 있고, 상기 메모리 셀 어레이 내의 프로그램될 페이지는, 제1 프로그램 상태로 프로그램되는 제1 메모리 셀, 제2 프로그램 상태로 프로그램되는 제2 메모리 셀 및 제3 프로그램 상태로 프로그램되는 제3 메모리 셀을 포함할 수 있고, 상기 제2 프로그램 상태는 상기 제1 프로그램 상태보다 한 단계 또는 그 이상의 높은 문턱 전압 분포를 갖고 상기 제3 프로그램 상태보다 한 단계 또는 그 이상의 낮은 문턱 전압 분포를 가지며, 상기 제1 프로그램 상태를 검증하기 위한 제1 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 프리 검증 전압으로 사용될 수 있다.
실시예에 따라, 상기 반도체 메모리 장치는 상기 메모리 셀 어레이의 셀 스트링들에 전기적으로 접속되는 비트 라인들 및 상기 메모리 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 더 포함할 수 있고, 상기 비트 라인들은 상기 제1 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제1 비트 라인, 상기 제2 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제2 비트 라인 및상기 제3 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제3 비트 라인을 포함할 수 있으며, 상기 워드 라인들은 상기 제1 메모리 셀의 게이트 전극에 전기적으로 접속되며 프로그램 전압이 공급되는 프로그램 워드 라인을 포함할 수 있고, 상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압 및 상기 제3 프로그램 상태를 검증하기 위한 제3 메인 검증 전압과 비교되고, 비교된 결과를 기반으로 상기 제3 비트 라인에 공급되는 전압의 레벨이 결정될 수 있다.
실시예에 따라, 상기 반도체 메모리 장치는, 상기 워드 라인들에 공급되는 전압들을 생성하는 전압 생성부, 각각의 워드 라인에 상기 전압 생성부로부터의 전압들 중 하나를 공급하는 어드레스 디코더, 상기 비트 라인들에 공급되는 전압들을 제어하는 페이지 버퍼 및 상기 전압 생성부, 상기 어드레스 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 더 포함할 수 있고, 상기 전압들은 상기 프로그램 전압 및 총 검증 전압들을 포함할 수 있으며, 상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태는 상기 총 검증 전압들 중 적어도 일부를 사용하여 프리 검증 및 메인 검증될 수 있다.
실시예에 따라, 상기 제어 로직은 상기 제3 메모리 셀의 문턱 전압을 상기 제1 메인 검증 전압 및 상기 제3 메인 검증 전압과 비교할 수 있고, 상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 진행 상태를 제1 진행 상태라고 판단하며, 상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 높고 상기 제3 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 진행 상태를 제2 상태라고 판단하고, 상기 제3 메모리 셀의 문턱 전압이 상기 제3 메인 검증 전압보다 높은 경우, 상기 제3 메모리 셀의 진행 상태를 제3 진행 상태라고 판단할 수 있다.
실시예에 따라, 상기 제3 메모리 셀의 진행 상태가 상기 제1 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제1 비트 라인 레벨이 될 수 있고, 상기 제3 메모리 셀의 진행 상태가 상기 제2 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제2 비트 라인 레벨이 될 수 있으며, 상기 제3 메모리 셀의 진행 상태가 상기 제3 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제3 비트 라인 레벨이 될 수 있고, 상기 제2 비트 라인 레벨은 상기 제1 비트 라인 레벨보다 높고 상기 제3 비트 라인보다 낮으며, 상기 비트 라인들 모두에 공급되는 전압의 레벨이 상기 제3 비트 라인 레벨이 될 때까지 상기 프로그램 전압이 반복해서 공급되고, 시간이 경과함에 따라 상기 프로그램 전압의 레벨이 증가할 수 있다.
실시예에 따라, 상기 제어 로직은 기설정된 조건을 만족하는 경우 비트 라인 레벨 및 상기 프로그램 전압의 변경을 지연시키는 레벨 변경 지연 로직을 포함할 수 있고, 상기 레벨 변경 지연 로직은, 상기 프로그램 전압이 공급되기 전의 진행 상태가 상기 제1 진행 상태이고 상기 프로그램 전압이 공급된 후의 진행 상태가 상기 제2 진행 상태인 메모리 셀을 상태 변경 메모리 셀로 설정할 수 있다.
실시예에 따라, 상기 상태 변경 메모리 셀이 존재하는 경우, 상기 프로그램 워드 라인에 동일한 레벨을 가지는 프로그램 전압이 기설정된 지연 횟수만큼 공급되고, 상기 상태 변경 메모리 셀에 대응하는 비트 라인에 공급되는 전압의 레벨은 상기 프로그램 전압이 상기 기설정된 지연 횟수만큼 공급된 이후에 제1 비트 라인 레벨에서 상기 제1 비트 라인 레벨보다 높은 제2 비트 라인 레벨로 변경될 수 있고, 그 이후 상기 레벨 변경 지연 로직은 상기 상태 변경 메모리 셀의 설정을 해제할 수 있다.
실시예에 따라, 상기 기설정된 지연 횟수는 상기 워드 라인들 중 상기 프로그램 워드 라인의 상대적인 위치 및 상기 상태 변경 메모리 셀에 대응하는 상태 중 적어도 하나를 기반으로 결정될 수 있다.
실시예에 따라, 상기 제2 프로그램 상태를 검증하기 위한 제2 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 미들 검증 전압으로 사용될 수 있다.
실시예에 따라, 상기 반도체 메모리 장치는, 상기 메모리 셀 어레이의 셀 스트링들에 전기적으로 접속되는 비트 라인들, 상기 메모리 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들, 상기 워드 라인들에 공급되는 전압들을 생성하는 전압 생성부, 각각의 워드 라인에 상기 전압 생성부로부터의 전압들 중 하나를 공급하는 어드레스 디코더, 상기 비트 라인들에 공급되는 전압들을 제어하는 페이지 버퍼 및 상기 전압 생성부, 상기 어드레스 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 더 포함할 수 있고, 상기 비트 라인들은 상기 제1 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제1 비트 라인, 상기 제2 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제2 비트 라인 및 상기 제3 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제3 비트 라인을 포함할 수 있으며, 상기 워드 라인들은 상기 제1 메모리 셀의 게이트 전극에 전기적으로 접속되며 프로그램 전압이 공급되는 프로그램 워드 라인을 포함할 수 있고, 상기 전압들은 상기 프로그램 전압 및 총 검증 전압들을 포함할 수 있으며, 상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압, 상기 제2 메인 검증 전압 및 상기 제3 프로그램 상태를 검증하기 위한 제3 메인 검증 전압과 비교될 수 있고, 비교된 결과를 기반으로 상기 제3 비트 라인에 공급되는 전압의 레벨이 결정될 수 있고, 상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태는 상기 총 검증 전압들 중 적어도 일부를 사용하여 프리 검증, 미들 검증 및 메인 검증될 수 있다.
실시예에 따라, 상기 제어 로직은 상기 제3 메모리 셀의 문턱 전압을 상기 제1 메인 검증 전압, 상기 제2 메인 검증 전압 및 상기 제3 메인 검증 전압과 비교할 수 있고, 상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제1 진행 상태라고 판단할 수 있으며, 상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 높고 상기 제2 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제2 진행 상태라고 판단할 수 있고, 상기 제3 메모리 셀의 문턱 전압이 상기 제2 메인 검증 전압보다 높고 상기 제3 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제3 진행 상태라고 판단할 수 있고, 상기 제3 메모리 셀의 문턱 전압이 상기 제3 메인 검증 전압보다 높은 경우, 상기 제3 메모리 셀의 상태를 제4 진행 상태라고 판단할 수 있다.
실시예에 따라, 상기 제3 메모리 셀의 상태가 상기 제1 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제1 비트 라인 레벨이 될 수 있고, 상기 제3 메모리 셀의 상태가 상기 제2 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제2 비트 라인 레벨이 될 수 있으며, 상기 제3 메모리 셀의 상태가 상기 제3 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제3 비트 라인 레벨이 될 수 있고, 상기 제3 메모리 셀의 상태가 상기 제4 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제4 비트 라인 레벨이 될 수 있으며, 상기 제2 비트 라인 레벨은 상기 제1 비트 라인 레벨보다 높고 상기 제3 비트 라인 레벨보다 낮으며, 상기 제4 비트 라인 레벨은 상기 제3 비트 라인 레벨보다 높을 수 있고, 상기 비트 라인들 모두에 공급되는 전압의 레벨이 상기 제4 비트 라인 레벨이 될 때까지 상기 프로그램 전압이 반복해서 공급되고, 시간이 경과함에 따라 상기 프로그램 전압의 레벨이 증가할 수 있다.
또한, 본 발명은 반도체 메모리 장치의 프로그램 방법이라는 다른 일면을 갖는다. 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 셀 스트링들에 전기적으로 접속되는 비트 라인들 및 상기 메모리 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함하고, 상기 메모리 셀 어레이 내의 프로그램될 페이지는 제1 프로그램 상태로 프로그램되는 제1 메모리 셀, 제2 프로그램 상태로 프로그램되는 제2 메모리 셀 및 제3 프로그램 상태로 프로그램되는 제3 메모리 셀을 포함하고, 상기 워드 라인들은 상기 제1 메모리 셀의 게이트 전극에 전기적으로 접속되는 프로그램 워드 라인을 포함하는 반도체 메모리 장치의 프로그램 방법으로, 상기 프로그램 워드 라인에 프로그램 전압을 공급하는 단계, 상기 프로그램될 페이지 내 메모리 셀들의 진행 상태를 판단하는 단계, 판단된 메모리 셀들의 진행 상태를 기반으로 각각의 비트 라인에 공급되는 전압의 레벨을 결정하는 단계를 포함할 수 있고, 상기 메모리 셀들의 진행 상태를 판단하는 단계에서, 상기 제1 프로그램 상태를 검증하기 위한 제1 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 프리 검증 전압으로 사용될 수 있다.
실시예에 따라, 상기 메모리 셀들의 진행 상태를 판단하는 단계는, 상기 프로그램될 페이지 내 메모리 셀들의 문턱 전압을 측정하는 단계, 진행 상태가 판단되지 않은 메모리 셀 중 하나를 선택하는 단계, 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계, 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계를 포함할 수 있고, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제1 진행 상태라고 판단될 수 있으며, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 높은 경우, 상기 선택된 메모리 셀이 제3 진행 상태라고 판단될 수 있다.
실시예에 따라, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 높고 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제2 진행 상태라고 판단될 수 있다.
실시예에 따라, 상기 반도체 메모리 장치의 프로그램 방법은 상기 프로그램될 페이지 내 모든 메모리 셀들의 진행 상태가 제3 진행 상태가 될 때까지 상기 프로그램 워드 라인에 프로그램 전압을 공급하는 단계를 수행하고, 상기 프로그램 전압의 레벨은 시간이 경과함에 따라 증가하며, 상기 각각의 비트 라인에 공급되는 전압의 레벨을 결정하는 단계는, 상기 제1 진행 상태를 가지는 메모리 셀에 대응하는 비트 라인에 제1 비트 라인 레벨의 전압을 공급하기로 결정하는 단계, 상기 제2 진행 상태를 가지는 메모리 셀에 대응하는 비트 라인에 제2 비트 라인 레벨의 전압을 공급하기로 결정하는 단계 및 상기 제3 진행 상태를 가지는 메모리 셀에 대응하는 비트 라인에 제3 비트 라인 레벨의 전압을 공급하기로 결정하는 단계를 포함할 수 있다.
실시예에 따라, 상기 선택된 메모리 셀이 제2 진행 상태임에도 불구하고, 직전 루프에서의 상기 선택된 메모리 셀이 제1 진행 상태인 경우, 상기 선택된 메모리 셀을 상태 변경 메모리 셀이라고 설정할 수 있다.
실시예에 따라, 상기 반도체 메모리 장치의 프로그램 방법은 상태 변경 메모리 셀이 존재하지 않는 경우 다음 루프에서 공급될 프로그램 전압의 레벨을 증가시키고 상기 상태 변경 메모리 셀이 존재하는 경우 상기 다음 루프에서 공급될 프로그램 전압의 레벨을 유지하며, 상기 각각의 비트 라인에 공급되는 전압의 레벨을 결정하는 단계는, 상기 상태 변경 메모리 셀에 대응하는 비트 라인에 제1 비트 라인 레벨의 전압을 공급하기로 결정하는 단계를 더 포함할 수 있다.
실시예에 따라, 상기 메모리 셀들의 진행 상태를 판단하는 단계는 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계를 더 포함할 수 있고, 상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계는 상기 문턱 전압을 측정하는 단계 이후 및 상기 진행 상태가 판단되지 않은 메모리 셀 중 하나를 선택하는 단계 이전에 수행되며, 상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계에서, 상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 제3 진행 상태로 판단할 수 있다.
실시예에 따라, 상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계는 직전 루프에서 상태 변경 메모리 셀이었던 메모리 셀의 진행 상태를 더 판단하고, 기설정된 횟수 이전의 루프에서 상태 변경 메모리 셀로 설정된 경우, 상기 상태 변경 메모리 셀로의 설정이 해제될 수 있다.
실시예에 따라, 상기 메모리 셀들의 진행 상태를 판단하는 단계에서, 상기 제2 프로그램 상태를 검증하기 위한 제2 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 미들 검증 전압으로 사용될 수 있다.
실시예에 따라, 상기 메모리 셀들의 진행 상태를 판단하는 단계는, 상기 프로그램될 페이지 내 메모리 셀들의 문턱 전압을 측정하는 단계, 진행 상태가 판단되지 않은 메모리 셀 중 하나를 선택하는 단계, 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계, 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계를 포함할 수 있고, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제1 진행 상태라고 판단될 수 있으며, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 높고 상기 선택된 메모리 셀에 대응하는 상태의 미들 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제2 진행 상태라고 판단될 수 있고, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 미들 검증 전압보다 높고 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제3 진행 상태라고 판단될 수 있으며, 상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 높은 경우, 상기 선택된 메모리 셀이 제4 진행 상태라고 판단될 수 있다.
본 발명의 실시예에 따르면, 프로그램에 소요되는 시간이 단축된 반도체 메모리 장치 및 그 프로그램 방법이 제공된다.
또한, 본 발명의 실시예에 따르면, 한 메모리 셀에 대응하는 상태의 프리 검증 전압과 메인 검증 전압 사이 갭을 충분히 확보하여 프로그램에 소요되는 시간이 단축된 반도체 메모리 장치 및 그 프로그램 방법이 제공된다.
또한, 본 발명의 실시예에 따르면, 한 메모리 셀의 프로그램 진행 상태를 검증할 때 대응하는 상태의 프리 검증 전압, 미들 검증 전압 및 메인 검증 전압이 사용되어 프로그램 시간을 단축되면서도 프로그램으로 인한 문턱 전압의 분포 폭이 감소된 반도체 메모리 장치 및 그 프로그램 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 프로그램될 페이지 내 메모리 셀들의 문턱 전압 및 프로그램 워드 라인에 공급되는 검증 전압들의 일 실시예를 설명하기 위한 도면이다.
도 3은 도 1의 프로그램될 페이지 내 메모리 셀들의 문턱 전압 및 프로그램 워드 라인에 공급되는 검증 전압들의 다른 실시예를 설명하기 위한 도면이다.
도 4는 도 1의 프로그램 워드 라인에 공급되는 전압들을 설명하기 위한 도면이다.도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 6은 도 5의 S1200 단계의 일 실시예를 상세히 설명하기 위한 도면이다.
도 7은 도 5의 S1200 단계의 다른 실시예를 상세히 설명하기 위한 도면이다.
도 8은 도 5의 S1300 단계의 일 실시예를 상세히 설명하기 위한 도면이다.
도 9는 도 5의 S1300 단계의 다른 실시예를 상세히 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 1을 참조하면, 반도체 메모리 장치는 입출력 인터페이스(100), 데이터 버퍼(200), 페이지 버퍼(300), 메모리 셀 어레이(400), 제어 로직(500), 전압 생성부(600) 및 어드레스 디코더(700)를 포함한다.
입출력 인터페이스(100)는 외부(미도시)로부터 명령(CMD), 데이터(DATA)를 수신한다. 명령(CMD)이 프로그램 명령인 경우, 입출력 인터페이스(100)는 외부(미도시)로부터의 데이터(DATA)가 프로그램될 주소(ADDR)를 더 수신할 수도 있다.
데이터 버퍼(200)는 입출력 인터페이스(100)로부터의 데이터(DATA)를 수신한다. 데이터 버퍼(200)는 제어 로직(500)으로부터의 데이터 버퍼 제어 신호(DBCT)에 응답하여 데이터(DATA)를 수신할 수 있고, 수신이 완료되는 경우 제어 로직(500)에 데이터 버퍼 응답 신호(DBR)을 송신할 수도 있다.
페이지 버퍼(300)는 데이터 버퍼(200)로부터의 데이터(DATA)를 수신한다. 페이지 버퍼(300)는 제어 로직(500)으로부터의 페이지 버퍼 제어 신호(PBCT)에 응답하여 데이터(DATA)를 수신할 수 있고, 수신이 완료되는 경우 제어 로직(500)에 페이지 버퍼 응답 신호(DBR)을 송신할 수도 있다.
메모리 셀 어레이(400)는 페이지들을 가지며, 각각의 페이지는 메모리 셀들을 가진다. 페이지들 내 메모리 셀들의 게이트 전극은 워드 라인들(WL0 ... WLk ... WLn, k는 양의 정수, n은 k보다 큰 양의 정수)에 전기적으로 접속되고, 메모리 셀 어레이(400) 셀 스트링들의 한쪽 끝은 비트 라인들(BL1, BL2, BL3, BL4, BL5)에 연결되고, 다른 쪽 끝은 공통 소스 라인(CSL)에 연결되어 있다. 외부(미도시)로부터의 프로그램 명령에 응답하여, 페이지(400-k)에 데이터(DATA)가 프로그램된다고 가정한다. 즉, 이하의 설명에서, 프로그램될 페이지는 페이지(400-k)이고, 프로그램 워드 라인은 워드 라인(WLk)이다. 프로그램될 페이지(400-k)는 메모리 셀들(C(k, 1), C(k, 2), C(k, 3), C(k, 4), C(k, 5))을 포함하고, 메모리 셀들(C(k, 1), C(k, 2), C(k, 3), C(k, 4), C(k, 5))은 비트 라인들(BL1, BL2, BL3, BL4, BL5)에 각각 대응한다. 비트 라인들(BL1, BL2, BL3, BL4, BL5)에 공급되는 전압의 레벨은 데이터(DATA) 및 대응하는 셀들(C(k, 1) 내지 C(k, 5))의 프로그램 완료 여부를 기반으로 결정될 수 있다. 또한, 메모리 셀 스트링에 포함된 트랜지스터들의 게이트 전극은 소스 선택 라인(SSL) 또는 데이터 선택 라인(DSL)에 전기적으로 접속될 수 있다. 비트 라인의 개수는 실시예에 불과하다.
제어 로직(500)은 데이터 버퍼(200)에 데이터 버퍼 제어 신호(DBCT)를 송신하는 것에 의해 데이터 버퍼(200)를 제어하고, 페이지 버퍼(300)에 페이지 버퍼 제어 신호(PBCT)를 송신하는 것에 의해 페이지 버퍼(300)를 제어한다. 또한, 제어 로직(500)은 전압 생성부 제어 신호(VSCT)를 송신하는 것에 의해 전압 생성부(600)를 제어한다. 외부(미도시)로부터 주소(ADDR)가 수신되는 경우, 제어 로직(500)은 주소(ADDR)를 어드레스 디코더(700)로 송신한다. 외부(미도시)로부터 주소(ADDR)가 수신되지 않은 경우, 내부 알고리즘에 의해 주소(ADDR)를 결정하고, 결정된 주소(ADDR)를 어드레스 디코더(700)로 송신한다. 실시예에 따라, 제어 로직(500)은 레벨 변경 지연 로직(510)을 포함하고, 레벨 변경 지연 로직(510)은 문턱 전압의 변화에 응답하여 비트 라인에 공급될 전압 레벨의 변화 및 페이지(400-k)에 공급될 프로그램 전압의 증가를 지연시킬 수 있다. 제어 로직(500)은 상태 변경 메모리 셀이 존재하는지 여부를 판단할 수 있고, 상태 변경 메모리 셀이 존재하는 경우, 레벨 변경 지연 로직(510)이 비트 라인에 공급될 전압 레벨의 변화 및 페이지(400-k)에 공급될 프로그램 전압의 증가를 지연시킨다. 레벨 변경 지연 로직(510)의 상세 내용은 이후에 상세히 설명될 것이다.
전압 생성부(600)는 메모리 셀 어레이(400)의 워드 라인들(WL0 내지 WLn)에 공급되는 전압들을 생성한다. 전압들은 프로그램 전압(VPGM), 총 검증 전압들(VTV) 및 기타 전압들(VETC)을 포함한다. 프로그램 워드 라인(WLk)에는 프로그램 전압(VPGM) 및 총 검증 전압들(VTV)이 공급되고, 나머지 워드 라인들(WL0 내지 WLk-1 및 WLk+1 내지 WLn), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에는 기타 전압들(VETC)이 공급될 수 있다. 프로그램 전압(VPGM)의 레벨은 전압 생성부 제어 신호(VSCT)의 레벨을 기반으로 결정된다.
어드레스 디코더(700)는 제어 로직(500)으로부터 주소(ADDR)를 수신하고, 워드 라인들, 소스 선택 라인 및 데이터 선택 라인(WL0 내지 WLn, SSL, DSL) 중 하나에 전압 생성부(600)로부터의 전압들(VPGM, VTV, VETC) 중 하나를 공급할 수 있다.
도 2는 도 1의 프로그램될 페이지 내 메모리 셀들의 문턱 전압 및 프로그램 워드 라인에 공급되는 검증 전압들을 설명하기 위한 도면이다. 이하에서, 프로그램될 페이지 내 메모리 셀들의 문턱 전압 및 프로그램 워드 라인에 공급되는 검증 전압들이 도 1 및 도 2를 참조하여 설명될 것이다.
도 2는 한 메모리 셀에 4개의 비트가 저장되는 방식을 설명하기 위한 도면으로, 문턱 전압 순서대로 비-프로그램 상태(Er) 및 제1 상태 내지 제15 상태(P1 내지 P15)로 분류될 수 있다. 그러나 한 메모리 셀 내 저장되는 비트의 수 및 상태의 수는 실시예에 불과하다. 프로그램될 페이지(400-k)에 프로그램되는 경우, 프로그램이 제대로 되었는지 각각의 메모리 셀(C(k, 1), C(k, 2), C(k, 3), C(k, 4), C(k, 5))의 문턱 전압이 특정 전압 이상인지 검증한다. 최근에는 하나의 메모리 셀에 프리 검증 전압 및 메인 검증 전압을 사용하여 프리 검증 및 메인 검증을 하는 방식이 사용되고 있다. 그러나, 15개의 상태들(P1 내지 P15)에 대해 각각 다른 레벨을 가지는 프리 검증 전압 및 메인 검증 전압을 생성하는 경우 프로그램에 소요되는 시간을 증가시키는 문제점이 있다. 프리 검증 전압 및 메인 검증 전압을 사용하여 검증하는 경우, 메모리 셀의 문턱 전압이 대응하는 상태의 프리 검증 전압보다 낮은 경우 메모리 셀이 제1 진행 상태로 판단될 수 있고, 대응하는 상태의 프리 검증 전압보다는 높고 대응하는 상태의 메인 검증 전압보다 낮은 경우 메모리 셀이 제2 진행 상태로 판단될 수 있으며, 대응하는 상태의 메인 검증 전압보다 높은 경우 메모리 셀이 제3 진행 상태로 판단될 수 있다. 제1 내지 제3 진행 상태는 메모리 셀들(C(k, 1) 내지 C(k, 5))의 프로그램 진행 상태를 의미한다. 제1 진행 상태를 가지는 메모리 셀은 문턱 전압의 가장 빠른 변화가 필요하고, 제2 진행 상태를 가지는 메모리 셀은 문턱 전압의 느린 변화가 필요하며, 제3 진행 상태를 가지는 메모리 셀은 프로그램이 완료되었으므로 프로그램의 문턱 전압의 변화가 필요하지 않다.
본 발명의 일 실시예에서의 총 검증 전압들(VTV)은 제1 내지 제 17 총 검증 전압(VTV1 내지 VTV17)을 포함한다. 총 검증 전압들(VTV) 중 제1 내지 제15 총 검증 전압(VTV1 내지 VTV15)은 각각 제1 내지 제15 상태(P1 내지 P15)의 프리 검증에 사용되는 프리 검증 전압들(PV1 내지 PV15)에 대응하고, 제3 내지 제17 총 검증 전압(VTV3 내지 VTV17)은 각각 제1 내지 제15 상태(P1 내지 P15)의 메인 검증에 사용되는 메인 검증 전압들(MV1 내지 MV15)에 대응한다. 따라서, 제1 상태(P1)를 검증하기 위한 메인 검증 전압(MV1)이 제3 상태(P3)를 검증하기 위한 프리 검증 전압(PV3)으로 사용된다. 구체적으로, 제1 상태(P1)의 메인 검증 전압(MV1) 및 제3 상태(P3)의 프리 검증 전압(PV3)에 대응하는 제3 총 검증 전압(VTV3)을 사용하여, 제1 상태(P1)가 메인 검증될 수 있고 제3 상태(P3)가 프리 검증될 수 있다. 설명의 편의를 위해, 제1 메모리 셀, 제2 메모리 셀 및 제3 메모리 셀이 각각 메모리 셀(C(k, 1)), 메모리 셀(C(k, 2)) 및 메모리 셀(C(k, 3))이라고 가정할 수 있다. 메모리 셀(C(k, 1))에 대응하는 제1 프로그램 상태는 제1 내지 제15 상태(P1 내지 P15) 중 하나일 수 있고, 메모리 셀(C(k, 2))에 대응하는 제2 프로그램 상태는 제2 내지 제16 상태(P2 내지 P16) 중 하나일 수 있으며, 메모리 셀(C(k, 3))에 대응하는 제3 프로그램 상태는 제3 내지 제17 상태(P3 내지 P17) 중 하나일 수 있다. 설명의 편의를 위해, 제1 프로그램 상태가 제1 상태(P1)이고, 제2 프로그램 상태가 제2 상태(P2)이며, 제3 프로그램 상태가 제3 상태(P3)이라 가정할 수 있다. 그러나, 이는 제2 프로그램 상태가 제1 프로그램 상태보다 한 단계 또는 그 이상의 높은 문턱 전압 분포를 가지고 제3 프로그램 상태보다 한 단계 또는 그 이상의 낮은 문턱 전압 분포를 가지는 경우의 예시에 불과하다. 메모리 셀(C(k, 1))에 대응하는 제1 상태(P1)를 검증하기 위한 메인 검증 전압(MV1)이 메모리 셀(C(k, 3))에 대응하는 제3 상태(P3)를 검증하기 위한 프리 검증 전압(PV3)으로 사용될 수 있다. 프로그램이 완료된 이후, 메모리 셀(C(k, 2))의 문턱 전압은 메모리 셀(C(k, 1))의 문턱 전압보다 높고 메모리 셀(C(k, 3))의 문턱 전압보다 낮다. 메모리 셀(C(k, 1))의 프리 검증에 사용되는 프리 검증 전압(PV1=VTV1)과 메인 검증에 사용되는 메인 검증 전압(MV1=VTV3) 사이 레벨 차이가 충분히 확보되므로, 제2 진행 상태로 판단되는 구간이 증가하여 프로그램으로 인한 문턱 전압의 분포 폭을 감소시킬 수 있다. 또한, 문턱 전압의 분포 폭이 감소되어 ISPP 방식에서의 프로그램 전압 증가 폭을 크게 할 수 있으므로, 프로그램 시간이 단축될 수 있다.
도 3은 도 1의 프로그램될 페이지 내 메모리 셀들의 문턱 전압 및 프로그램 워드 라인에 공급되는 검증 전압들의 다른 실시예를 설명하기 위한 도면이다. 도 3은 도 2와 매우 유사하고, 미들 검증 전압이 추가되었는지 여부만 다르다.
도 3의 경우, 하나의 메모리 셀에 프리 검증 전압, 미들 검증 전압 및 메인 검증 전압을 사용하여 프리 검증, 미들 검증 및 메인 검증을 한다. 프리 검증 전압, 미들 검증 전압 및 메인 검증 전압을 사용하여 검증하는 경우, 메모리 셀의 문턱 전압이 대응하는 상태의 프리 검증 전압보다 낮은 경우 메모리 셀이 제1 진행 상태로 판단될 수 있고, 대응하는 상태의 프리 검증 전압보다는 높고 대응하는 상태의 미들 검증 전압보다 낮은 경우 메모리 셀이 제2 진행 상태로 판단될 수 있다. 또한, 메모리 셀의 문턱 전압이 대응하는 상태의 미들 검증 전압보다는 높고 대응하는 상태의 메인 검증 전압보다 낮은 경우 메모리 셀이 제3 진행 상태로 판단될 수 있고, 대응하는 상태의 메인 검증 전압보다 높은 경우 메모리 셀이 제4 진행 상태로 판단될 수 있다. 제1 내지 제4 진행 상태는 메모리 셀들(C(k, 1) 내지 C(k, 5))의 프로그램 진행 상태를 의미한다. 제1 진행 상태를 가지는 메모리 셀은 문턱 전압의 가장 빠른 변화가 필요하고, 제2 진행 상태를 가지는 메모리 셀은 문턱 전압의 느린 변화가 필요하며, 제3 진행 상태를 가지는 메모리 셀은 더욱 느린 변화가 필요하고, 제4 진행 상태를 가지는 메모리 셀은 프로그램이 완료되었으므로 프로그램의 문턱 전압의 변화가 필요하지 않다. 하나의 프로그램 상태에 대해 3개의 검증 전압들(프리 검증 전압, 미들 검증 전압 및 메인 검증 전압)을 사용하는 경우, 2개의 검증 전압들(프리 검증 전압 및 메인 검증 전압)을 사용하는 경우에 비해 프로그램 시간을 단축시키면서도 프로그램으로 인한 문턱 전압의 분포 폭을 감소시킬 수 있다.
도 3에서의 총 검증 전압들(VTV)은 제1 내지 제 17 총 검증 전압(VTV1 내지 VTV17)을 포함한다. 총 검증 전압들(VTV) 중 제1 내지 제15 총 검증 전압들(VTV1 내지 VTV15)은 각각 제1 내지 제15 상태(P1 내지 P15)의 프리 검증에 사용되는 프리 검증 전압들(PV1 내지 PV15)에 대응하고, 제2 내지 제16 총 검증 전압들(VTV2 내지 VTV16)은 각각 제1 내지 제15 상태(P1 내지 P15)의 미들 검증에 사용되는 미들 검증 전압들(MDV1 내지 MDV15)에 대응하며, 제3 내지 제17 총 검증 전압들(VTV3 내지 VTV17)은 각각 제1 내지 제15 상태(P1 내지 P15)의 메인 검증에 사용되는 메인 검증 전압들(MV1 내지 MV15)에 대응한다.
설명의 편의를 위해, 제1 메모리 셀, 제2 메모리 셀 및 제3 메모리 셀이 각각 메모리 셀(C(k, 1)), 메모리 셀(C(k, 2)) 및 메모리 셀(C(k, 3))이라고 가정할 수 있다. 또한, 메모리 셀(C(k, 1))에 대응하는 제1 프로그램 상태가 제1 상태(P1)이고, 메모리 셀(C(k, 2))에 대응하는 제2 프로그램 상태가 제2 상태(P2)이며, 메모리 셀(C(k, 3))에 대응하는 제3 프로그램 상태가 제3 상태(P3)이라 가정할 수 있다. 그러나, 이는 제2 프로그램 상태가 제1 프로그램 상태보다 한 단계 또는 그 이상의 높은 문턱 전압 분포를 가지고 제3 프로그램 상태보다 한 단계 또는 그 이상의 낮은 문턱 전압 분포를 가지는 경우의 예시에 불과하다. 메모리 셀(C(k, 1))에 대응하는 제1 상태(P1)를 검증하기 위한 메인 검증 전압(MV1=VTV3)이 메모리 셀(C(k, 3))의 제3 상태(P3)를 검증하기 위한 프리 검증 전압(PV3=VTV3)으로 사용될 수 있고, 메모리 셀(C(k, 2))에 대응하는 제2 상태(P2)를 검증하기 위한 메인 검증 전압(MV2=VTV4)이 메모리 셀(C(k, 3))의 제3 상태(P3)를 검증하기 위한 미들 검증 전압(MDV3=VTV4)으로 사용될 수 있다. 프로그램이 완료된 이후, 메모리 셀(C(k, 2))의 문턱 전압은 메모리 셀(C(k, 1))의 문턱 전압보다 높고 메모리 셀(C(k, 3))의 문턱 전압보다 낮다.
도 4는 도 1의 프로그램 워드 라인에 공급되는 전압들을 설명하기 위한 도면이다.
본 발명에서, 프로그램 전압(VPGM)은 펄스 형태로 공급될 수 있고, 시간이 경과함에 따라 적어도 한 번 프로그램 전압(VPGM)의 레벨이 증가할 수 있다. 이러한 방식을 ISPP(Increment Step Pulse Program) 방식이라 부른다. ISPP 방식은 프로그램 전압을 인가한 후, 각각의 메모리 셀의 프로그램 진행 상태를 검증 전압을 사용하여 검증한다.
ISPP 방식의 첫번째 루프(LOOP(1))에서, 첫번째 프로그램 전압(VPGM(1))이 프로그램 워드 라인(WLk)에 공급된다. 그 이후, 총 검증 전압들(VTV1 내지 VTV17)이 프로그램 워드 라인(WLk)에 공급된다. 총 검증 전압들(VTV1 내지 VTV17)을 사용하여 프로그램될 페이지(400-k) 내 메모리 셀들의 문턱 전압이 측정될 수 있고, 그로 인해 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태가 판단될 수 있다. 첫번째 루프(LOOP(1))가 종료된 이후, 두번째 루프(LOOP(2))가 수행된다. 두번째 프로그램 전압(VPGM(2))이 프로그램 워드 라인(WLk)에 공급된다. 여기서, 두번째 프로그램 전압(VPGM(2))의 레벨은 첫번째 프로그램 전압(VPGM(1))의 레벨보다 크다. 즉, 시간이 경과함에 따라 프로그램 전압의 레벨이 적어도 한 번 증가한다.
실시예에 따라, 기설정된 조건을 만족하는 경우 프로그램 전압의 레벨이 시간이 지남에도 불구하고 유지될 수 있다. 기설정된 조건은 프로그램될 페이지(400-k) 내 적어도 하나의 상태 변경 메모리 셀이 존재하는 것이다. 프로그램될 페이지(400-k) 내 메모리 셀(예를 들어, C(k, 1))이 프로그램 전압(VPGM(2))의 공급되기 전에는 제1 진행 상태이고 프로그램 전압(VPGM(2))의 공급된 이후 제2 진행 상태인 경우, 메모리 셀(C(k, 1))이 상태 변경 메모리 셀로 설정된다. 세번째 프로그램 전압(VPGM(3))의 레벨은 두번째 프로그램 전압(VPGM(2))의 레벨과 동일하다. 기설정된 조건 및 상태 변경 메모리 셀의 자세한 내용은 이후에 도 5, 도 6 및 도 8을 참조하여 상세히 설명될 것이다.
m번째(m은 양의 정수) 프로그램 전압(VPGM(m))이 공급된 이후, 모든 프로그램될 페이지(400-k) 내 메모리 셀(C(k, 1) 내지 C(k, 5))의 문턱 전압이 대응하는 프로그램 상태의 메인 검증 전압보다 높은 경우, 프로그램될 페이지(400-k) 내 모든 메모리 셀들이 제대로 프로그램되었으므로 프로그램 전압의 공급이 중지된다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 이하에서, 도 1 내지 도 5를 참조하여 반도체 메모리 장치의 프로그램 방법(S1000)이 설명될 것이다.
S1100 단계에서, 프로그램 워드 라인(WLk)에 프로그램 전압이 공급된다. 첫번째 루프(LOOP(1))인 경우, 프로그램 워드 라인(WLk)에 프로그램 전압(VPGM(1))이 공급된다.
S1200 단계에서, 프로그램 워드 라인(WLk)에 총 검증 전압들(VTV1 내지 VTV17)이 공급된다. 그 이후, 프로그램될 페이지(400-k) 내 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태가 판단된다. S1200 단계의 상세한 내용은 도 5 또는 도 6을 참조하여 이후에 설명될 것이다.
S1300 단계에서, 판단된 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태를 기반으로 각각의 비트 라인(BL1 내지 BL5)에 공급될 전압의 레벨이 결정된다. S1300 단계의 상세한 내용은 도 7 또는 도 8을 참조하여 이후에 설명될 것이다.
S1400 단계에서, 모든 메모리 셀들(C(k, 1) 내지 C(k, 5))의 문턱 전압이 대응하는 프로그램 상태의 메인 검증 전압보다 높은지 여부가 판단된다. 모든 메모리 셀들(C(k, 1) 내지 C(k, 5))의 문턱 전압이 대응하는 프로그램 상태의 메인 검증 전압보다 높은 경우, 프로그램 전압의 추가적인 공급이 필요하지 않다고 판단되므로 프로그램 전압의 추가적인 공급이 중단된다. 그렇지 않은 경우, S1500 단계가 수행된다.
S1500 단계에서, 상태 변경 메모리 셀이 존재하는지 여부가 판단된다. 상태 변경 메모리 셀이 존재하는 경우, S1100 단계가 수행된다. 예를 들어, 두번째 프로그램 전압(VPGM(2))의 공급 이후 상태 변경 메모리 셀이 존재하는 경우, 그 이후에 공급되는 프로그램 전압(VPGM(3))의 레벨은 두번째 프로그램 전압(VPGM(2))의 레벨과 동일하다. 상태 변경 메모리 셀이 존재하지 않는 경우, S1600 단계가 수행된다. S1500 단계는 선택적인 단계이므로 생략될 수 있다. S1500 단계가 생략되는 경우, S1400 단계 이후 S1600 단계가 수행된다.
S1600 단계에서, 다음 루프에서 공급될 프로그램 전압의 레벨이 증가된다. 예를 들어, 첫번째 루프(LOOP(1))가 수행된 경우, S1600 단계에 의해 다음 루프인 두번?? 루프(LOOP(2))에서 공급될 프로그램 전압의 레벨이 증가된다.
도 4에서 도시되었던 하나의 루프(LOOP(1) 내지 LOOP(m) 중 하나)는 S1100 단계부터 S1600 단계가 한 번 수행되는 것에 대응한다.
도 6은 도 5의 S1200 단계의 일 실시예를 상세히 설명하기 위한 도면이다. 이하에서, S1200 단계가 도 1, 도 2, 도 4, 도 5 및 도 6을 참조하여 설명될 것이다.
S1210 단계에서, 프로그램될 페이지(400-k) 내 메모리 셀들(C(k, 1) 내지 C(k, 5))의 문턱 전압이 측정된다. 프로그램 워드 라인(WLk)에 공급되는 총 검증 전압들(VTV1 내지 VTV17)을 사용하여 메모리 셀들(C(k, 1) 내지 C(k, 5))의 문턱 전압이 측정된다.
S1220 단계에서, 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태가 판단된다. 제3 진행 상태였던 메모리 셀의 경우는 프로그램이나 이레이즈(ERASE)되지 않으므로 더 이상 그 진행 상태가 변하지 않는다. 따라서, 한 번 제3 진행 상태로 판단된 메모리 셀은 별도의 비교 없이 제3 진행 상태로 판단되어도 무방하다. 만약 상태 변경 메모리 셀 여부를 판단하고, 상태 변경된 메모리 셀로 설정되는 경우 기설정된 지연 횟수만큼 프로그램 전압의 레벨의 변경 및 상태 변경된 메모리 셀의 진행 상태 변경을 지연시키는 경우, S1220 단계에서 상태 변경된 메모리 셀의 진행 상태도 판단될 수 있다. 이 경우, 상태 변경된 메모리 셀은 별도의 비교 없이 제1 진행 상태로 판단되어도 무방하다. 기설정된 지연 횟수가 q번(q는 양의 정수)인 경우, 상태 변경 메모리 셀을 제1 진행 상태로 판단하는 대신 카운터를 1씩 감소시킬 수 있다. 특정 메모리 셀이 상태 변경 메모리 셀로 설정된 이후 루프(LOOP)가 q번 수행되는 경우, 카운터가 0이 되고, 상태 변경 메모리 셀로의 설정이 해제된다. 즉, 기설정된 횟수 이전의 루프에서 상태 변경 메모리 셀로 설정된 경우, 상기 상태 변경 메모리 셀로의 설정이 해제될 수 있다. S1220 단계는 선택적인 단계이므로, 생략될 수 있다.
S1230 단계에서, 진행 상태가 판단되지 않은 메모리 셀 중 하나가 선택된다. 실시예에 따라 S1220 단계가 수행되는 경우, 이전 루프에서 제3 단계로 판단되거나 상태 변경 메모리 셀로 설정된 메모리 셀은 이미 진행 상태의 판단이 완료되었을 수 있다. 이미 그 진행 상태가 판단된 메모리 셀을 제외한 메모리 셀 중 하나가 선택된다. S1220 단계가 생략된 경우는 모든 메모리 셀들(C(k, 1) 내지 C(k, 5)) 중 하나가 선택된다. 설명의 편의를 위해, 선택된 메모리 셀이 메모리 셀(C(k, 1))이고, 메모리 셀(C(k, 1))은 제1 상태(P1)로 프로그램되어야 한다고 가정한다.
S1240 단계에서, 메모리 셀(C(k, 1))의 문턱 전압이 메모리 셀(C(k, 1))에 대응하는 상태(P1)의 프리 검증 전압(PV1=VTV1)과 비교된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 프리 검증 전압(PV1)보다 낮은 경우, S1241 단계가 수행된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 프리 검증 전압(PV1)보다 높은 경우, S1250 단계가 수행된다.
S1241 단계에서, 메모리 셀(C(k, 1))이 제1 진행 상태라고 판단된다.
S1250 단계에서, 메모리 셀(C(k, 1))의 문턱 전압이 메모리 셀(C(k, 1))에 대응하는 상태(P1)의 메인 검증 전압(MV1=VTV3)과 비교된다. 상태(P1)의 메인 검증 전압(MV1=VTV3)은 상태(P3)의 프리 검증 전압(PV3=VTV3)으로 사용될 수 있다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 메인 검증 전압(MV1)보다 낮은 경우, S1251 단계가 수행된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 메인 검증 전압(MV1)보다 높은 경우, S1260 단계가 수행된다.
S1251 단계에서, 직전 루프에서의 메모리 셀(C(k, 1))의 진행 상태가 제1 진행 상태였는지 여부가 판단된다. 직전 루프에서의 메모리 셀(C(k, 1))의 진행 상태가 제1 진행 상태였던 경우, S1252 단계가 수행되고, 그렇지 않은 경우 S1253 단계가 수행된다. 상태 변경 메모리 셀 여부를 판단하지 않는 실시예의 경우, S1251 단계가 생략될 수 있다. 이 경우, S1250 단계에서 메모리 셀(C(k, 1))의 문턱 전압이 메인 검증 전압(MV1)보다 낮은 경우, S1253 단계가 수행된다. 상태 변경 메모리 셀을 판단하지 않는 실시예의 경우, 직전 루프에서의 메모리 셀(C(k, 1))의 진행 상태와 무관하게 S1253 단계가 수행된다.
S1252 단계에서, 메모리 셀(C(k, 1))이 상태 변경 메모리 셀로 설정된다. 설정된 직후, 메모리 셀(C(k, 1))의 카운터는 q로 설정된다. 그 후 S1220 단계가 수행될 때마다 메모리 셀(C(k, 1))의 카운터가 1씩 감소할 수 있다. 메모리 셀(C(k, 1))의 카운터는 레벨 변경 지연 로직(510)에 저장될 수 있다. 상태 변경 메모리 셀을 판단하지 않는 실시예의 경우, S1252 단계가 생략될 수 있다.
S1253 단계에서, 메모리 셀(C(k, 1))이 제2 진행 상태라고 판단된다.
S1260 단계에서, 메모리 셀(C(k, 1))이 제3 진행 상태라고 판단된다.
S1270 단계에서, 프로그램될 페이지(400-k) 내 모든 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태가 판단되었는지 여부가 판단된다. 만약 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태가 판단된 경우, S1200 단계가 종료된다. 그렇지 않은 경우, S1230 단계가 수행된다.
도 7은 도 5의 S1200 단계의 다른 실시예를 상세히 설명하기 위한 도면이다. 이하에서, S1200 단계가 도 1, 도 3, 도 4, 도 5 및 도 7을 참조하여 설명될 것이다.
S1210’ 단계에서, 프로그램될 페이지(400-k) 내 메모리 셀들(C(k, 1) 내지 C(k, 5))의 문턱 전압이 측정된다. 프로그램 워드 라인(WLk)에 공급되는 총 검증 전압들(VTV1 내지 VTV17)을 사용하여 메모리 셀들(C(k, 1) 내지 C(k, 5))의 문턱 전압이 측정된다.
S1220’ 단계에서, 직전 루프에서 제4 진행 상태였던 메모리 셀의 진행 상태가 판단된다. 제4 진행 상태였던 메모리 셀의 경우는 프로그램이나 이레이즈(ERASE)되지 않으므로 더 이상 그 진행 상태가 변하지 않는다. 따라서, 한 번 제4 진행 상태로 판단된 메모리 셀은 별도의 비교 없이 제4 진행 상태로 판단되어도 무방하다. S1220’에서는 상태 변경 메모리 셀 여부가 판단되지 않는다고 가정한다. S1220’ 단계는 선택적인 단계이므로, 생략될 수도 있다.
S1230’ 단계에서, 진행 상태가 판단되지 않은 메모리 셀 중 하나가 선택된다. 실시예에 따라 S1220’ 단계가 수행되는 경우, 이전 루프에서 제4 단계로 판단된 메모리 셀은 이미 진행 상태의 판단이 완료되었을 수 있다. 이미 그 진행 상태가 판단된 메모리 셀을 제외한 메모리 셀 중 하나가 선택된다. S1220’ 단계가 생략된 경우는 모든 메모리 셀들(C(k, 1) 내지 C(k, 5)) 중 하나가 선택된다. 설명의 편의를 위해, 선택된 메모리 셀이 메모리 셀(C(k, 1))이고, 메모리 셀(C(k, 1))은 제1 상태(P1)로 프로그램되어야 한다고 가정한다.
S1240’ 단계에서, 메모리 셀(C(k, 1))의 문턱 전압이 메모리 셀(C(k, 1))에 대응하는 상태(P1)의 프리 검증 전압(PV1=VTV1)과 비교된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 프리 검증 전압(PV1)보다 낮은 경우, S1241’ 단계가 수행된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 프리 검증 전압(PV1)보다 높은 경우, S1250’ 단계가 수행된다.
S1241’ 단계에서, 메모리 셀(C(k, 1))이 제1 진행 상태라고 판단된다.
S1250’ 단계에서, 메모리 셀(C(k, 1))의 문턱 전압이 메모리 셀(C(k, 1))에 대응하는 상태(P1)의 미들 검증 전압(MDV1=VTV2)과 비교된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 미들 검증 전압(MDV1)보다 낮은 경우, S1251’ 단계가 수행된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 미들 검증 전압(MDV1)보다 높은 경우, S1260’ 단계가 수행된다.
S1251’ 단계에서, 메모리 셀(C(k, 1))이 제2 진행 상태라고 판단된다.
S1260’ 단계에서, 메모리 셀(C(k, 1))의 문턱 전압이 메모리 셀(C(k, 1))에 대응하는 상태(P1)의 메인 검증 전압(MV1=VTV3)과 비교된다. 상태(P1)의 메인 검증 전압(MV1=VTV3)은 상태(P3)의 프리 검증 전압(PV3=VTV3)으로 사용될 수 있다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 메인 검증 전압(MV1)보다 낮은 경우, S1261’ 단계가 수행된다. 만약 메모리 셀(C(k, 1))의 문턱 전압이 메인 검증 전압(MV1)보다 높은 경우, S1270’ 단계가 수행된다.
S1261’ 단계에서, 메모리 셀(C(k, 1))이 제3 진행 상태라고 판단된다.
S1270’ 단계에서, 메모리 셀(C(k, 1))이 제4 진행 상태라고 판단된다. 제4 진행 상태이므로, 메모리 셀(C(k, 1))의 문턱 전압이 더 이상 변하지 않는다.
S1280’ 단계에서, 프로그램될 페이지(400-k) 내 모든 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태가 판단되었는지 여부가 판단된다. 만약 메모리 셀들(C(k, 1) 내지 C(k, 5))의 진행 상태가 판단된 경우, S1200 단계가 종료된다. 그렇지 않은 경우, S1230’ 단계가 수행된다.
도 8은 도 5의 S1300 단계를 상세히 설명하기 위한 도면이다. S1300 단계가 도 1, 도 2, 도 4, 도 5, 도 6 및 도 8을 참조하여 설명될 것이다. 설명의 편의를 위해, 제어 로직(500)이 상태 변경 메모리 셀 여부를 판단한다고 가정할 수 있다. 또한 설명의 편의를 위해, 메모리 셀(C(k, 1))은 제3 진행 상태를 가지고, 메모리 셀(C(k, 2))은 제2 진행 상태를 가지며, 메모리 셀(C(k, 3))은 제1 진행 상태를 가지고, 메모리 셀(C(k, 4))은 상태 변경 메모리 셀이라고 가정할 수 있다.
S1310 단계에서, 제1 진행 상태를 가지는 메모리 셀(C(k, 3))에 대응하는 비트 라인(BL3)에 제1 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제1 비트 라인 레벨은 그라운드(GND) 레벨일 수 있다.
S1320 단계에서, 제2 진행 상태를 가지는 메모리 셀(C(k, 2))에 대응하는 비트 라인(BL2)에 제2 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제2 비트 라인 레벨은 제1 비트 라인 레벨보다 높을 수 있다. 프로그램 전압(VPGM)의 공급에 의해, 메모리 셀(C(k, 2))의 문턱 전압이 변화하나, 프로그램 전압(VPGM)의 공급에 의한 메모리 셀(C(k, 2))의 문턱 전압의 변화량은 프로그램 전압(VPGM)의 공급에 의한 메모리 셀(C(k, 3))의 문턱 전압의 변화량보다 작다.
S1330 단계에서, 제3 진행 상태를 가지는 메모리 셀(C(k, 1))에 대응하는 비트 라인(BL1)에 제3 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제3 비트 라인 레벨은 제2 비트 라인 레벨보다 높을 수 있으며, 비트 라인(BL1)에 제3 비트 라인 레벨의 전압이 공급되는 경우, 메모리 셀(C(k, 1))의 문턱 전압이 프로그램 전압(VPGM)의 공급에도 불구하고 변하지 않는다.
S1340 단계에서, 상태 변경 메모리 셀(C(k, 4))에 대응하는 비트 라인(BL4)에 제1 비트 라인 레벨의 전압을 공급하기로 결정한다. S1340 단계는 상태 변경 메모리 셀 여부가 판단되는 경우에만 의미가 있으므로, 선택적인 과정이고 생략되어도 무방하다.
도 9는 도 5의 S1300 단계의 다른 실시예를 상세히 설명하기 위한 도면이다. S1300 단계가 도 1, 도 3, 도 4, 도 5, 도 7 및 도 9을 참조하여 설명될 것이다. 설명의 편의를 위해, 제어 로직(500)이 상태 변경 메모리 셀 여부를 판단하지 않는다고 가정할 수 있다. 또한 설명의 편의를 위해, 메모리 셀(C(k, 1))은 제4 진행 상태를 가지고, 메모리 셀(C(k, 2))은 제3 진행 상태를 가지며, 메모리 셀(C(k, 3))은 제2 진행 상태를 가지고, 메모리 셀(C(k, 4))은 제1 진행 상태를 가진다고 가정할 수 있다.
S1310’ 단계에서, 제1 진행 상태를 가지는 메모리 셀(C(k, 4))에 대응하는 비트 라인(BL4)에 제1 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제1 비트 라인 레벨은 그라운드(GND) 레벨일 수 있다. 프로그램 전압(VPGM)의 공급에 의해, 메모리 셀(C(k, 4))의 문턱 전압이 변화한다.
S1320’ 단계에서, 제2 진행 상태를 가지는 메모리 셀(C(k, 3))에 대응하는 비트 라인(BL3)에 제2 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제2 비트 라인 레벨은 제1 비트 라인 레벨보다 높을 수 있다. 프로그램 전압(VPGM)의 공급에 의해, 메모리 셀(C(k, 3))의 문턱 전압이 변화하나, 프로그램 전압(VPGM)의 공급에 의한 메모리 셀(C(k, 3))의 문턱 전압의 변화량은 프로그램 전압(VPGM)의 공급에 의한 메모리 셀(C(k, 4))의 문턱 전압의 변화량보다 작다.
S1330’ 단계에서, 제3 진행 상태를 가지는 메모리 셀(C(k, 2))에 대응하는 비트 라인(BL2)에 제3 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제3 비트 라인 레벨은 제2 비트 라인 레벨보다 높을 수 있다. 프로그램 전압(VPGM)의 공급에 의해, 메모리 셀(C(k, 2))의 문턱 전압이 변화하나, 프로그램 전압(VPGM)의 공급에 의한 메모리 셀(C(k, 2))의 문턱 전압의 변화량은 프로그램 전압(VPGM)의 공급에 의한 메모리 셀(C(k, 3))의 문턱 전압의 변화량보다 작다.
S1340’ 단계에서, 제4 진행 상태를 가지는 메모리 셀(C(k, 1))에 대응하는 비트 라인(BL1)에 제4 비트 라인 레벨의 전압을 공급하기로 결정한다. 여기서, 제4 비트 라인 레벨은 제3 비트 라인 레벨보다 높을 수 있다. 비트 라인(BL1)에 제4 비트 라인 레벨의 전압이 공급되는 경우, 메모리 셀(C(k, 1))의 문턱 전압이 프로그램 전압(VPGM)의 공급에도 불구하고 변하지 않는다.
이제까지 본 발명에 대해서 그 바람직한 실시예를 중심으로 살펴보았으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 기술 범위 내에서 상기 본 발명의 상세한 설명과 다른 형태의 실시예들을 구현할 수 있을 것이다.
여기서 본 발명의 본질적 기술 범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
400-k: 프로그램될 페이지 WLk: 프로그램 워드 라인
VTV: 총 검증 전압들

Claims (22)

  1. 메모리 셀들을 가지는 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이 내의 프로그램될 페이지는,
    제1 프로그램 상태로 프로그램되는 제1 메모리 셀;
    제2 프로그램 상태로 프로그램되는 제2 메모리 셀; 및
    제3 프로그램 상태로 프로그램되는 제3 메모리 셀을 포함하고,
    상기 제2 프로그램 상태는 상기 제1 프로그램 상태보다 한 단계 또는 그 이상의 높은 문턱 전압 분포를 갖고 상기 제3 프로그램 상태보다 한 단계 또는 그 이상의 낮은 문턱 전압 분포를 가지며,
    상기 제1 프로그램 상태를 검증하기 위한 제1 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 프리 검증 전압으로 사용되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는 상기 메모리 셀 어레이의 셀 스트링들에 전기적으로 접속되는 비트 라인들 및 상기 메모리 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 더 포함하고,
    상기 비트 라인들은 상기 제1 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제1 비트 라인, 상기 제2 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제2 비트 라인 및 상기 제3 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제3 비트 라인을 포함하며,
    상기 워드 라인들은 상기 제1 메모리 셀의 게이트 전극에 전기적으로 접속되며 프로그램 전압이 공급되는 프로그램 워드 라인을 포함하고,
    상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압 및 상기 제3 프로그램 상태를 검증하기 위한 제3 메인 검증 전압과 비교되고, 비교된 결과를 기반으로 상기 제3 비트 라인에 공급되는 전압의 레벨이 결정되는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 반도체 메모리 장치는,
    상기 워드 라인들에 공급되는 전압들을 생성하는 전압 생성부;
    각각의 워드 라인에 상기 전압 생성부로부터의 전압들 중 하나를 공급하는 어드레스 디코더;
    상기 비트 라인들에 공급되는 전압들을 제어하는 페이지 버퍼; 및
    상기 전압 생성부, 상기 어드레스 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 더 포함하고,
    상기 전압들은 상기 프로그램 전압 및 총 검증 전압들을 포함하며,
    상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태는 상기 총 검증 전압들 중 적어도 일부를 사용하여 프리 검증 및 메인 검증되는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은 상기 제3 메모리 셀의 문턱 전압을 상기 제1 메인 검증 전압 및 상기 제3 메인 검증 전압과 비교하고,
    상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제1 진행 상태라고 판단하며,
    상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 높고 상기 제3 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제2 진행 상태라고 판단하고,
    상기 제3 메모리 셀의 문턱 전압이 상기 제3 메인 검증 전압보다 높은 경우, 상기 제3 메모리 셀의 상태를 제3 진행 상태라고 판단하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제3 메모리 셀의 상태가 상기 제1 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제1 비트 라인 레벨이 되고,
    상기 제3 메모리 셀의 상태가 상기 제2 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제2 비트 라인 레벨이 되며,
    상기 제3 메모리 셀의 상태가 상기 제3 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제3 비트 라인 레벨이 되고,
    상기 제2 비트 라인 레벨은 상기 제1 비트 라인 레벨보다 높고 상기 제3 비트 라인 레벨보다 낮으며,
    상기 비트 라인들 모두에 공급되는 전압의 레벨이 상기 제3 비트 라인 레벨이 될 때까지 상기 프로그램 전압이 반복해서 공급되고, 시간이 경과함에 따라 상기 프로그램 전압의 레벨이 증가하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제어 로직은 기설정된 조건을 만족하는 경우 비트 라인 레벨 및 상기 프로그램 전압의 변경을 지연시키는 레벨 변경 지연 로직을 포함하고,
    상기 레벨 변경 지연 로직은,
    상기 프로그램 전압이 공급되기 전의 상태가 상기 제1 진행 상태이고 상기 프로그램 전압이 공급된 후의 상태가 상기 제2 진행 상태인 메모리 셀을 상태 변경 메모리 셀로 설정하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 상태 변경 메모리 셀이 존재하는 경우,
    상기 프로그램 워드 라인에 동일한 레벨을 가지는 프로그램 전압이 기설정된 지연 횟수만큼 공급되고,
    상기 상태 변경 메모리 셀에 대응하는 비트 라인에 공급되는 전압의 레벨은 상기 프로그램 전압이 상기 기설정된 지연 횟수만큼 공급된 이후에 제1 비트 라인 레벨에서 상기 제1 비트 라인 레벨보다 높은 제2 비트 라인 레벨로 변경되고, 그 이후 상기 레벨 변경 지연 로직은 상기 상태 변경 메모리 셀의 설정을 해제하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 기설정된 지연 횟수는 상기 워드 라인들 중 상기 프로그램 워드 라인의 상대적인 위치 및 상기 상태 변경 메모리 셀에 대응하는 상태 중 적어도 하나를 기반으로 결정되는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 프로그램 상태를 검증하기 위한 제2 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 미들 검증 전압으로 사용되는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 반도체 메모리 장치는,
    상기 메모리 셀 어레이의 셀 스트링들에 전기적으로 접속되는 비트 라인들;
    상기 메모리 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들;
    상기 워드 라인들에 공급되는 전압들을 생성하는 전압 생성부;
    각각의 워드 라인에 상기 전압 생성부로부터의 전압들 중 하나를 공급하는 어드레스 디코더;
    상기 비트 라인들에 공급되는 전압들을 제어하는 페이지 버퍼; 및
    상기 전압 생성부, 상기 어드레스 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 더 포함하고,
    상기 비트 라인들은 상기 제1 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제1 비트 라인, 상기 제2 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제2 비트 라인 및 상기 제3 메모리 셀을 포함하는 셀 스트링에 전기적으로 접속되는 제3 비트 라인을 포함하며,
    상기 워드 라인들은 상기 제1 메모리 셀의 게이트 전극에 전기적으로 접속되며 프로그램 전압이 공급되는 프로그램 워드 라인을 포함하고,
    상기 전압들은 상기 프로그램 전압 및 총 검증 전압들을 포함하며,
    상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압, 상기 제2 메인 검증 전압 및 상기 제3 프로그램 상태를 검증하기 위한 제3 메인 검증 전압과 비교되고, 비교된 결과를 기반으로 상기 제3 비트 라인에 공급되는 전압의 레벨이 결정되고,
    상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태는 상기 총 검증 전압들 중 적어도 일부를 사용하여 프리 검증, 미들 검증 및 메인 검증되는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 로직은 상기 제3 메모리 셀의 문턱 전압을 상기 제1 메인 검증 전압, 상기 제2 메인 검증 전압 및 상기 제3 메인 검증 전압과 비교하고,
    상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제1 진행 상태라고 판단하며,
    상기 제3 메모리 셀의 문턱 전압이 상기 제1 메인 검증 전압보다 높고 상기 제2 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제2 진행 상태라고 판단하고,
    상기 제3 메모리 셀의 문턱 전압이 상기 제2 메인 검증 전압보다 높고 상기 제3 메인 검증 전압보다 낮은 경우, 상기 제3 메모리 셀의 상태를 제3 진행 상태라고 판단하고,
    상기 제3 메모리 셀의 문턱 전압이 상기 제3 메인 검증 전압보다 높은 경우, 상기 제3 메모리 셀의 상태를 제4 진행 상태라고 판단하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제3 메모리 셀의 상태가 상기 제1 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제1 비트 라인 레벨이 되고,
    상기 제3 메모리 셀의 상태가 상기 제2 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제2 비트 라인 레벨이 되며,
    상기 제3 메모리 셀의 상태가 상기 제3 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제3 비트 라인 레벨이 되고,
    상기 제3 메모리 셀의 상태가 상기 제4 진행 상태인 경우, 상기 제3 비트 라인에 공급되는 전압의 레벨이 제4 비트 라인 레벨이 되며,
    상기 제2 비트 라인 레벨은 상기 제1 비트 라인 레벨보다 높고 상기 제3 비트 라인 레벨보다 낮으며, 상기 제4 비트 라인 레벨은 상기 제3 비트 라인 레벨보다 높고,
    상기 비트 라인들 모두에 공급되는 전압의 레벨이 상기 제4 비트 라인 레벨이 될 때까지 상기 프로그램 전압이 반복해서 공급되고, 시간이 경과함에 따라 상기 프로그램 전압의 레벨이 증가하는 반도체 메모리 장치.
  13. 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 셀 스트링들에 전기적으로 접속되는 비트 라인들 및 상기 메모리 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함하고, 상기 메모리 셀 어레이 내의 프로그램될 페이지는 제1 프로그램 상태로 프로그램되는 제1 메모리 셀, 제2 프로그램 상태로 프로그램되는 제2 메모리 셀 및 제3 프로그램 상태로 프로그램되는 제3 메모리 셀을 포함하고, 상기 워드 라인들은 상기 제1 메모리 셀의 게이트 전극에 전기적으로 접속되는 프로그램 워드 라인을 포함하는 반도체 메모리 장치의 프로그램 방법으로,
    상기 프로그램 워드 라인에 프로그램 전압을 공급하는 단계;
    상기 프로그램될 페이지 내 메모리 셀들의 진행 상태를 판단하는 단계;
    판단된 메모리 셀들의 진행 상태를 기반으로 각각의 비트 라인에 공급되는 전압의 레벨을 결정하는 단계를 포함하고,
    상기 제2 프로그램 상태는 상기 제1 프로그램 상태보다 한 단계 또는 그 이상의 높은 문턱 전압 분포를 갖고 상기 제3 프로그램 상태보다 한 단계 또는 그 이상의 낮은 문턱 전압 분포를 가지며,
    상기 메모리 셀들의 진행 상태를 판단하는 단계에서, 상기 제1 프로그램 상태를 검증하기 위한 제1 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 프리 검증 전압으로 사용되는 반도체 메모리 장치의 프로그램 방법.
  14. 제13항에 있어서,
    상기 메모리 셀들의 진행 상태를 판단하는 단계는,
    상기 프로그램될 페이지 내 메모리 셀들의 문턱 전압을 측정하는 단계;
    진행 상태가 판단되지 않은 메모리 셀 중 하나를 선택하는 단계;
    선택된 메모리 셀에 대응하는 상태의 프리 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계;
    상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계를 포함하고,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제1 진행 상태라고 판단되며,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 높은 경우, 상기 선택된 메모리 셀이 제3 진행 상태라고 판단되는 반도체 메모리 장치의 프로그램 방법.
  15. 제14항에 있어서,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 높고 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제2 진행 상태라고 판단되는 반도체 메모리 장치의 프로그램 방법.
  16. 제15항에 있어서,
    상기 반도체 메모리 장치의 프로그램 방법은 상기 프로그램될 페이지 내 모든 메모리 셀들의 진행 상태가 제3 진행 상태가 될 때까지 상기 프로그램 워드 라인에 프로그램 전압을 공급하는 단계를 수행하고, 상기 프로그램 전압의 레벨은 시간이 경과함에 따라 증가하며,
    상기 각각의 비트 라인에 공급되는 전압의 레벨을 결정하는 단계는,
    상기 제1 진행 상태를 가지는 메모리 셀에 대응하는 비트 라인에 제1 비트 라인 레벨의 전압을 공급하기로 결정하는 단계;
    상기 제2 진행 상태를 가지는 메모리 셀에 대응하는 비트 라인에 제2 비트 라인 레벨의 전압을 공급하기로 결정하는 단계; 및
    상기 제3 진행 상태를 가지는 메모리 셀에 대응하는 비트 라인에 제3 비트 라인 레벨의 전압을 공급하기로 결정하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  17. 제15항에 있어서,
    상기 선택된 메모리 셀이 제2 진행 상태임에도 불구하고, 직전 루프에서의 상기 선택된 메모리 셀이 제1 진행 상태인 경우, 상기 선택된 메모리 셀을 상태 변경 메모리 셀로 설정하는 반도체 메모리 장치의 프로그램 방법.
  18. 제17항에 있어서,
    상기 반도체 메모리 장치의 프로그램 방법은 상태 변경 메모리 셀이 존재하지 않는 경우 다음 루프에서 공급될 프로그램 전압의 레벨을 증가시키고 상기 상태 변경 메모리 셀이 존재하는 경우 상기 다음 루프에서 공급될 프로그램 전압의 레벨을 유지하며,
    상기 각각의 비트 라인에 공급되는 전압의 레벨을 결정하는 단계는,
    상기 상태 변경 메모리 셀에 대응하는 비트 라인에 제1 비트 라인 레벨의 전압을 공급하기로 결정하는 단계를 더 포함하는 반도체 메모리 장치의 프로그램 방법.
  19. 제17항에 있어서,
    상기 메모리 셀들의 진행 상태를 판단하는 단계는 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계를 더 포함하고,
    상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계는 상기 문턱 전압을 측정하는 단계 이후 및 상기 진행 상태가 판단되지 않은 메모리 셀 중 하나를 선택하는 단계 이전에 수행되며,
    상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계에서, 상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 제3 진행 상태로 판단하는 반도체 메모리 장치의 프로그램 방법.
  20. 제19항에 있어서,
    상기 직전 루프에서 제3 진행 상태였던 메모리 셀의 진행 상태를 판단하는 단계는 직전 루프에서 상태 변경 메모리 셀이었던 메모리 셀의 진행 상태를 더 판단하고,
    기설정된 횟수 이전의 루프에서 상태 변경 메모리 셀로 설정된 경우, 상기 상태 변경 메모리 셀로의 설정이 해제되는 반도체 메모리 장치의 프로그램 방법.
  21. 제13항에 있어서,
    상기 메모리 셀들의 진행 상태를 판단하는 단계에서, 상기 제2 프로그램 상태를 검증하기 위한 제2 메인 검증 전압은 상기 제3 프로그램 상태를 검증하기 위한 제3 미들 검증 전압으로 사용되는 반도체 메모리 장치의 프로그램 방법.
  22. 제21항에 있어서,
    상기 메모리 셀들의 진행 상태를 판단하는 단계는,
    상기 프로그램될 페이지 내 메모리 셀들의 문턱 전압을 측정하는 단계;
    진행 상태가 판단되지 않은 메모리 셀 중 하나를 선택하는 단계;
    선택된 메모리 셀에 대응하는 상태의 프리 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계;
    상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압과 상기 선택된 메모리 셀의 문턱 전압을 비교하는 단계를 포함하고,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제1 진행 상태라고 판단되며,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 프리 검증 전압보다 높고 상기 선택된 메모리 셀에 대응하는 상태의 미들 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제2 진행 상태라고 판단되고,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 미들 검증 전압보다 높고 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 낮은 경우, 상기 선택된 메모리 셀이 제3 진행 상태라고 판단되며,
    상기 선택된 메모리 셀의 문턱 전압이 상기 선택된 메모리 셀에 대응하는 상태의 메인 검증 전압보다 높은 경우, 상기 선택된 메모리 셀이 제4 진행 상태라고 판단되는 반도체 메모리 장치의 프로그램 방법.
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