CN106098099A - 半导体存储器件及其编程方法 - Google Patents

半导体存储器件及其编程方法 Download PDF

Info

Publication number
CN106098099A
CN106098099A CN201510674554.4A CN201510674554A CN106098099A CN 106098099 A CN106098099 A CN 106098099A CN 201510674554 A CN201510674554 A CN 201510674554A CN 106098099 A CN106098099 A CN 106098099A
Authority
CN
China
Prior art keywords
state
memory element
voltage
programming
progress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510674554.4A
Other languages
English (en)
Other versions
CN106098099B (zh
Inventor
李熙烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106098099A publication Critical patent/CN106098099A/zh
Application granted granted Critical
Publication of CN106098099B publication Critical patent/CN106098099B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

一种半导体存储器件可以包括存储单元阵列，存储单元阵列包括存储单元，其中存储单元阵列中的要被编程的页可以包括：第一存储单元，被编程在第一编程状态；第二存储单元，被编程在第二编程状态；以及第三存储单元，被编程在第三编程状态，第二编程状态具有比第一编程状态的阈值电压分布高出一步或更多步的阈值电压分布，且具有比第三编程状态的阈值电压分布低出一步或更多步的阈值电压分布，用于验证第一编程状态的第一主验证电压被用作用于验证第三编程状态的第三预验证电压。

Description

半导体存储器件及其编程方法
相关申请的交叉引用
本申请要求2015年4月30日在韩国知识产权局提交的申请号为10-2015-0061588的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明总体涉及一种电子设备，更具体地，涉及一种半导体存储器件及其编程方法。
背景技术
使物理盘旋转的已存在的硬盘驱动器比半导体存储器件相对更慢、更重和更大。因此，半导体存储器件的使用增加。
半导体存储器件是通过使用半导体(诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP))实施的存储器件。半导体存储器件通常被分类为易失性存储器件和非易失性存储器件。
当电源被从器件切断时，储存的数据从易失性存储器件消失(dissipate)。易失性存储器件包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。即使电源被从器件切断，储存的数据也保持在非易失性存储器件内。非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻型RAM(RRAM)和铁电RAM(FRAM)等。快闪存储器一般分为或非(NOR)型和与非(NAND)型。
最近，已经进行增大被编程在一个存储单元中的位的数量的研究。然而，当被编程在一个存储单元中的位的数量增大时，需要供应各种电平的电压以验证编程进展状态。因此，编程所需的时间可以增加。
发明内容
根据实施例，可以提供一种操作半导体存储器件的方法。该方法可以包括多个存储单元，多个存储单元被配置为具有在第一编程状态至第N编程状态之中的一个编程状态，其中，第一编程状态至第N编程状态中的每个基于多个存储单元的阈值电压而分别表示。该方法可以包括：将编程脉冲施加至连接至多个存储单元的选中字线。该方法可以包括：使用预验证电压来执行预验证以验证多个存储单元的编程状态。该方法可以包括：如果预验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证多个存储单元的编程状态。第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压相同的电压电平，
根据实施例，可以提供一种操作半导体存储器件的方法。该方法可以包括多个存储单元，多个存储单元被配置为具有在第一编程状态至第N编程状态之中的一个编程状态，其中，第一编程状态至第N编程状态中的每个基于多个存储单元的阈值电压而分别表示。该方法可以包括：将编程脉冲施加至连接至多个存储单元的选中字线。该方法可以包括：使用预验证电压来执行预验证以验证多个存储单元的编程状态。该方法可以包括：如果预验证的结果被确定为已通过，那么使用中间验证电压来执行中间验证以验证多个存储单元的编程状态。该方法可以包括：如果中间验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证多个存储单元的编程状态。第一编程状态至第N编程状态之中的第k编程状态的预验证电压可以具有与第k-2编程状态的主验证电压以及第k-1编程状态的中间验证电压相同的电压电平。
根据实施例，可以提供一种半导体存储器件。该半导体存储器件可以包括存储单元阵列，存储单元阵列包括多个存储单元，多个存储单元被配置为具有在第一编程状态至第N编程状态之中的一个编程状态。第一编程状态至第N编程状态中的每个可以基于多个存储单元的阈值电压而分别表示。该半导体存储器件可以包括控制逻辑，控制逻辑被配置为将编程脉冲施加至连接至多个存储单元的选中字线，来使用预验证电压来执行预验证以验证多个存储单元的编程状态，以及如果预验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证多个存储单元的编程状态。第一编程状态至第N编程状态之中的第k编程状态的预验证电压可以具有与第k-2编程状态的主验证电压相同的电压电平。
附图说明
图1是图示半导体存储器件的示例的代表的示图以描述实施例的示例。
图2是图示图1的要被编程的页内的存储单元的阈值电压以及被供应至编程字线的验证电压的示例的代表的示图以描述实施例的示例。
图3是图示图1的要被编程的页内的存储单元的阈值电压以及被供应至编程字线的验证电压的示例的代表的示图以描述实施例的示例。
图4是图示用于描述被供应至图1的编程字线的电压的示例的代表的示图。
图5是用于描述根据实施例的示例的编程半导体存储器件的方法的示图。
图6是用于描述图5的操作S1200的实施例的示例的流程图。
图7是用于描述关于图5的操作S1200的实施例的示例的流程图。
图8是用于描述图5的操作S1300的实施例的示例的流程图。
图9是用于描述图5的操作S1300的实施例的示例的流程图。
图10图示根据以上参照图1-9所讨论的各种实施例的采用半导体存储器件的系统和用于操作半导体存储器件的方法的代表的示例的框图。
具体实施方式
在下文中，以下将参照附图来描述实施例的各种示例。贯穿说明书，相同的附图标记主要指代相同的元件。在下面的描述中，当相关已知功能或配置的详细描述被确定为使本实施例的重点不必要地不清楚时，不提供详细描述。进一步，在以下描述中使用的组成元件的名称可以考虑书写说明书的容易性来选择，因此可以与实际产品的组件的名称不同。
一些实施例可以提供半导体存储器件及其编程方法，该半导体存储器件能够减少编程所花费的时间。
一些实施例可以提供半导体存储器件及其操作方法，该半导体存储器件能够通过充分确保与一个存储单元对应的预验证电压与主验证电压之间的间隙来减少编程所花费的时间。
一些实施例可以提供半导体存储器件及其编程方法，在一个存储单元的编程进展状态被验证时，该半导体存储器件能够通过使用对应状态的预验证电压、中间验证电压、主验证电压来减少编程所花费的时间以及减小根据编程的阈值电压的分布宽度。
一些实施例可以提供编程所花费时间减少的半导体存储器件及其操作方法。
图1是图示半导体存储器件的示例的代表的示图以描述实施例的示例。参照图1，半导体存储器件可以包括输入/输出接口100、数据缓冲器200、页缓冲器300、存储单元阵列400、控制逻辑500、电压发生单元600和地址解码器700。
输入/输出接口100从外部(未图示)接收命令CMD和数据DATA。当命令CMD是编程命令时，输入/输出接口100还可以从外部(未图示)接收数据DATA被编程至其的地址ADDR。
数据缓冲器200从输入/输出接口100接收数据DATA。数据缓冲器200可以响应于来自控制逻辑500的数据缓冲控制信号DBCT来接收数据DATA，以及当接收完成时可以将数据缓冲响应信号DBR传送至控制逻辑500。
页缓冲器300接收来自数据缓冲器200的数据DATA。页缓冲器300可以响应于来自控制逻辑500的页缓冲控制信号PBCT来接收数据DATA，以及当接收完成时将页缓冲响应信号PBR传送至控制逻辑500。
存储单元阵列包括页，且每个页包括存储单元。页内的存储单元的栅电极电连接至字线WL0、…、WLk、…和WLn(k是正整数，且n是大于k的正整数)，存储单元阵列400的单元串的一端连接至位线BL1、BL2、BL3、BL4和BL5，而另一端连接至公共源极线CSL。可以假设数据DATA响应于来自外部(未图示)的编程命令而被编程在页400-k中。即，在以下描述中，要被编程的页是页400-k，且编程字线是字线WLk。要被编程的页400-k可以包括存储单元C(k,1)、C(k,2)、C(k,3)、C(k,4)和C(k,5)，且存储单元C(k,1)、C(k,2)、C(k,3)、C(k,4)和C(k,5)可以分别对应于位线BL1、BL2、BL3、BL4和BL5。被供应至位线BL1、BL2、BL3、BL4和BL5的电压的电平可以基于数据DATA以及对应单元C(k,1)至C(k,5)的编程是否完成来确定。包括在存储单元串中的晶体管的栅电极可以电连接至源极选择线或数据选择线DSL。位线的数量仅是示例，且实施例不局限于这种方式。
控制逻辑500基于被传送至数据缓冲器200的数据缓冲控制信号DBCT来控制数据缓冲器200，以及基于被传送至页缓冲器300的页缓冲控制信号PBCT来控制页缓冲器300。控制逻辑500基于传送的电压发生单元控制信号VSCT来控制电压发生单元600。当从外部(未图示)接收到地址ADDR时，控制逻辑500将地址ADDR传送至地址解码器700。当未从外部(未图示)接收到地址ADD时，控制逻辑500基于内部算法来确定地址ADDR，以及将确定的地址ADDR传送至地址解码器700。根据实施例的示例，控制逻辑500可以包括电平改变延迟逻辑510，且电平改变延迟逻辑510可以响应于阈值电压的变化来改变要被供应至位线的电压的电平以及延迟要被供应至页400-k的编程电压的增大。控制逻辑500可以判断是否存在状态改变的存储单元，以及当存在状态改变的存储单元时，电平改变延迟逻辑510可以改变要被供应至位线的电压的电平以及延迟要被供应至页400-k的编程电压的增大。以下将描述电平改变延迟逻辑510。
电压发生单元600产生被供应至存储单元阵列400的字线WL0至WLn的电压。电压包括编程电压VPGM、总验证电压VTV和其他电压VETC。编程电压VPGM和总验证电压VTV可以被供应至编程字线WLK，而其他电压VETC可以被供应至剩余的字线WL0至WLK-1和WLK+1至WLn、源极选择线SSL和漏极选择线DSL。编程电压VPGM的电平基于电压发生单元控制信号VSCT的电平来确定。
地址解码器700可以从控制逻辑500接收地址ADDR，以及将来自电压发生单元600的电压VPGM、VTV和VETC中的一个施加至字线WL0至WLn、源极选择线SSL和漏极选择线DSL中的一个。
图2是图示图1的要被编程的页内的存储单元的阈值电压以及被施加至编程字线的验证电压的示例的代表的示图以描述实施例的示例。在下文中，将参照图1和图2来描述要被编程的页内的存储单元的阈值电压以及被供应至编程字线的验证电压。
图2是用于描述将四个位储存在一个存储单元中的方法的示图，且状态可以按阈值电压的顺序被分为非编程状态Er以及第一状态P1至第十五状态P15。然而，储存在一个存储单元中的位的数量和状态的数量仅仅是示例，且实施例不局限于这种方式。当数据被编程在要被编程的页400-k中时，验证页400-k是否被适当地编程，以及存储单元C(k,1)、C(k,2)、C(k,3)、C(k,4)和C(k,5)中的每个的阈值电压是否等于或大于特定电压。可以使用利用预验证电压和主验证电压对一个存储单元执行预验证和主验证的方法。然而，当针对15个状态P1至P15分别产生具有不同电平的预验证电压和主验证电压时，可能存在编程所花费的时间增加的问题。在使用预验证电压和主验证电压来执行验证的情况下，当存储单元的阈值电压小于对应状态的预验证电压时，可以确定存储单元是第一进展状态，当存储单元的阈值电压大于对应状态的预验证电压且小于对应状态的主验证电压时，可以确定存储单元是第二进展状态，以及当存储单元的阈值电压大于对应状态的主验证电压时，可以确定存储单元是第三进展状态。第一进展状态至第三进展状态表示存储单元C(k,1)至C(k,5)的编程进展状态。具有第一进展状态的存储单元需要阈值电压最快改变，具有第二进展状态的存储单元需要阈值电压慢慢改变，以及具有第三进展状态的存储单元被完全编程，使得存储单元不需要阈值电压改变。
实施例的示例中的总验证电压VTV可以包括第一总验证电压VTV1至第十七总验证电压VTV17。总验证电压VTV之中的第一总验证电压VTV1至第十五总验证电压VTV15分别对应于在第一状态P1至第十五状态P15的预验证中所用的预验证电压PV1至PV15，以及第三总验证电压VTV3至第十七总验证电压VTV17分别对应于在第一状态P1至第十五状态P15的主验证中所用的主验证电压MV1至MV15。因此，用于验证第一状态P1的主验证电压MV1被用作用于验证第三状态P3的预验证电压PV3。具体地，通过使用与第一状态P1的主验证电压MV1以及第三状态P3的预验证电压PV3对应的第三验证电压VTV3，可以对第一状态P1进行主验证并可以对第三状态P3进行预验证。为了便于描述，可以假设第一存储单元、第二存储单元和第三存储单元分别是存储单元C(k,1)、存储单元C(k,2)和存储单元C(k,3)。与存储单元C(k,1)对应的第一编程状态可以是第一状态P1至第十五状态P15中的一个，与存储单元C(k,2)对应的第二编程状态可以是第二状态P2至第十六状态P16中的一个，以及与存储单元C(k,3)对应的第三编程状态可以是第三状态P3至第十七状态P17中的一个。为了便于描述，可以假设第一编程状态是第一状态P1，第二编程状态是第二状态P2，以及第三编程状态是第三状态P3。然而，这仅仅是以下情况的示例，即，第二编程状态具有比第一编程状态的阈值电压分布高出一步或更多步的阈值电压分布并且具有比第三编程状态的阈值电压分布低出一步或更多步的阈值电压分布。用于验证与存储单元C(k,1)对应的第一状态P1的主验证电压MV1可以用作用于验证与存储单元C(k,3)对应的第三状态P3的预验证电压PV3。编程完成之后，存储单元C(k,2)的阈值电压大于存储单元C(k,1)的阈值电压并且小于存储单元C(k,3)的阈值电压。用于预验证的预验证电压(PV＝VTV1)与在存储单元C(k,1)的主验证中所用的主验证电压MV1＝VTV3之间的电平差被充分确保，使得被确定具有第二进展状态的部分增加，从而通过编程来减小阈值电压的分布宽度。此外，可以减小阈值电压的分布宽度，使得在递增步长脉冲编程(ISPP)方法中的编程电压的增大宽度可以是大的，从而可以减少编程时间。
图3是图示图1的要被编程的页内的存储单元的阈值电压以及被施加至编程字线的验证电压的示例的代表的示图以描述实施例的示例。图3与图2十分类似，但是与图2的不同之处在于增加了中间验证电压。
在图3中，通过使用预验证电压、中间验证电压和主验证电压对一个存储单元执行预验证、中间验证和主验证。在通过使用预验证电压、中间验证电压和主验证电压来执行验证的情况下，当存储单元的阈值电压小于对于状态的预验证电压时，存储单元可以被确定为具有第一进展状态，以及当存储单元的阈值电压大于对应状态的预验证电压且小于对应状态的中间电压时，存储单元可以被确定为具有第二进展状态。此外，当存储单元的阈值电压大于对应状态的中间验证电压且小于对应状态的主验证电压时，存储单元可以被确定为具有第三进展状态，当存储单元的阈值电压大于对应状态的主验证电压时，存储单元可以被确定为具有第四进展状态。第一进展状态至第四进展状态表示存储单元C(k,1)至C(k,5)的编程进展状态。具有第一进展状态的存储单元需要阈值电压最快改变，具有第二进展状态的存储单元需要阈值电压慢慢改变，具有第三进展状态的存储单元需要阈值电压更慢改变，以及具有第四进展状态的存储单元被完全编程，使得存储单元不需要阈值电压改变。当三个验证电压(预验证电压、中间验证电压和主验证电压)被用于一个编程状态时，与使用两个验证电压(预验证电压和主验证电压)的示例相比，可以减少编程时间以及可以减小通过编程的阈值电压的分布宽度。
图3中的总验证电压VTV包括第一总验证电压VTV1至第十七总验证电压VTV17。总验证电压VTV之中的第一总验证电压VTV1至第十五总验证电压VTV15分别对应于用于第一状态P1至第十五状态P15的预验证的预验证电压PV1至PV15，第二总验证电压VTV2至第十六总验证电压VTV16分别对应于用于第一状态P1至第十五状态P15的中间验证的中间验证电压MDV1至MDV15，以及第三总验证电压VTV3至第十七总验证电压VTV17分别对应于用于第一状态P1至第十五状态P15的总验证的总验证电压MV1至MV15。
为了便于描述，可以假设第一存储单元、第二存储单元和第三存储单元分别是存储单元C(k,1)、存储单元C(k,2)和存储单元C(k,3)。此外，可以假设与存储单元C(k,1)对应的第一编程状态是第一状态P1，与存储单元C(k,2)对应的第二编程状态是第二状态P2，以及与存储单元C(k,3)对应的第三编程状态是第三状态P3。然而，以下情况仅仅是示例，即，第二编程状态具有比第一编程状态的阈值电压分布高出一步或更多步的阈值电压分布，且具有比第三编程状态的阈值电压分布低出一步或更多步的阈值电压分布。用于验证与存储单元C(k,1)对应的第一状态P1的主验证电压(MV1＝VTV3)可以用作用于验证存储单元C(k,3)的第三状态P3的预验证电压(PV3＝VTV3)，以及用于验证与存储单元C(k,2)对应的第二状态P2的主验证电压(MV2＝VTV4)可以用作用于验证存储单元C(k,3)的第三状态P3的中间验证电压(MDV3＝VTV4)。编程完成之后，存储单元C(k,2)的阈值电压大于存储单元C(k,1)的阈值电压且小于存储单元C(k,3)的阈值电压。
图4是图示用于描述被供应至图1的编程字线(即，WLk)的电压的示例的代表的示图。
在本发明中，可以以脉冲形式来供应编程电压VPGM，以及编程电压VPGM的电平可以根据时间流逝增大至少一次。该方法被称为递增步长脉冲编程(ISPP)方法。ISPP方法在施加编程电压之后通过使用验证电压来验证每个存储单元的编程进展状态。
在ISPP方法的第一循环LOOP(1)中，第一编程电压VPGM(1)被供应至编程字线WLk。然后，总验证电压VTV1至VTV17被供应至编程字线WLK。要被编程的页400-k内的存储单元的阈值电压可以通过使用总验证电压VTV1至VTV17来测量，因此确定存储单元C(k,1)至C(k,5)的进展状态。第一循环LOOP(1)结束之后，执行第二循环LOOP(2)。第二编程电压VPGM(2)被供应至编程字线WLk。这里，第二编程电压VPGM(2)的电平大于第一编程电压VPGM(1)的电平。即，编程电压的电平根据时间流逝增大至少一次。
根据实施例的示例，当满足预定条件时，即使时间流逝，编程电压的电平也可以保持。预定条件是至少一个状态改变的存储单元存在于要被编程的页400-k中。当要被编程的页400-k内的存储单元(例如，存储单元C(k,1))在供应编程电压VPGM(2)之前处于第一进展状态并且在供应编程电压VPGM(2)之后处于第二进展状态时，存储单元C(k,1)被设置为状态改变的存储单元。第三编程电压VPGM(3)的电平与第二编程电压VPGM(2)的电平相同。下面将参照图5、图6和图8来描述预定条件和状态改变的存储单元。
在供应第m(m是正整数)编程电压VPGM(m)之后，当要被编程的页400-k内的所有存储单元C(k,1)至C(k,5)的阈值电压大于对应编程状态的主验证电压时，要被编程的页400-k内的所有存储单元被适当地编程，从而编程电压的供应停止。
图5是用于描述根据实施例的示例的编程半导体存储器件的方法的示图。在下文中，将参照图1至图5来描述编程半导体存储器件的方法S1000。
在操作S1100中，将编程电压供应至编程字线WLk。在第一循环LOOP(1)中，将编程电压VPGM(1)供应至编程字线WLk。
在操作S1200中，将总验证电压VTV1至VTV17供应至编程字线WLk。然后，确定要被编程的页400-k内的存储单元C(k,1)至C(k,5)的进展状态。以下将参照图5或图6来描述操作S1200。
在操作S1300中，基于存储单元C(k,1)至C(k,5)的确定的进展状态来确定要被供应至位线BL1至BL5中的每个的电压的电平。以下将参照图7或图8来描述操作S1300。
在操作S1400中，判断所有存储单元C(k,1)至C(k,5)的阈值电压是否大于对应编程状态的主验证电压。当所有存储单元C(k,1)至C(k,5)的阈值电压大于对应编程状态的主验证电压时，确定不需要额外供应编程电压，从而停止编程电压的额外供应。否则，执行操作S1500。
在操作S1500中，判断是否存在状态改变的存储单元。当存在状态改变的存储单元时，执行操作S1100。例如，在供应第二编程电压VPGM(2)之后存在状态改变的存储单元时，其后要被供应的编程电压VPGM(3)的电平与第二编程电压VPGM(2)的电平相同。当不存在状态改变的存储单元时，执行操作S1600。操作S1500是可选操作，从而可以省略操作S1500。当省略操作S1500时，在操作S1400之后可以执行操作S1600。
在操作S1600中，增大在下一循环中要被供应的编程电压的电平。例如，在执行第一循环LOOP(1)时，通过操作S1600来增大在第二循环LOOP(2)(即，下一循环)中要被供应的编程电压的电平。
在图4中图示的一个循环(循环LOOP(1)至LOOP(m)中的一个)对应于操作S1100至S1600中的一个执行。
图6是用于描述图5的操作S1200的实施例的示例的流程图。在下文中，将参照图1、图2、图4、图5和图6来描述操作S1200。
在操作S1210中，测量要被编程的页400-k内的存储单元C(k,1)至C(k,5)的阈值电压。通过使用被供应至编程字线WLk的总验证电压VTV1至VTV17来测量要被编程的页400-k内的存储单元C(k,1)至C(k,5)的阈值电压。
在操作S1220中，确定处于第三进展状态的存储单元在刚刚前一循环中的进展状态。不对已处于第三进展状态的存储单元进行编程或擦除，使得存储单元的进展状态不再改变。因此，一旦被确定为具有第三进展状态的存储单元可以被确定为具有第三进展状态而不需要单独比较。在判断状态改变的存储单元是否存在且将存储单元设置为状态改变的存储单元的情况下，当编程电压的电平的改变以及状态改变的存储单元的进展状态改变的改变被延迟预定次数的延迟时，还可以在操作S1220中确定状态被改变的存储单元的进展状态。在这种情况下，可以将状态被改变的存储单元确定为具有第一进展状态而不需要单独比较。当延迟的预定次数是q(q是正整数)时，计数因每一次延迟而减小，而不是因状态改变的存储单元被确定为具有第一进展状态而减小。在特定存储单元被设置为状态改变的存储单元之后执行q次循环时，解除使特定存储单元成为状态改变的存单元的设置。即，在执行预定次数的循环之前特定单元在循环中被设置为状态改变的存储单元时，可以解除使特定存储单元成为状态改变的存储单元的设置。操作S1220是可选操作，从而可以省略操作S1220。
在操作S1230中，选择进展状态未确定的存储单元中的一个。根据实施例的示例，当执行操作S1220时，存储单元可以被确定为在前一循环中具有第三状态，或被设置为状态改变的存储单元的存储单元的进展状态可以已经被完全确定。选择除进展状态已经确定的存储单元的存储单元中的一个。当省略操作S1220时，选择所有存储单元C(k,1)至C(k,5)中的一个。为了便于描述，假设选中的存储单元是存储单元C(k,1)，以及存储单元C(k,1)需要被编程为具有第一状态P1。
在操作S1240中，将存储单元C(k,1)的阈值电压与对应于存储单元C(k,1)的状态P1的预验证电压(PV1＝VTV1)作比较。当存储单元C(k,1)的阈值电压小于预验证电压PV1时，执行操作S1241。当存储单元C(k,1)的阈值电压大于预验证电压PV1时，执行操作S1250。
在操作S1241中，将存储单元C(k,1)确定为具有第一进展状态。
在操作S1250中，将存储单元C(k,1)的阈值电压与对应于存储单元C(k,1)的状态P1的主验证电压(MV1＝VTV3)作比较。状态P1的主验证电压(MV1＝VTV3)可以用作状态P3的预验证电压(PV3＝VTV3)。当存储单元C(k,1)的阈值电压小于主验证电压MV1时，执行操作S1251。当存储单元C(k,1)的阈值电压大于主验证电压MV1时，执行操作S1260。
在操作S1251中，判断存储单元C(k,1)在刚刚前一循环中的进展状态是否是第一进展状态。当存储单元C(k,1)在刚刚前一循环中的进展状态是第一进展状态时，执行操作S1252，否则执行操作S1253。在状态改变的存储单元是否存在未被确定的实施例的示例中，可以省略操作S1251。在这种情况下，当存储单元C(k,1)的阈值电压小于主验证电压MV1时，执行操作S1253。在状态改变的存储单元是否存在未被确定的实施例的示例中，执行操作S1253而不管存储单元C(k,1)在刚刚前一循环中的进展状态如何。
在操作S1252中，将存储单元C(k,1)设置为状态改变的存储单元。设置之后，将存储单元C(k,1)的计数设置为q。然后，每当执行操作S1220时，存储单元C(K,1)的计数因每一次操作而减小。存储单元C(k,1)的计数可以被储存在电平改变延迟逻辑510中。在状态改变的存储单元是否存在未被确定的实施例的示例中，可以省略操作S1252。
在操作S1253中，将存储单元C(k,1)确定为具有第二进展状态。
在操作S1260中，将存储单元C(k,1)确定为具有第三进展状态。
在操作S1270中，判断要被编程的页400-k内的所有存储单元C(k,1)至C(k,5)的进展状态是否被确定。当存储单元C(k,1)至C(k,5)的进展状态被确定时，结束操作S1200。否则执行操作S1230。
图7是用于描述关于图5的操作S1200的实施例的示例的流程图。在下文中，将参照图1、图3、图4、题5和图7来描述操作S1200。
在操作S1210’中，测量要被编程的页400-k内的存储单元C(k,1)至C(k,5)的阈值电压。通过使用被供应至编程字线WLk的总验证电压VTV1至VTV17来测量要被编程的页400-k内的存储单元C(k,1)至C(k,5)的阈值电压。
在操作S1220’中，确定处于第四进展状态的存储单元在刚刚前一循环中的进展状态。不对已经处于第四进展状态的存储单元进行编程或擦除，使得存储单元的进展状态不再改变。因此，一旦被确定为具有第四进展状态的存储单元可以被确定为具有第四进展状态而不需要单独比较。在操作S1220’中，假设未确定状态改变的存储单元是否存在。操作S1220’是可选操作，从而也可以省略操作S1220’。
在操作S1230’中，选择进展状态未确定的存储单元中的一个。根据实施例的示例，当执行操作S1220’时，在前一循环中已经被确定为具有第四状态的存储单元的进展状态可以已经完全确定。选择除进展状态已经确定的存储单元之外的存储单元中的一个。当省略操作S1220’时，选择所有存储单元C(k,1)至C(k,5)中的一个。为了便于描述，假设选中的存储单元是存储单元C(k,1)，以及存储单元C(k,1)需要被编程为具有第一状态P1。
在操作S1240’中，将存储单元C(k,1)的阈值电压与对应于存储单元C(k,1)的状态P1的预验证电压(PV1＝VTV1)作比较。当存储单元C(k,1)的阈值电压小于预验证电压PV1时，执行操作S1241’。当存储单元C(k,1)的阈值电压大于预验证电压PV1时，执行操作S1250’。
在操作S1241’中，将存储单元C(k,1)确定为具有第一进展状态。
在操作S1250’中，将存储单元C(k,1)的阈值电压与对应于存储单元C(k,1)的状态P1的中间验证电压(MDV1＝VTV2)作比较。当存储单元C(k,1)的阈值电压小于中间验证电压MDV1时，执行操作S1251’。当存储单元C(k,1)的阈值电压大于中间验证电压MDV1时，执行操作S1260’。
在操作S1251’中，将存储单元C(k,1)确定为具有第二进展状态。
在操作S1260’中，将存储单元的阈值电压C(k,1)与对应于存储单元C(k,1)的状态P1的主验证电压(MV1＝VTV3)作比较。状态P1的主验证电压(MV1＝VTV3)可以用作状态P3的预验证电压(PV3＝VTV3)。当存储单元C(k,1)的阈值电压小于主验证电压MV1时，执行操作1261’。当存储单元C(k,1)的阈值电压大于主验证电压MV1时，执行操作S1270’。
在操作S1261’中，将存储单元C(k,1)确定为具有第三进展状态。
在操作S1270’中，将存储单元C(k,1)确定为具有第四进展状态。存储单元C(k,1)具有第四进展状态，存储单元C(k,1)的阈值电压不再改变。
在操作S1280’中，判断要被编程的页400-k内的所有存储单元C(k,1)至C(k,5)的进展状态是否被确定。当存储单元C(k,1)至C(k,5)的进展状态被确定时，结束操作S1200。否则，执行操作S1230’。
图8是用于描述图5的操作S1300的示例的流程图。将参照图1、图2、图4、图5、图6和图8来描述操作S1300。为了便于描述，假设是否存在状态改变的存储单元被判断。此外，为了便于描述，假设存储单元C(k,1)具有第三进展状态，存储单元C(k,2)具有第二进展状态，存储单元C(k,3)具有第一进展状态，以及存储单元C(k,4)是状态改变的存储单元。
在操作S1310中，确定将第一位线电平的电压供应至与具有第一进展状态的存储单元C(k,1)对应的位线BL3。这里，例如，第一位线电平可以是地GND电平。
在操作S1320中，确定将第二位线电平的电压供应至与具有第二进展状态的存储单元C(k,2)对应的位线BL2。这里，第二位线电平可以大于第一位线电平。存储单元C(k,2)的阈值电压因编程电压VPGM的供应而改变，但是存储单元C(k,2)的阈值电压因编程电压VPGM的供应的变化量小于存储单元C(k,3)的阈值电压因编程电压VPGM的供应的变化量。
在操作S1330中，确定将第三位线电平的电压供应至与具有第三进展状态的存储单元C(k,1)对应的位线BL1。这里，第三位线电平可以大于第二位线电平，以及当第三位线电平的电压被供应至位线BL1时，即使编程电压VPGM被供应，存储单元C(k,1)的阈值电压也不改变。
在操作S1340中，确定将第一位线电平的电压供应至与状态改变的存储单元C(k,4)对应的位线BL4。操作S1340仅在是否存在状态改变的存储单元被确定时有意义，从而操作S1340是可选处理且可以被省略。
图9是用于描述关于图5的操作S1300的实施例的示例的流程图。将参照图1、图3、图4、图5、图7和图9来描述操作S1300。为了便于描述，假设控制逻辑500未确定是否存在状态改变的存储单元。此外，为了便于描述，可以假设存储单元C(k,1)具有第四进展状态，存储单元C(k,2)具有第三进展状态，存储单元C(k,3)具有第二进展状态，以及存储单元C(k,4)具有第一进展状态。
在操作S1310’中，确定将第一位线电平的电压供应至与具有第一进展状态的存储单元C(k,4)对应的位线BL4。这里，例如，第一位线电平可以是地GND电平。存储单元C(k,4)的阈值电压因编程电压VPGM的供应而改变。
在操作S1320’中，确定将第二位线电平的电压供应至与具有第二进展状态的存储单元C(k,3)对应的位线BL3。这里，第二位线电平可以大于第一位线电平。存储单元C(k,3)的阈值电压因编程电压VPGM的供应而改变，但是存储单元C(k,3)的阈值电压因编程电压VPGM的供应的变化量小于存储单元C(k,4)的阈值电压因编程电压VPGM的供应的变化量。
在操作S1330’中，确定将第三位线电平的电压供应至与具有第三进展状态的存储单元C(k,2)对应的位线BL2。这里，第三位线电平可以大于第二位线电平。存储单元C(k,2)的阈值电压因编程电压VPGM的供应而改变，但是存储单元C(k,2)的阈值电压因编程电压VPGM的供应的变化量小于存储单元C(k,3)的阈值电压因编程电压VPGM的供应的变化量。
在操作S1340’中，确定将第四位线电平的电压供应至与具有第四进展状态的存储单元C(k,1)对应的位线BL1。这里，第四位线电平可以大于第三位线电平。当第四位线电平的电压被供应至位线BL1时，即使编程电压VPGM被供应，存储单元C(k,1)的阈值电压也不改变。
以上讨论的半导体器件和用于操作半导体存储器件的方法(见图1-9)具体用在存储器件、处理器和计算机系统的设计中。例如，参照图10，图示了根据各种实施例的采用半导体器件的系统和操作半导体存储器件的方法的框图，并且总体用附图标记1000来表示。系统1000可以包括一个或更多个处理器(即，处理器)或例如但不限于中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独使用或与其他处理器(即，CPU)结合使用。虽然处理器(即，CPU)1100将主要以单数提及，但是本领域技术人员将理解的是，可以实施具有任意数目的物理或逻辑处理器(即，CPU)的系统1000。
芯片组1150可以可操作地耦接至处理器(即，CPU)1100。芯片组1150是处理器(即，CPU)1100和系统1000的其他组件之间的信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据系统1000的配置，可以经由芯片组1150传送若干不同信号中的任意一种，本领域技术人员将理解的是，在不改变系统的根本性质的情况下，可以容易地调整贯穿系统1000的信号的路径。
如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括以上参照图1-9所讨论的至少一个半导体器件和操作半导体存储器件的方法。因此，存储器控制器1200可以经由芯片组1150接收从处理器(即，CPU)1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括以上参照图1-9所讨论的至少一个半导体器件和操作半导体存储器件的方法，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任意一种，包括但不限于单列直插存储模块(SIMM)和双列直插存储模块(DIMM)。此外，存储器件1350可以通过储存指令和数据二者而有助于外部数据储存设备的安全移除。
芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括例如但不限于鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。在实施例中，I/O总线1250可以集成到芯片组1150中。
盘驱动控制器1300可以可操作地耦接至芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个内部盘驱动器1450或多于一个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者而有助于外部数据储存设备的断开。盘驱动控制器1300和内部盘驱动器1450可以利用几乎任何类型的通信协议(包括例如但不限于上面关于I/O总线1250提及的所有通信协议)彼此通信或与芯片组1150通信。
要注意的是，上面参照图10描述的系统1000只是采用上面参照图1-9所讨论的半导体器件和操作半导体存储器件的方法的系统1000的一个示例。在可替选的实施例中，诸如例如但不限于蜂窝电话或数字照相机，组件可以与图10中示出的实施例不同。
如上所述，已经在附图和说明书中公开了各种实施例。这里所使用的特定术语是出于说明的目的，而不是限制描述的范围。因此，本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以做出各种变型和其他等同示例。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种操作半导体存储器件的方法，半导体存储器件包括多个存储单元，所述多个存储单元被配置为具有在第一编程状态至第N编程状态之中的单个编程状态，其中，第一编程状态至第N编程状态中的每个基于所述多个存储单元的阈值电压被分别确定，所述方法包括：
将编程脉冲施加至连接至所述多个存储单元的选中字线；
使用预验证电压来执行预验证以验证所述多个存储单元的编程单个状态；以及
如果预验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证所述多个存储单元的编程状态，
其中，第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压相同的电压电平，
其中，N是正整数，以及
其中，k是正整数。
技术方案2.如技术方案1所述的方法，还包括：
如果所述多个存储单元之中的存储单元的阈值电压低于第k编程状态的预验证电压，那么将存储单元的状态确定为第一进展状态；
如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的预验证电压且低于第k编程状态的主验证电压，那么将存储单元的状态确定为第二进展状态；以及
如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的主验证电压，那么将存储单元的状态确定为第三进展状态。
技术方案3.如技术方案2所述的方法，还包括：
将第一位线电平电压施加至第一进展状态的存储单元的位线，将第二位线电平电压施加至第二进展状态的存储单元的位线，以及将第三位线电平电压施加至第三进展状态的存储单元的位线。
技术方案4.如技术方案2所述的方法，还包括：
判断所述多个存储单元的存储单元的进展状态是否通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态；以及
如果所述多个存储单元的存储单元的进展状态已经通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态，那么设置编程脉冲的电压电平而不改变延迟的预定次数。
技术方案5.如技术方案4所述的方法，
其中，延迟的预定次数基于选中字线的相对位置的至少一个来确定。
技术方案6.一种操作半导体存储器件的方法，半导体存储器件包括多个存储单元，所述多个存储单元被配置为具有在第一编程状态至第N编程状态之中的单个编程状态，其中，第一编程状态至第N编程状态中的每个基于所述多个存储单元的阈值电压分别确定，所述方法包括：
将编程脉冲施加至连接至所述多个存储单元的选中字线；
使用预验证电压来执行预验证以验证所述多个存储单元的编程状态；
如果预验证的结果被确定为已通过，那么使用中间验证电压来执行中间验证以验证所述多个存储单元的编程状态；以及
如果中间验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证所述多个存储单元的编程状态，
其中，第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压以及第k-1编程状态的中间验证电压相同的电压电平，
其中，N是正整数，以及
其中，k是正整数。
技术方案7.如技术方案6所述的方法，还包括：
如果所述多个存储单元之中的存储单元的阈值电压低于第k编程状态的主验证电压，那么将存储单元的状态确定为第一进展状态；
如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的主验证电压且低于第k+1编程状态的主验证电压，那么将存储单元的状态确定为第二进展状态；
如果所述多个存储单元之中的存储单元的阈值电压高于第k+1编程状态的主验证电压且低于第k+2编程状态的主验证电压，那么将存储单元的状态确定为第三进展状态；以及
如果所述多个存储单元之中的存储单元的阈值电压高于第k+2编程状态的主验证电压，那么将存储单元的状态确定为第四进展状态。
技术方案8.如技术方案7所述的方法，还包括：
将第一位线电平电压施加至第一进展状态的存储单元的位线，将第二位线电平电压施加至第二进展状态的存储单元的位线，将第三位线电平电压施加至第三进展状态的存储单元的位线以及第四进展状态的存储单元的第四位线。
技术方案9.如技术方案7所述的方法，还包括：
判断所述多个存储单元的存储单元的进展状态是否通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态或从第二进展状态改变为第三进展状态；以及
如果所述多个存储单元的存储单元的进展状态已经通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态，那么设置编程脉冲的电压电平而不改变延迟的预定次数。
技术方案10.如技术方案8所述的方法，
其中，延迟的预定次数基于选中字线的相对位置的至少一个来确定。
技术方案11.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元，所述多个存储单元被配置为具有在第一编程状态至第N编程状态之中的单个编程状态，其中，第一编程状态至第N编程状态中的每个基于所述多个存储单元的阈值电压而分别确定；以及
控制逻辑，被配置为将编程脉冲施加至连接至所述多个存储单元的选中字线，来使用预验证电压来执行预验证以验证所述多个存储单元的编程状态，以及如果预验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证所述多个存储单元的编程状态，
其中，第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压相同的电压电平，
其中，N是正整数，以及
其中，k是正整数。
技术方案12.如技术方案11所述的半导体存储器件，还包括：
电压发生单元，被配置为产生被供应至选中字线的编程脉冲、预验证电压和主验证电压。
技术方案13.如技术方案11所述的半导体存储器件，
其中，控制逻辑还被配置为：如果所述多个存储单元之中的存储单元的阈值电压低于第k编程状态的预验证电压，那么将存储单元的状态确定为第一进展状态，如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的预验证电压且低于第k编程状态的主验证电压，那么将存储单元的状态确定为第二进展状态，以及如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的主验证电压，那么将存储单元的状态确定为第三进展状态。
技术方案14.如技术方案11所述的半导体存储器件，
其中，控制逻辑还被配置为：将第一位线电平电压施加至第一进展状态的存储单元的位线，将第二位线电平电压施加至第二进展状态的存储单元的位线，以及将第三位线电平电压施加至第三进展状态的存储单元的位线。
技术方案15.如技术方案12所述的半导体存储器件，
其中，控制逻辑还被配置为：判断所述多个存储单元的存储单元的进展状态是否通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态，以及如果所述多个存储单元的存储单元的进展状态已经通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态，那么设置编程脉冲的电压电平而不改变延迟的预定次数。
技术方案16.如技术方案15所述的半导体存储器件，
其中，延迟的预定次数基于选中字线的相对位置的至少一个来确定。

Claims (10)

1.一种操作半导体存储器件的方法，半导体存储器件包括多个存储单元，所述多个存储单元被配置为具有在第一编程状态至第N编程状态之中的单个编程状态，其中，第一编程状态至第N编程状态中的每个基于所述多个存储单元的阈值电压被分别确定，所述方法包括：
将编程脉冲施加至连接至所述多个存储单元的选中字线；
使用预验证电压来执行预验证以验证所述多个存储单元的编程单个状态；以及
如果预验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证所述多个存储单元的编程状态，
其中，第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压相同的电压电平，
其中，N是正整数，以及
其中，k是正整数。
2.如权利要求1所述的方法，还包括：
如果所述多个存储单元之中的存储单元的阈值电压低于第k编程状态的预验证电压，那么将存储单元的状态确定为第一进展状态；
如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的预验证电压且低于第k编程状态的主验证电压，那么将存储单元的状态确定为第二进展状态；以及
如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的主验证电压，那么将存储单元的状态确定为第三进展状态。
3.如权利要求2所述的方法，还包括：
将第一位线电平电压施加至第一进展状态的存储单元的位线，将第二位线电平电压施加至第二进展状态的存储单元的位线，以及将第三位线电平电压施加至第三进展状态的存储单元的位线。
4.如权利要求2所述的方法，还包括：
判断所述多个存储单元的存储单元的进展状态是否通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态；以及
如果所述多个存储单元的存储单元的进展状态已经通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态，那么设置编程脉冲的电压电平而不改变延迟的预定次数。
5.如权利要求4所述的方法，
其中，延迟的预定次数基于选中字线的相对位置的至少一个来确定。
6.一种操作半导体存储器件的方法，半导体存储器件包括多个存储单元，所述多个存储单元被配置为具有在第一编程状态至第N编程状态之中的单个编程状态，其中，第一编程状态至第N编程状态中的每个基于所述多个存储单元的阈值电压分别确定，所述方法包括：
将编程脉冲施加至连接至所述多个存储单元的选中字线；
使用预验证电压来执行预验证以验证所述多个存储单元的编程状态；
如果预验证的结果被确定为已通过，那么使用中间验证电压来执行中间验证以验证所述多个存储单元的编程状态；以及
如果中间验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证所述多个存储单元的编程状态，
其中，第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压以及第k-1编程状态的中间验证电压相同的电压电平，
其中，N是正整数，以及
其中，k是正整数。
7.如权利要求6所述的方法，还包括：
如果所述多个存储单元之中的存储单元的阈值电压低于第k编程状态的主验证电压，那么将存储单元的状态确定为第一进展状态；
如果所述多个存储单元之中的存储单元的阈值电压高于第k编程状态的主验证电压且低于第k+1编程状态的主验证电压，那么将存储单元的状态确定为第二进展状态；
如果所述多个存储单元之中的存储单元的阈值电压高于第k+1编程状态的主验证电压且低于第k+2编程状态的主验证电压，那么将存储单元的状态确定为第三进展状态；以及
如果所述多个存储单元之中的存储单元的阈值电压高于第k+2编程状态的主验证电压，那么将存储单元的状态确定为第四进展状态。
8.如权利要求7所述的方法，还包括：
将第一位线电平电压施加至第一进展状态的存储单元的位线，将第二位线电平电压施加至第二进展状态的存储单元的位线，将第三位线电平电压施加至第三进展状态的存储单元的位线以及第四进展状态的存储单元的第四位线。
9.如权利要求7所述的方法，还包括：
判断所述多个存储单元的存储单元的进展状态是否通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态或从第二进展状态改变为第三进展状态；以及
如果所述多个存储单元的存储单元的进展状态已经通过将编程脉冲施加至选中字线而从第一进展状态改变为第二进展状态，那么设置编程脉冲的电压电平而不改变延迟的预定次数。
10.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元，所述多个存储单元被配置为具有在第一编程状态至第N编程状态之中的单个编程状态，其中，第一编程状态至第N编程状态中的每个基于所述多个存储单元的阈值电压而分别确定；以及
控制逻辑，被配置为将编程脉冲施加至连接至所述多个存储单元的选中字线，来使用预验证电压来执行预验证以验证所述多个存储单元的编程状态，以及如果预验证的结果被确定为已通过，那么使用主验证电压来执行主验证以验证所述多个存储单元的编程状态，
其中，第一编程状态至第N编程状态之中的第k编程状态的预验证电压具有与第k-2编程状态的主验证电压相同的电压电平，
其中，N是正整数，以及
其中，k是正整数。
CN201510674554.4A 2015-04-30 2015-10-16 半导体存储器件及其编程方法 Active CN106098099B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150061588A KR20160129430A (ko) 2015-04-30 2015-04-30 반도체 메모리 장치 및 그 프로그램 방법
KR10-2015-0061588 2015-04-30

Publications (2)

Publication Number Publication Date
CN106098099A true CN106098099A (zh) 2016-11-09
CN106098099B CN106098099B (zh) 2020-09-22

Family

ID=56118326

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510674554.4A Active CN106098099B (zh) 2015-04-30 2015-10-16 半导体存储器件及其编程方法

Country Status (4)

Country Link
US (1) US9373390B1 (zh)
KR (1) KR20160129430A (zh)
CN (1) CN106098099B (zh)
TW (1) TWI670727B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107545923A (zh) * 2016-06-27 2018-01-05 桑迪士克科技有限责任公司 基于擦除速度的字线控制
CN108630276A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体存储装置
CN111554338A (zh) * 2019-02-11 2020-08-18 爱思开海力士有限公司 半导体装置及操作半导体装置的方法
CN112908388A (zh) * 2019-12-03 2021-06-04 爱思开海力士有限公司 存储器装置及其操作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170052712A (ko) * 2015-11-03 2017-05-15 에스케이하이닉스 주식회사 반도체 장치
US10354724B2 (en) * 2017-09-15 2019-07-16 Sandisk Technologies Llc Methods and apparatus for programming barrier modulated memory cells
KR20200129239A (ko) * 2019-05-07 2020-11-18 삼성전자주식회사 페이지 버퍼, 이를 포함하는 메모리 장치
US11600345B2 (en) * 2020-12-30 2023-03-07 Micron Technology, Inc. Memory devices with dynamic program verify levels
KR20230000596A (ko) * 2021-06-25 2023-01-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847443A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 非易失性存储器器件和相关的编程方法
US20110080789A1 (en) * 2009-10-05 2011-04-07 Micron Technology, Inc. Automatic selective slow program convergence
CN102446553A (zh) * 2010-09-30 2012-05-09 三星电子株式会社 快闪存储器件及其字线电压生成方法
US20130279264A1 (en) * 2010-05-31 2013-10-24 Moo Sung Kim Nonvolatile memory device, system and programming method with dynamic verification mode selection
CN103489479A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103797540A (zh) * 2011-07-21 2014-05-14 桑迪士克科技股份有限公司 采用被分解为多遍的阶梯波形的编程算法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7489543B1 (en) * 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
KR101024142B1 (ko) 2009-02-02 2011-03-22 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR101554727B1 (ko) 2009-07-13 2015-09-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130016619A (ko) * 2011-08-08 2013-02-18 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR102137075B1 (ko) * 2013-09-10 2020-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847443A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 非易失性存储器器件和相关的编程方法
US20110080789A1 (en) * 2009-10-05 2011-04-07 Micron Technology, Inc. Automatic selective slow program convergence
US20130279264A1 (en) * 2010-05-31 2013-10-24 Moo Sung Kim Nonvolatile memory device, system and programming method with dynamic verification mode selection
CN102446553A (zh) * 2010-09-30 2012-05-09 三星电子株式会社 快闪存储器件及其字线电压生成方法
CN103797540A (zh) * 2011-07-21 2014-05-14 桑迪士克科技股份有限公司 采用被分解为多遍的阶梯波形的编程算法
CN103489479A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件及其操作方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107545923A (zh) * 2016-06-27 2018-01-05 桑迪士克科技有限责任公司 基于擦除速度的字线控制
CN107545923B (zh) * 2016-06-27 2020-11-27 桑迪士克科技有限责任公司 基于擦除速度的字线控制
CN108630276A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体存储装置
CN108630276B (zh) * 2017-03-22 2022-03-08 铠侠股份有限公司 半导体存储装置
CN111554338A (zh) * 2019-02-11 2020-08-18 爱思开海力士有限公司 半导体装置及操作半导体装置的方法
CN111554338B (zh) * 2019-02-11 2023-06-06 爱思开海力士有限公司 半导体装置及操作半导体装置的方法
CN112908388A (zh) * 2019-12-03 2021-06-04 爱思开海力士有限公司 存储器装置及其操作方法
CN112908388B (zh) * 2019-12-03 2024-01-26 爱思开海力士有限公司 存储器装置及其操作方法

Also Published As

Publication number Publication date
CN106098099B (zh) 2020-09-22
TWI670727B (zh) 2019-09-01
US9373390B1 (en) 2016-06-21
TW201638944A (zh) 2016-11-01
KR20160129430A (ko) 2016-11-09

Similar Documents

Publication Publication Date Title
CN106098099A (zh) 半导体存储器件及其编程方法
US9858993B2 (en) Non-volatile memory device and method of programming the same
TWI753051B (zh) 半導體裝置、半導體裝置的操作方法和記憶系統
KR102226367B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 불휘발성 메모리 시스템
JP5513289B2 (ja) プログラミングの間にプログラム禁止電圧が変化する不揮発性メモリ装置及びそのプログラミング方法
US8767468B2 (en) Nonvolatile memory device capable of reducing read disturbance and read method thereof
US8902666B2 (en) Programming method for nonvolatile memory device
US8488386B2 (en) Nonvolatile memory device for reducing interference between word lines and operation method thereof
US20160099068A1 (en) Nonvolatile memory device and program method thereof
US10679701B2 (en) Solid state drive devices and storage systems having the same
US9910607B2 (en) Method of managing a memory, and a memory system
KR20100088468A (ko) 비휘발성 메모리 장치, 및 그의 프로그램 방법
CN110400588A (zh) 存储器装置以及该存储器装置的操作方法
KR20150029405A (ko) 반도체 메모리 장치 및 그 프로그램 방법
US9293211B2 (en) Semiconductor device and method of operating the same
US9030878B2 (en) Semiconductor memory device including a plurality of cell strings, memory system including the same, and control method thereof
US20220139459A1 (en) Method of operating nonvolatile memory device, nonvolatile memory device performing the same and method of operating memory system using the same
US20170117056A1 (en) Memory device and an edge word line management method thereof
KR20180004606A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102131060B1 (ko) 불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법
US11574690B2 (en) Sequential wordline erase verify schemes
KR20150034552A (ko) 반도체 메모리 장치 및 그것의 동작 방법
JP5407949B2 (ja) 不揮発性記憶装置及びデータ書き込み方法
US8982635B2 (en) Semiconductor memory device and writing method thereof
JP2022513462A (ja) ファームウェアの状態に基づく自動パワーダウン

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant