CN107545923A - 基于擦除速度的字线控制 - Google Patents

Abstract

公开了用于擦除深度控制的装置、系统、方法、和计算机程序产品。一种装置包括非易失性存储单元块。控制器被配置成用于对非易失性存储单元块执行第一擦除操作。用于块的控制器被配置成用于基于验证电压阈值来确定所述块中的第一存储单元集合具有比所述块中的第二存储单元集合更快的擦除速度。用于块的控制器被配置成用于针对所述块中的第一存储单元集合和第二存储单元集合使用不同电压对所述块执行第二擦除操作。

Description

基于擦除速度的字线控制

技术领域

本公开在各实施例中涉及存储设备，并且更具体地涉及针对存储设备的基于擦除速度的字线控制。

背景技术

许多数据存储设备(诸如闪存设备)将数据存储在非易失性介质的单元中。每个单元的物理特性(诸如存储电荷、电压、材料相、电阻、磁化等)是可变的以便对数据进行编码。单元的物理特性可以跨可以被划分为离散状态的范围是可变的，从而使得不同的状态对应于不同的数据值。读出单元的物理特性是否满足在其范围内的一个或多个读取阈值(例如，电压阈值、电阻率阈值等)确定了单元的状态，因此允许恢复存储的数据值。

由于单元损坏、电荷泄露、温度效应、来自附近单元的干扰、制造差异等，单元的数据编码物理特性可以随着时间的推移而发生变化。例如，擦除单元的状态的速度可以在单元之间发生变化。随着存储密度的增加，特征尺寸缩小，从而使得单元更易于受到这种差异的影响。

发明内容

呈现了用于擦除深度控制的装置。在一个实施例中，一种装置包括非易失性存储单元块。在某些实施例中，用于块的控制器被配置成用于对所述非易失性存储单元块执行第一擦除操作。在一个实施例中，控制器被配置成用于基于验证电压阈值来确定块中的第一存储单元集合具有比所述块中的第二存储单元集合更快的擦除速度。在一些实施例中，控制器被配置成用于针对所述块中的第一存储单元集合和第二存储单元集合使用不同电压对非易失性存储单元块执行第二擦除操作。

呈现了用于擦除深度控制的方法。在一个实施例中，一种方法包括：使用第一电压分布对多个字线执行擦除操作的第一部分。在进一步实施例中，一种方法包括：对多个字线执行第一擦除验证。在某些实施例中，一种方法包括：基于第一擦除验证来确定多个字线中的第一字线组具有比所述多个字线中的第二字线组更低的阈值电压。在一些实施例中，一种方法包括：对多个字线执行擦除操作的第二部分。在一个实施例中，在针对第一字线组的擦除操作的第二部分过程中使用第二电压分布，在针对第二字线组的擦除操作的第二部分过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布是不同的。

在一个实施例中，一种用于擦除深度控制的装置包括：用于使用第一电压分布对多个字线执行第一擦除直到满足预擦除验证电压阈值的装置。在某些实施例中，一种装置包括：用于基于不同的擦除验证电压阈值来确定多个字线中的第一字线组具有比所述多个字线中的第二字线组更短的擦除持续时间和/或更快的擦除速度的装置。在各实施例中，一种装置包括：用于对多个字线执行第二擦除操作的装置。在一个实施例中，在针对第一字线组的第二擦除操作过程中使用第二电压分布，在针对第二字线组的所述第二擦除操作过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布是不同的。

附图说明

以下包括关于附图中展示的特定实施例的更具体的描述。应该理解，这些附图仅描绘了本公开的某些实施例并且因此不应被认为是限制其范围，通过使用附图利用另外的特定性和细节来描述和解释本公开，在附图中：

图1A是展示了用于擦除深度控制的系统的一个实施例的示意性框图；

图1B是展示了用于擦除深度控制的系统的另一实施例的示意性框图；

图2是展示了存储单元串的一个实施例的示意性框图；

图3是展示了存储单元阵列的一个实施例的示意性框图；

图4展示了3D、垂直NAND闪存结构的一个实施例；

图5是展示了擦除深度控制部件的一个实施例的示意性框图；

图6是展示了擦除深度控制部件的进一步实施例的示意性框图；

图7是展示了用于擦除深度控制的擦除验证电压阈值的一个实施例的简图；

图8是展示了用于擦除深度控制的区域速度识别的一个实施例的示意性框图；

图9A是展示了用于擦除深度控制的区域速度识别的另一实施例的示意性框图；

图9B是展示了用于擦除深度控制的区域速度识别的进一步实施例的示意性框图；

图10是展示了用于擦除深度控制的擦除操作的一个实施例的简图；

图11是展示了用于擦除深度控制的擦除操作的另一实施例的简图；

图12是展示了用于擦除深度控制的方法的一个实施例的示意性流程图；以及

图13是展示了用于擦除深度控制的方法的进一步实施例的示意性流程图。

具体实施例

本公开的各方面可以具体化为装置、系统、方法或计算机程序产品。因此，本公开的各方面可以采取如下形式：完全硬件实施例、完全软件实施例(包括固件、驻留软件、微代码等)或将软件和硬件方面相结合的实施例，在此通常可以被称为“电路”、“模块”、“装置”或“系统”。而且，本公开的各方面可以采取在一个或多个非瞬态计算机可读存储介质中具体化的计算机程序产品的形式，所述计算机可读存储介质存储有计算机可读和/或可执行程序代码。

本说明书中所描述的功能单元中的许多功能单元已经被标记为模块，以便更具体地强调其实现独立性。例如，模块可以实现为包括定制VLSI电路或门阵列、成品半导体(诸如逻辑芯片、晶体管或其他离散部件)的硬件电路。模块还可以在可编程硬件设备中实现，诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备等。

模块还可以至少部分地在由各种类型的处理器执行的软件中实现。例如，可执行代码的识别模块可以包括一个或多个计算机指令的物理或逻辑块，其可以例如被组织为对象、进程或函数。然而，识别模块的可执行代码不必在物理上定位在一起，而是可以包括存储在不同位置中的不同指令，当逻辑上结合在一起时，这些指令包括模块并且实现所述模块的所阐述的目的。

的确，可执行代码的模块可以包括单个指令、或许多指令，并且甚至可以在若干不同的代码段上、不同程序之中、跨若干存储器设备而分布。当以软件实现模块或模块的多个部分时，软件部分可以存储在一个或多个计算机可读和/或可执行存储介质上。可以采用一个或多个计算机可读存储介质的任意组合。计算机可读存储介质可以包括例如但不局限于电、磁、光、电磁、红外或者半导体系统、装置或者设备、或者前述的任何适当的组合，但将不包括传播信号。在本文的上下文中，计算机可读和/或可执行存储介质可以是任何可以包含或存储程序的有形介质和/或非瞬态介质，所述程序可以被指令执行系统、装置、处理器或设备使用或者与其结合使用。

可以以一种或多种编程语言的任意组合来编写用于实施本公开的各方面的操作的计算机程序代码，所述编程语言包括面向对象的编程语言(诸如Python、Java、Smalltalk、C++、C#、对象C等)、常规的程序化编程语言(诸如“C”编程语言、脚本编程语言、和/或其他类似的编程语言)。程序代码可以通过数据网络等部分地或者全部在用户的计算机和/或远程计算机或服务器中的一项或多项上执行。

如在此使用的部件包括有形的、物理的、非瞬态设备。例如，部件可以被实现为包括定制VLSI电路、门阵列、或其他集成电路的硬件逻辑电路；成品半导体(诸如逻辑芯片、晶体管或其他离散设备；和/或其他机械或电气设备。部件还可以在可编程硬件设备中实现，诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备等。部件可以包括通过印刷电路板(PCB)等的电导线与一个或多个其他部件进行电通信的一个或多个硅集成电路设备(例如，芯片、裸片、裸片平面、封装体)或其他离散电气设备。在某些实施例中，在此描述的模块中的每个模块可以可替代地由部件体现或者被实现为部件。

贯穿本说明书对“一个实施例(one embodiment)”、“一种实施例(anembodiment)”或类似语言的引述意味着在本公开的至少一个实施例中包括了所描述的与所述实施例相联系的具体特征、结构或特性。因此，除非另外明确规定，贯穿本说明书的短语“在一个实施例中(in one embodiment)”、“在一实施例中(in an embodiment)”或类似的语言的出现可以但并不一定都指代同一个实施例，而是意味着“一个或多个而不是所有的实施例”。术语“包括”、“包含”、“具有”及其变体指“包括但不限于”，除非另外明确规定。列举的项目列表并不暗示这些项目中的任意一个或所有是互斥的和/或互相包括的，除非另外明确规定。术语“一个”、“一种”和“该”还指“一个或多个”，除非另外明确规定。

以下参照根据本公开的实施例的方法、装置、系统和计算机程序产品的示意性流程图和/或示意性框图来描述本公开的各方面。将理解的是，示意性流程图和/或示意性框图中的每个方框以及示意性流程图和/或示意性框图中各方框的组合可由计算机程序指令来实现。可以将这些计算机程序指令提供至计算机或其他可编程数据处理装置的处理器以制造机器，从而使得经由处理器或其他可编程数据处理装置执行的指令创建用于实施示意性流程图和/或示意性框图方框或多个方框中指定的功能/动作的装置。

还应该指出的是，在某些替代性实现方式中，方框中标明的功能可以不按图中标记的顺序发生。例如，取决于所涉及的功能，实际上可以基本上同时执行连续示出的两方框，或有时候可以按相反的顺序执行所述方框。可以构想到在功能、逻辑、或效果上与展示的附图的一个或多个方框、或其部分等效的其他步骤和方法。虽然可以在流程图和/或框图中采用各种箭头类型和线条类型，但应该理解它们并非限制对应实施例的范围。例如，箭头可以指示所描绘的实施例列举的步骤之间未指定持续时间的等待或监测时期。

在以下详细描述中，参考了形成该描述的一部分的附图。前述概述仅是说明性的，并且不旨在以任何方式进行限制。除了上文描述的说明性方面、实施例以及特征之外，进一步方面、实施例以及特征通过参考附图以及以下详细描述将变得清楚。对每张附图中的元件的描述可以指代前面图中的元件。相同的数字可以指代附图中相同的元件，包括替代性实施例的相同元件。

图1A是包括非易失性存储器设备120的擦除深度控制部件150的系统100的一个实施例的框图。擦除深度控制部件150可以是非易失性存储器介质控制器126、非易失性存储器元件123、设备驱动程序等的一部分和/或与其进行通信。擦除深度控制部件150可以在计算设备110的非易失性存储器系统102上操作，所述计算设备可以包括处理器111、易失性存储器112、以及通信接口113。处理器111可以包括一个或多个中央处理单元、一个或多个通用处理器、一个或多个专用处理器、一个或多个虚拟处理器(例如，计算设备110可以是在主机内操作的虚拟机)、一个或多个处理器核等。通信接口113可以包括被配置成用于通信地将计算设备110和/或非易失性存储器控制器126耦合至通信网络115(诸如因特网协议(IP)网络、存储区域网络(SAN)、无线网络、有线网络等)的一个或多个网络接口。

在各实施例中，非易失性存储器设备120可以布置在相对于计算设备110的一个或多个不同的位置中。在一个实施例中，非易失性存储器设备120包括一个或多个非易失性存储器元件123(诸如半导体芯片或封装体或者布置在一个或多个印刷电路板上的其他集成电路设备)、存储壳体、和/或其他机械和/或电支持结构。例如，非易失性存储器设备120可以包括一个或多个直插存储器模块(DIMM)卡、一个或多个扩展卡和/或子卡、固态驱动器(SSD)或其他硬盘驱动设备，和/或可以具有另一种存储器和/或存储形状因子。非易失性存储器设备120可以与计算设备110的母板集成和/或安装在计算设备的母板上、安装在计算设备110的端口和/或槽中、安装在不同的计算设备110上和/或网络115上的专用存储电器上、通过外部总线(例如，外部硬盘驱动器)与计算设备110进行通信等。

在一个实施例中，非易失性存储器设备120可以布置在处理器111(例如，代替易失性存储器112在与易失性存储器112相同的存储器总线上、在与易失性存储器112不同的存储器总线上等)的存储器总线上。在进一步实施例中，非易失性存储器设备120可以布置在计算设备110的外围总线上，诸如高速外围组件互联(PCI高速或PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总线、小型计算机系统接口(SCSI)总线、火线总线、光纤通道连接、通用串行总线(USB)、PCIe高级切换(PCIe-AS)总线等。在另一实施例中，非易失性存储器设备120可以布置在数据网络115上，诸如以太网、无限带宽网络、通过网络115的SCSI RDMA、存储区域网络(SAN)、局域网(LAN)、广域网(WAN，诸如因特网)、另一有线和/或无线网络115等。

计算设备110可以进一步包括非瞬态、计算机可读存储介质114。计算机可读存储介质114可以包括被配置成用于使计算设备110(例如，处理器111)执行在此公开的方法中的一种或多种方法的步骤的可执行指令。可替代地或此外，擦除深度控制部件150可以具体化为存储在非瞬态存储介质114上的一个或多个计算机可读指令。

在描绘的实施例中，非易失性存储器系统102包括擦除深度控制部件150。在一个实施例中，擦除深度控制部件150被配置成用于管理针对以下描述的非易失性存储器设备120的擦除数据序列。在某些实施例中，擦除深度控制部件150可以使用针对第一时间段和预擦除验证电压阈值而施加的第一电压对非易失性存储单元块执行第一擦除操作。擦除深度控制部件150还可以基于验证电压阈值(例如，限定或以其他方式与擦除状态相关联的擦除验证电压阈值、预擦除验证电压阈值、低于第一预擦除验证电压阈值的用于验证第一擦除操作或其部分的第二预擦除验证电压阈值灯)来确定所述块中的第一存储单元集合具有比所述块中的第二存储单元集合更低的擦除持续时间和/或更快的擦除速度。擦除深度控制部件150可以针对所述块中的所述第一存储单元集合和所述第二存储单元集合使用不同电压对所述非易失性存储单元块执行第二擦除操作。因此，可以以降低存储单元退化的方式来补偿存储单元的擦除深度的变化。

在一个实施例中，擦除深度控制部件150可以包括一个或多个非易失性存储器设备120(诸如非易失性存储器介质控制器126、非易失性存储器元件123、设备控制器、现场可编程门阵列(FPGA)或其他可编程逻辑)的逻辑硬件、用于FPGA或其他可编程逻辑的固件、用于在微控制器上执行的微代码、专用集成电路(ASIC)等。在另一实施例中，擦除深度控制部件150可以包括存储在计算机可读存储介质114上以用于在处理器111上执行的可执行软件代码，诸如设备驱动程序等。在进一步实施例中，擦除深度控制部件150可以包括可执行软件代码和逻辑硬件两者的组合。

在一个实施例中，擦除深度控制部件150被配置成用于经由总线125等从设备驱动程序或其他可执行应用接收存储请求。擦除深度控制部件150可以进一步被配置成用于经由总线125向/从设备驱动程序和/或存储客户端116传送数据。因此，在一些实施例中，擦除深度控制部件150可以包括一个或多个直接存储器访问(DMA)模块、远程DMA模块、总线控制器、桥、缓冲器等和/或与其进行通信以便促进存储请求和相关联数据的传送。在另一实施例中，擦除深度控制部件150可以接收存储请求作为来自存储客户端116的API调用、作为IO-CTL命令等。

根据各实施例，与一个或多个程序排序部件150进行通信的非易失性存储器控制器126可以管理一个或多个非易失性存储器设备120和/或非易失性存储器元件123。(多个)非易失性存储器设备120可以包括记录设备、存储器设备、和/或存储设备，诸如被安排成和/或分区为多个可寻址介质存储位置的(多个)固态存储设备和/或(多个)半导体存储设备。如本文中所使用的，介质存储位置指存储器的任何物理单元(例如，非易失性存储器设备120上的任何量的物理存储介质)。存储器单元可以包括但不限于：页、存储器划分、块、扇区、物理存储位置(例如，逻辑页、逻辑块)的集合或集等。

在某些实施例中，设备驱动程序和/或非易失性存储器介质控制器126可以将逻辑地址空间134呈现给存储客户端116。如在此使用的，逻辑地址空间134指代存储器资源的逻辑表示。逻辑地址空间134可以包括多个(例如，一系列)逻辑地址。如在此使用的，逻辑地址指用于引用存储器资源(例如，数据)的任何标识符，包括但不限于：逻辑块地址(LBA)、柱面/磁头/扇区(CHS)地址、文件名、对象标识符、索引节点、通用唯一标识符(UUID)、全局唯一标识符(GUID)、散列码、签名、索引条目、范围、程度等等。

用于非易失性存储器设备120的设备驱动程序可以维护元数据135(诸如逻辑到物理地址映射结构)以便将逻辑地址空间134的逻辑地址映射至(多个)非易失性存储器设备120上的介质存储位置。设备驱动程序可以被配置成用于向一个或多个存储客户端116提供存储服务。存储客户端116可以包括在计算设备110上操作的本地存储客户端116和/或经由网络115和/或网络接口113可访问的远程存储客户端116。存储客户端116可以包括但不限于：操作系统、文件系统、数据库应用、服务器应用、内核级进程、用户级进程、应用等。

设备驱动程序可以通信地耦合至一个或多个非易失性存储器设备120。所述一个或多个非易失性存储器设备120可以包括不同类型的非易失性存储器设备，所述非易失性存储器设备包括但不限于：固态存储设备、半导体存储设备、SAN存储资源等。所述一个或多个非易失性存储器设备120可以包括一个或多个对应的非易失性存储器介质控制器126和非易失性存储器介质122。设备驱动程序可以经由传统块I/O接口131提供对所述一个或多个非易失性存储器设备120的访问。另外，设备驱动程序可以通过SCM接口132提供对增强的功能的访问。元数据135可以用于管理和/或跟踪通过块I/O接口131、SCM接口132、缓存接口133、或其他相关接口中任一接口所执行的数据操作。

缓存接口133可以暴露经由用于非易失性存储器设备120的设备驱动程序可访问的特定缓存特征。而且，在一些实施例中，呈现给存储客户端116的SCM接口132提供对由所述一个或多个非易失性存储器设备120和/或所述一个或多个非易失性存储器介质控制器126实现的数据转换的访问。

设备驱动程序可以通过一个或多个接口向存储客户端116呈现逻辑地址空间134。如以上讨论的，逻辑地址空间134可以包括多个逻辑地址，每个逻辑地址与一个或多个非易失性存储器设备120上的相应介质位置相对应。设备驱动程序可以维护包括逻辑地址与介质位置之间的任意对任意映射的元数据135等。

设备驱动程序可以进一步包括被配置成用于通过总线125向所述一个或多个非易失性存储器设备120传送数据、命令和/或查询的非易失性存储器设备接口139和/或与其进行通信，所述总线可以包括但不限于：处理器111的存储器总线、高速外围组件互联(PCI高速或PCIe)总线、串行高级技术附件(ATA)总线、并行ATA总线、小型计算机系统接口(SCSI)总线、火线、光纤通道、通用串行总线(USB)、PCIe高级切换(PCIe-AS)总线、网络115、无限带宽、SCSI RDMA等。非易失性存储器设备接口139可以使用(多个)输入输出控制(IO-CTL)命令、(多个)IO-CTL命令扩展、远程直接存储器访问与所述一个或多个非易失性存储器设备120进行通信。

通信接口113可以包括被配置成用于通信地将计算设备110和/或非易失性存储器控制器126耦合至通信网络115和/或耦合至一个或多个远程、网络可访问的存储器客户端116的一个或多个网络接口。存储客户端116可以包括在计算设备110上操作的本地存储客户端116和/或经由网络115和/或网络接口113可访问的远程存储客户端116。非易失性存储器控制器126是一个或多个非易失性存储器设备120的一部分和/或与其进行通信。虽然图1A描绘了单个非易失性存储器设备120，但是本公开不限于此方面并且可被适配成用于合并任何数量的非易失性存储器设备120。

非易失性存储器设备120可以包括一个或多个非易失性存储器介质122的元件123，其可以包括但不限于：ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器(PCM、PCME、PRAM、PCRAM、双向统一存储器、硫化物RAM、或C-RAM)、NAND闪存(例如，2D NAND闪存、3D NAND闪存)、NOR闪存、纳米随机访问存储器(纳米RAM或NRAM)、基于纳米晶体线的存储器、基于二氧化硅的亚10纳米进程存储器、石墨烯存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)、可编程金属化单元(PMC)、导电桥接RAM(CBRAM)、磁阻式RAM(MRAM)、磁存储介质(例如，硬盘、磁带)、光学存储介质等。在某些实施例中，非易失性存储器介质122的所述一个或多个元件123包括存储级内存(SCM)。

虽然传统技术(比如，NAND闪存)可以是块和/或页可寻址的，但是在一个实施例中存储级内存是字节可寻址的。在进一步实施例中，存储级内存可以是更快速的和/或具有比NAND闪存更长的寿命(例如，耐久性)；可以具有更低的成本、使用较少的电力、和/或具有比DRAM更高的存储密度；或者当与其他技术进行比较时提供一种或多种其他益处或改进。例如，存储级内存可以包括ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器、纳米RAM、基于纳米晶体线的存储器、基于二氧化硅的亚10纳米进程存储器、石墨烯存储器、SONOS存储器、PMC存储器、CBRAM、MRAM的一个或多个非易失性存储器元件123、和/或其变形。

虽然非易失性存储器介质122在此被称为“存储器介质”，但是在各实施例中，非易失性存储器介质122通常可以包括能够记录数据的一个或多个非易失性记录介质(所述一个或多个非易失性记录介质可以被称为非易失性存储器介质)、非易失性存储介质等。进一步地，在各实施例中，非易失性存储器设备120可以包括非易失性记录设备、非易失性存储器设备、非易失性存储设备等。

非易失性存储器介质122可以包括一个或多个非易失性存储器元件123，所述一个或多个非易失性存储器元件可以包括但不限于：芯片、封装体、平面、裸片等。非易失性存储器介质控制器126可以被配置成用于管理非易失性存储器介质122上的数据操作，并且可以包括一个或多个处理器、可编程处理器(例如，FPGA)、ASIC、微控制器等。在一些实施例中，非易失性存储器介质控制器126被配置成用于存储非易失性存储器介质122上的数据和/或从非易失性存储器介质读取数据，从而向/从非易失性存储器设备120传送数据。

非易失性存储器介质控制器126可以通过总线127的方式通信地耦合至非易失性存储器介质122。总线127可以包括用于向/从非易失性存储器元件123传送数据的I/O总线。总线127可以进一步包括用于向非易失性存储器元件123传送寻址和其他命令和控制信息的控制总线。在一些实施例中，总线127可以并行地将非易失性存储器元件123通信地耦合至非易失性存储器介质控制器126。这种并行访问可以允许非易失性存储器元件123作为组被管理，从而形成逻辑存储器元件129。逻辑存储器元件可以被分区为对应的逻辑存储器单元(例如，逻辑页)和/或逻辑存储器划分(例如，逻辑块)。逻辑存储器单元可以通过逻辑地合并非易失性存储器元件中的每个非易失性存储器元件的物理存储器单元被形成。

在某些实施例中，非易失性存储器控制器126可以使用字线的地址来组织非易失性存储器元件123内的字线块，从而使得字线被逻辑地组织成单调递增序列(例如，将字线的地址解码和/或翻译成单调递增序列等)。在进一步实施例中，可以以字线地址的单调递增序列来物理地安排非易失性存储器元件123内的块的字线，其中，连续地址的字线也是物理相邻的(例如，WL0、WL1、WL2……WLN)。

非易失性存储器控制器126可以包括在计算设备110上执行的设备驱动程序和/或与其进行通信。设备驱动程序可以经由一个或多个接口131、132、和/或133向存储客户端116提供存储服务。在一些实施例中，设备驱动程序提供存储客户端116通过其执行块级I/O操作的块设备I/O接口131。可替代地或另外地，设备驱动程序可以提供存储级内存(SCM)接口132，其可以向存储客户端116提供其他存储服务。在一些实施例中，SCM接口132可以包括对块设备接口131的扩展(例如，存储客户端116可以通过对块设备接口131的扩展或添加来访问SCM接口132)。可替代地或另外地，SCM接口132可以被设置为单独的API、服务和/或库。设备驱动程序可以进一步地被配置成用于提供使用非易失性存储器系统102来缓存数据的缓存接口133。

如以上所述的，设备驱动程序可以进一步包括非易失性存储器设备接口139，所述非易失性存储器设备接口被配置成用于通过总线125向非易失性存储器介质控制器126传送数据、命令、和/或查询。

图1B展示了可以包括一个或多个存储器裸片或芯片212的非易失性存储设备210的实施例。在一些实施例中，存储器裸片212包括存储器单元200的阵列(二维或三维)、裸片控制器220、和读取/写入电路230A/230B。在一个实施例中，在阵列的相对侧以对称方式实现各个外围电路对存储器阵列200的访问，从而使得每一侧上的访问线密度和电路减少一半。在进一步实施例中，读取/写入电路230A/230B包括允许并行读取或编程存储器单元的页的多个读出块250。

在各实施例中，存储器阵列200经由行解码器240A/240B是字线可寻址的并且经由列解码器242A/242B是位线可寻址的。在一些实施例中，控制器244包括在与所述一个或或多个存储器裸片212相同的存储器设备210(例如，可移除存储卡或封装体)中。经由线232在主机与控制器244之间和经由线234在控制器与所述一个或多个存储器裸片212之间传送命令和数据。一种实现方式可包括多个芯片212。

在一个实施例中，裸片控制器220与读取/写入电路230A/230B配合以便在存储器阵列200上执行存储器操作。在某些实施例中，裸片控制器220包括擦除深度控制部件150、状态机222、和片上地址解码器224。在一个实施例中，状态机222包括擦除深度控制部件150的至少一部分。在进一步实施例中，控制器244包括擦除深度控制部件150的至少一部分。

在一个实施例中，擦除深度控制部件150被配置成用于：使用第一电压分布对多个字线执行擦除操作的第一部分；使用预擦除验证电压分布对所述多个字线执行第一擦除验证；基于所述第一擦除验证来确所述定多个字线中的第一字线组具有比所述多个字线中的第二字线组更低的阈值电压；以及对所述多个字线执行所述擦除操作的第二部分。在这种实施例中，在针对所述第一字线组的所述擦除操作的所述第二部分过程中使用第二电压分布，在针对所述第二字线组的所述擦除操作的所述第二部分过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布是不同的。

在一个实施例中，状态机222提供存储器操作的芯片级控制。片上地址解码器224提供地址接口以便在由主机或存储器控制器使用的地址与由解码器240A、240B、242A、242B使用的硬件地址之间进行转换。在某些实施例中，状态机222包括擦除深度控制部件150的实施例。在一些实施例中，擦除深度控制部件150基于先前对字线的擦除来确定字线的字线擦除分布以便对字线执行基于擦除速度的擦除。在某些实施例中，擦除深度控制部件150被具体化为设备驱动程序中的软件、设备控制器244中的硬件、和/或裸片控制器220和/或状态机222中的硬件。

在一个实施例中，裸片控制器220、擦除深度控制部件150、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读取/写入电路230A、读取/写入电路230B、和/或控制器244之一或任何组合可以被称为一个或多个管理单路。

图2描绘了包括多个存储元件的NAND串的一个实施例。在一些实施例中，图2中描绘的NAND串包括串联的并且位于第一选择晶体管270与第二选择晶体管272之间的四个晶体管260、262、264、266。在一些实施例中，晶体管260、262、264、266包括控制栅和浮栅。在一个实施例中，控制栅290、292、294、296连接至字线、或者包括字线的一部分。在进一步实施例中，晶体管260、262、264、266是存储元件，存储单元等，亦被称为存储器单元。在一些实施例中，存储元件可以包括多个晶体管260、262、264、266。

在一些实施例中，第一选择晶体管270经由漏极选择栅SGD将NAND串连接以栅极方式连接/连接至位线280。在某些实施例中，第二选择晶体管272经由源极选择栅SGS将NAND串连接以栅极方式连接/连接至源极线282。在进一步实施例中，通过将电压施加到对应的选择栅286来控制第一选择晶体管270。在一些实施例中，通过将电压施加到对应的选择栅288来控制第二选择晶体管272。

如图2所示，在一个实施例中，源极线282连接至NAND串中的每个晶体管/存储单元260、262、264、266的源极。在一些实施例中，NAND串可以包括已经被编程的一些存储元件260、262、264、266以及尚未被编程的一些存储元件260、262、264、266。如以下更详细描述的，擦除深度控制部件150确定存储元件260、262、264、266的擦除分布。擦除分布可以取决于存储元件260、262、264、266的擦除速度，并且可以被选择用于引起小于预定阈值的错误数。在一些实施例中，擦除深度控制部件150可以基于先前的擦除来确定擦除分布。在进一步实施例中，擦除深度控制部件150通过将擦除分布应用于字线来对存储元件260、262、264、266执行擦除。

图3是描绘了多个NAND串320、340、360、380的电路图。使用NAND结构的闪存系统的架构可以包括若干NAND串320、340、360、380。例如，图3展示了包括多个NAND串320、340、360、380的存储器阵列200中的NAND串320、340、360、380。在所描绘的实施例中，每个NAND串320、340、360、380包括漏极选择晶体管322、342、362、382、源极选择晶体管327、347、367、387、以及存储元件323-326、343-346、363-366、383-386。虽然为了简洁性展示了每个NAND串的四个存储元件323-326、343-346、363-366、383-386，但是一些NAND串320、340、360、380可包括任何数量的存储元件，例如三十二、六十四等数量的存储元件。

在一个实施例中，NAND串320、340、360、380通过源极选择晶体管327、347、367、387连接至源极线319。选择线SGS可以用于控制源极侧选择晶体管。在一个实施例中，各NAND串320、340、360、380通过漏极选择晶体管322、342、362、382连接至位线321、341、361、381。可以通过漏极选择线SGD来控制漏极选择晶体管322、342、362、382。在一些实施例中，选择线并不一定需要在NAND串320、340、360、380之中共用；也就是说，可为不同的NAND串320、340、360、380提供不同的选择线。

如上所述，每个字线WL0-WLn包括一个或多个存储元件323-383、324-384、325-385、326-386。在所描绘的实施例中，每个位线321、341、361、381和对应的NAND串320、340、360、380包括存储器阵列200、存储块、擦除块等的列。在一些实施例中，字线WL0-WLn包括存储器阵列200、存储块、擦除块等的行。在一些实施例中，每个字线WL0-WLn将每个存储元件323-383、324-384、325-385、326-386的控制栅连接成行。可替代地，可以通过字线WL0-WLn自身来提供控制栅。在一些实施例中，字线WL0-WLn可以包括数十个、数百个、数千个、数百万个等数量的存储元件323-383、324-384、325-385、326-386。

在一个实施例中，每个存储元件323-326、343-346、363-366、383-386被配置成用于存储数据。例如，当存储一位数字数据时，每个存储元件323-326、343-346、363-366、383-386的可能阈值电压(“VTH”)的范围可以被划分成被指派以逻辑数据“1”和“0”的两个范围。在NAND型闪存的一个示例中，在存储元件323-326、343-346、363-366、383-386被擦除之后，VTH可以为负，并且被定义为逻辑“1”。在一个实施例中，程序操作之后的VTH为正并且被限定为逻辑“0”。

在一些实施例中，当VTH为负并且试图读取时，存储元件323-326、343-346、363-366、383-386将接通以便指示逻辑“1”正在被存储。在进一步实施例中，当VTH为正并且试图读取操作时，存储元件将不会接通，这指示逻辑“0”被存储。每个存储元件323-383、324-384、325-385、326-386还可以存储多级信息，例如，多位的数字数据。在这种实施例中，VTH值的范围被划分成数据级数。例如，如果四级信息可存储在每个存储元件323-326、343-346、363-366、383-386中，则将有四个VTH范围被指派以数据值“11”、“10”、“01”、和“00”。

在NAND型存储器的一个示例中，擦除操作之后的VTH可以为负并且被限定为“11”。正VTH值可以用于“10”、“01”、和“00”的状态。在一个实施例中，被编程成存储元件323-326、343-346、363-366、383-386的数据与存储元件323-326、343-346、363-366、383-386的阈值电压范围之间的具体关系取决于被采用于存储元件323-326、343-346、363-366、383-386的数据编码方案。

在一些实施例中，当执行擦除操作时，擦除电压可以被施加到一个或多个存储元件323-326、343-346、363-366、383-386的时间可能过多，这可能是所述一个或多个存储元件323-326、343-346、363-366、383-386的不同擦除速度的结果。在这种实施例中，擦除深度控制部件150可以基于所述一个或多个存储元件323-326、343-346、363-366、383-386的不同擦除速度来调整被应用于所述一个或多个存储元件323-326、343-346、363-366、383-386的擦除分布。

图4展示了3D、垂直NAND闪存结构429或串429的横断面视图的一个实施例。在一个实施例中，垂直列432是圆形并且包括四层；然而，在其他实施例中，可包括多于或少于四层，并且可使用其他形状(例如，“U”型而非“I”型等)。在一个实施例中，垂直列432包括由介质(SiO2)形成的内核层470。还可使用其他材料。周围内核470是多晶硅通道471。还可使用多晶硅之外的材料。注意，连接至位线的是信道471。周围信道471是隧穿介质472。在一个实施例中，隧穿介质472具有ONO结构。周围遂穿介质472是共享电荷俘获层473，诸如(例如)氮化硅。还可使用其他材料和结构。在此描述的技术不限于任何特定材料或结构。

图4描绘了介电层DLL49、DLL50、DLL51、DLL52和DLL53、以及字线层WLL43、WLL44、WLL45、WLL46、和WLL47。字线层中的每个字线层包括由氧化铝层477包围的字线区域476，所述氧化铝层由阻挡氧化物(SiO2)层478包围。具有垂直列的字线层的物理交互形成存储器单元。因此，在一个实施例中，存储器单元包括通道471、遂穿介质472、电荷俘获层473(例如，与其他存储器单元共享)、阻挡氧化物层478、氧化铝层477以及字线区域476。在一些实施例中，阻挡氧化物层478和氧化铝层477可以由具有绝缘特性的单层材料或者由具有绝缘特性的多于2层的不同材料代替。此外，所使用的材料不限于二氧化硅(SiO2)或氧化铝。例如，字线层WLL47和垂直列432的一部分包括存储器单元MC1。字线层WLL46和垂直列432的一部分包括存储器单元MC2。字线层WLL45和垂直列432的一部分包括存储器单元MC3。字线层WLL44和垂直列432的一部分包括存储器单元MC4。字线层WLL43和垂直列432的一部分包括存储器单元MC5。在其他架构中，存储器单元可以具有不同的结构；然而，存储器单元将仍然是存储单元。

当存储器单元被编程时，电子存储在电荷俘获层473的一部分中，所述电荷俘获层与存储器单元相关联。响应于字线区域476上的合适电压，这些电子通过遂穿介质472从通道471被推入到电荷俘获层473中。存储器单元的阈值电压(Vth)与存储的电荷量成比例地增加。在一个实施例中，通过进入电荷俘获层中的电子的福勒-诺得海姆遂穿实现编程。在擦除操作过程中，返回至通道或孔中的电子被注入到电荷俘获层中以便与电子进行重新组合。在一个实施例中，使用经由物理机构(诸如栅极诱导漏极泄露(GIDL))孔注入到电荷俘获层中来实现擦除。

在某些实施例中，在不同位线上的不同存储器结构429(例如，不同的NAND串429)中的相同位置或定位中的存储单元可以在相同的字线上。每个字线可以存储：一页数据，诸如当每单元(SLC)存储1位的数据；两页数据，诸如当每单元(MLC)存储2位的数据；三页数据，诸如当每单元(TLC)存储3位的数据；四页数据，诸如当每单元(QLC)存储4位的数据；或另一页数的数据。

在所描绘的实施例中，垂直、3D NAND闪存结构429包括“I”型存储器结构429。在其他实施例中，垂直、3D NAND闪存结构429可以包括“U”型结构、或者可以具有另一垂直和/或堆叠架构。在某些实施例中，四组串429(例如，四组48个字线、或另一预定数量的字线)可以形成擦除块，而在其他实施例中，少于或多于四组串429可以形成擦除块。如可以认识到的，任何合适数量的存储单元可以是单个串429的一部分。在一个实施例中，单个串429包括48个存储单元。

图5描绘了擦除深度控制部件150的一个实施例。擦除深度控制部件150可以实质上类似于以上关于图1A、图1B、图2和/或图3所描述的擦除深度控制部件150。通常，如上所述，擦除深度控制部件150基于之前对存储器单元的擦除来确定所述存储器单元的擦除分布，并且使用所确定的擦除分布对所述存储器单元执行擦除。在所描绘的实施例中，擦除深度控制部件150包括初始擦除模块502、擦除速度确定模块504、以及经调整擦除模块506。

在各实施例中，初始擦除模块502使用针对第一时间段而施加的并且使用预擦除验证电压阈值而验证的第一电压对非易失性存储单元块执行第一擦除操作。例如，在一个实施例中，初始擦除模块502可以使用第一电压分布对多个字线执行擦除操作的第一部分，并且初始擦除模块502可以使用预擦除验证电压分布对所述多个字线执行第一擦除验证。预擦除验证电压分布和/或预擦除验证电压可以包括用于验证一个或多个存储单元是否已经被擦除至预擦除验证电压阈值的预擦除验证电压阈值。

如在此使用的，当正在擦除存储单元时，预擦除验证电压阈值包括擦除电压电平之上的电压电平，从而使得在擦除验证电压阈值通过存储单元满足之前通过存储单元来满足预擦除验证电压阈值。例如，初始擦除模块502可以将预擦除验证电压阈值(例如，PRE_EVFY)施加到存储单元的控制栅(例如，字线)，同时在擦除验证操作过程中将旁栅电压(例如，Vpass)施加到同一擦除块的其他控制栅(例如，其他字线)。初始擦除模块502可以通过判定在施加所选择的预擦除验证电压阈值(例如，具有在所选择的预擦除验证电压阈值之下的阈值电压)的过程中哪些单元是导电的来多次执行擦除验证操作(例如，在每个擦除脉冲之后、在预定数量的擦除脉冲之后等)直到至少预定数量的单元(例如，字线、擦除块等的所有单元、基本上所有单元、预定百分比或比率的单元等)满足所选择的预擦除验证电压阈值。

在一个实施例中，响应于初始擦除模块502确定存储单元的擦除块满足所选择的预擦除验证电压阈值，擦除速度确定模块504使用不同的验证电压阈值(例如，与存储单元块的擦除状态相关联和/或定义存储单元块的擦除状态的擦除验证电压阈值、低于由初始擦除模块502使用的所选择的预擦除验证电压阈值的不同预擦除验证电压阈值等)来执行另一擦除验证操作。以下描述的擦除速度确定模块504可以判定在施加不同验证电压阈值(例如，具有在不同验证电压阈值之下的阈值电压)的过程中哪些存储单元是导电的并且因此具有更快的擦除速度和/或更低的擦除持续时间、以及哪些存储单元是不导电的(例如，具有在不同验证电压阈值之上的阈值电压、失败位计数等)并且因此具有更慢的擦除速度和/或更高的擦除持续时间。稍后(例如，针对第二擦除操作，擦除操作的第二部分等)，经调整擦除模块506可以以类似的方式使用擦除验证电压阈值(例如，EVFY、与存储单元的擦除状态相关联和/或定义存储单元的擦除状态)来验证一个或多个存储单元已经被擦除(例如，满足擦除验证电压阈值)。

例如，初始擦除模块502可以执行第一擦除操作和/或擦除操作的第一部分直到失败位计数(例如，不满足所选择的预擦除验证电压阈值的多个存储单元)满足阈值(例如，在预定阈值数之下)，然后过渡到经调整擦除模块506可以执行第二擦除操作和/或擦除操作的第二部分直到不同的失败位计数(例如，不满足擦除验证电压阈值的多个存储单元)满足阈值(例如，在预定阈值数之下)。如下所述，擦除速度确定模块504可以基于擦除验证操作(例如，针对第一擦除操作和/或由初始擦除模块502执行的擦除操作的第一部分、针对第二擦除操作和/或由经调整擦除模块506执行的擦除操作的第二部分、在第一擦除操作与第二擦除操作或擦除操作的各部分之间等)来确定擦除速度和/或擦除持续时间。在擦除速度确定模块504基于第二擦除操作和/或擦除操作的第二部分来确定擦除速度和/或擦除持续时间的实施例中，在第二擦除操作和/或擦除操作的第二部分完成等之后，擦除速度确定模块504可以与经调整擦除模块506配合以便调整后续的擦除操作。

如在此使用的，非易失性存储单元块的擦除操作包括将块的非易失性存储单元中的一个或多个非易失性存储单元的状态改变为预定状态(例如，擦除状态、预擦除状态、朝向擦除状态等)的过程。在一个实施例中，可以使用单个擦除命令来执行擦除操作(例如，将一个更或多个电压电平的一个或多个电脉冲施加到非易失性存储单元块直到单个擦除操作成功或者失败、迭代步骤脉冲擦除操作等)。在进一步实施例中，可以使用多个命令来执行擦除操作，诸如将擦除块的至少一部分擦除至预擦除验证电压阈值的第一命令以及将擦除块的至少一部分擦除至擦除验证电压阈值的第二命令等。以此方式，在某些实施例中，第一和第二擦除操作均可以是单个更大擦除操作(例如，第一组一个或多个擦除脉冲和第二组一个或多个擦除脉冲等)的一部分。

如在此使用的，擦除操作的各部分各自包括擦除操作的一个或多个擦除脉冲，从而使得可以使用预擦除验证电压阈值在擦除操作的各部分之间执行验证操作。在一个实施例中，可以响应于不同的擦除命令(例如，用于将存储单元擦除至预擦除验证电压阈值的第一擦除命令以及用于将存储单元擦除至擦除验证电压阈值的第二命令等)而执行擦除操作的不同部分。在进一步实施例中，可以响应于被配置成用于使用至少两个不同验证电压阈值(诸如预擦除验证电压阈值和擦除验证电压阈值等)的单个擦除命令而执行擦除操作的不同部分。

擦除操作可以包括N个数量的脉冲(例如，最大循环计数16等)。在某些实施例中，循环计数N可以被设置为足够高以确保操作成功完成，并且擦除深度控制部件150可以在擦除操作正在执行时对其进行调整。将增加的电压施加到擦除单元的每个迭代可以被称为循环(例如，擦除循环等)。在每次迭代时，擦除块、页、或其他组的存储单元接收具有预定电压的电脉冲。针对擦除操作，每个脉冲可以被配置成用于从浮栅推出电子。可以在固定时间段或预定持续时间(例如，600微秒-700微秒等)内施加每次迭代或脉冲，这可以被称为脉冲宽度。在操作过程中施加的电压可以被配置成用于在操作的第一脉冲过程中逐渐增加(例如，斜升)。在每个脉冲被施加到存储单元之后，可以对存储单元执行读取以便判定是否已经达到和/或超过验证电压阈值(例如，擦除验证操作)。例如，如上所述，预擦除验证电压阈值可以初始地用于判定存储单元何时接近、或达到被擦除、以及确定稍后可以用于判定存储单元何时被擦除的擦除验证电压阈值。

转到图7，简图700展示了用于擦除深度控制的擦除验证电压阈值706、708的一个实施例。在y轴上展示了多个位和/或存储单元702，并且在x轴上展示了电压704。曲线710、712展示了多个存储单元702，所述多个存储单元存储不同时间点处的对应电压阈值704之上的电压。还展示了擦除验证电压阈值706和预擦除验证电压阈值708。曲线712表示在擦除验证操作(例如，预擦除验证操作)中存储单元满足预擦除验证电压708时存储单元的电压电平(例如，存储单元阈值电压、存储的电荷电平、编码位等)。曲线710表示在擦除验证操作(例如，先前的预擦除验证操作之后的擦除验证操作)中存储单元满足擦除验证电压阈值706时存储单元的电压电平(例如，存储单元阈值电压、存储电荷电平、编码位等)。

在一个实施例中，曲线712和曲线710表示不同时间点处的相同组的存储单元(例如，擦除块、字线、裸片、裸片平面、芯片、或其他存储单元集合)。例如，响应于存储单元满足预擦除验证电压阈值708等，曲线712可以表示擦除操作的一个或多个擦除脉冲之后的存储单元的状态，并且响应于存储单元满足擦除验证电压阈值706等，曲线710可以表示擦除操作的一个或多个附加擦除脉冲之后的相同存储单元的状态。

因此，具有比其他存储单元更快的擦除速度和/或更短的擦除持续时间的存储单元可能在其他单元之间达到预擦除验证电压阈值708。在一个实施例中，预擦除验证电压阈值708可以具有比擦除验证电压阈值706更高的幅度。例如，预擦除验证电压阈值708可以大约为1.5伏，并且擦除验证电压阈值706可以大约为0.5伏等。在某些实施例中，预擦除验证电压阈值708可以是擦除验证电压阈值706和用于在最快/最短擦除时间内擦除存储单元(或字线)的电压与用于在最慢/最长擦除时间内擦除存储单元(或字线)的电压等之间的电压差的一半之和。

返回至图5，在某些实施例中，擦除速度确定模块504可以基于由初始擦除模块502执行的第一擦除操作(例如，第一擦除操作的预擦除验证电压阈值)来确定非易失性存储单元块中的第一存储单元集合具有比所述块中的第二存储单元集合更低的擦除持续时间和/或更快的擦除速度。如在此使用的，擦除速度可以包括在擦除操作过程中一个或多个存储单元的状态发生变化的速率(例如，所述一个或多个存储单元朝向擦除状态而移动的电荷电平、阈值电压、存储的读取电压电平等有多快)。如在此使用的，一个或多个存储单元的擦除持续时间可以是在擦除操作过程中(例如，预擦除验证电压阈值、擦除电压阈值等)所述一个或多个存储单元达到预定阈值所花费的时间的长度。

例如，在某些实施例中，字线、擦除块、裸片、裸片平面、芯片、或其他组的多个存储单元的擦除持续时间可以包括从发起擦除操作时传递的以及至少预定数量的存储单元满足擦除阈值(例如，具有在预定擦除状态中或之上的阈值电压电平或存储电荷电平)时的时间量。在一个实施例中，针对存储单元，擦除持续时间可以包括从初始擦除电压被施加到单元时的以及阈值电压电平或存储电荷单平满足擦除阈值(例如，在预定擦除状态中或之上，预擦除验证电压阈值、擦除验证电压阈值等)时的时间量。类似地，擦除速度可以是存储单元、字线、擦除块、裸片平面、裸片、和/或芯片的状态朝向擦除阈值(诸如预擦除验证电压阈值、擦除验证电压阈值、另一擦除阈值等)而移动时的速率。

而且，在某些实施例中，基于擦除操作(例如，第一擦除操作、第二擦除操作、擦除操作的一部分等)可以意指由于擦除操作(例如，在擦除操作或其部分过程中或之后执行的擦除验证操作)而获得、监测、测量、和/或识别的信息可以用于作出在此描述的判定。例如，在一个实施例中，基于第一擦除操作可以意指基于一个或多个单元是否满足预擦除验证电压阈值和/或擦除验证电压阈值，在某些实施例中，基于第二擦除操作可以意指基于一个或多个单元是否满足不同的预擦除验证电压阈值和/或擦除验证电压阈值等。在一些实施例中，擦除速度确定模块504可以基于由初始擦除模块502执行(例如，通过使用预擦除验证电压阈值等已经对第一擦除操作进行验证之后执行擦除验证操作)的第一擦除操作来确定所述非易失性存储单元块的第三存储单元集合具有比所述非易失性存储单元块的所述第二存储单元集合更长的擦除持续时间和/或更慢的擦除速度。在这种实施例中，擦除速度确定模块504可以确定在第二擦除操作或其他后续擦除操作过程中使用与所述第一和第二存储单元集合不同的所述第三存储单元集合的电压。

在各实施例中，擦除速度确定模块504可以基于第一擦除验证(例如，预擦除验证)来确定非易失性存储单元块的多个字线中的第一字线组具有比所述多个字线中的第二字线组更低的阈值电压。如在此使用的，阈值电压可以指代存储单元变成导电的时被施加到存储单元的控制栅的电压。例如，阈值电压可以包括一个或多个存储单元的存储读取电压或电荷电平等。在某些实施例中，擦除阈值电压可以包括设置在擦除状态的边界处或之上或者针对一个或多个存储单元而设置的读取电压阈值。例如，针对NAND存储单元的一个实施例，擦除状态具有负存储电压或电荷电平，因此擦除阈值电压可以设置在零伏处或左右。如下所述，预擦除验证电压阈值可以设置在擦除阈值电压之上，从而允许擦除速度确定模块504判定哪些存储单元相对于其他存储单元而正在更快速地接近擦除阈值电压(例如，基于第一擦除验证)。在其他实施例中，擦除速度确定模块504可以基于验证操作使用擦除验证电压阈值来判定哪些存储单元正在接近擦除阈值电压(例如，擦除状态的上限、擦除阈值电压、和/或与擦除状态相关联和/或定义擦除状态的另一验证电压阈值)。在一些实施例中，擦除速度确定模块504可以基于所述第一擦除验证来确定所述多个字线中的第三字线组具有比所述多个字线中的所述第二字线组更高的阈值电压。

例如，擦除速度确定模块504可以执行与图8相对应的操作。具体地，参考图8，展示了具有用于擦除深度控制的区域速度识别的一个实施例的示意性框图800。在所展示的实施例中，非易失性存储单元块包括被分组成四个不同区域的字线。具体地，通过47的字线36被分组到区域_1802中，通过35的字线24被分组到区域_2804中，通过23的字线12被分组到区域_3806中，并且通过11的字线0被分组到区域_4808中。在初始擦除模块502验证了一个或多个字线具有对预擦除验证电压阈值708之下的电压(例如，具有阈值电压)进行存储的存储单元之后，擦除验证电压810(例如，擦除验证电压阈值706)可以被施加到区域_1802，同时读取电压812、814、816被施加到区域_2804、区域_3806、和区域_4808。可以响应于将擦除验证电压810施加到区域_1802而确定区域_1802的失败位计数(“FBC”)。FBC可以与阈值进行比较以便判定区域_1802被认为是快速擦除区域还是慢速擦除区域。例如，如果FBC大于阈值，则区域_1802可以被认为是慢速擦除区域，并且如果FBC小于阈值，则区域_1802可以被认为是快速擦除区域。还可以通过将擦除验证电压施加到期望的区域并且通过将读取电压施加到其他区域来确定剩余区域(例如，区域_2804、区域_3806、和区域_4808)中的每个剩余区域的FBC。使用每个区域的FBC，每个区域可以被分类成慢速擦除区域或者快速擦除区域。如在此使用的，失败位计数可以指代时间段处在阈值电压(例如，擦除验证电压阈值706、810、预擦除验证电压阈值708等)之上的多个存储单元。在其他实施例中，可以由擦除速度确定模块504使用上述相同的过程来使用不同的、第二更低预擦除电压阈值708而非擦除验证电压阈值706、810。

在某些实施例中，区域可以被分类成三种不同的速度。例如，可以具有快速擦除区域、中间擦除区域、以及慢速擦除区域。在这种实施例中，区域的FBC可以与第一阈值和第二阈值相比较，其中，所述第一阈值小于所述第二阈值。如果区域的FBC小于第一阈值，则区域可以被认为是快速擦除区域。而且，如果区域的FBC大于第二阈值，则区域可以被认为是慢速擦除区域。此外，如果区域的FBC大于第一阈值并且小于第二阈值，则区域可以被认为是中间区域。

在一些实施例中，区域可以被分类为使用一个或多个失败位计数阈值的三个或更多个不同的速度以及两个或更多个不同的擦除验证电压，诸如小于第二擦除验证电压阈值等的第一擦除验证电压阈值。在这种实施例中，如果使用第一擦除验证电压的区域的FBC小于阈值，则区域可以被认为是快速擦除区域。而且，如果使用第二擦除验证电压的区域的FBC大于阈值，则区域可以被认为是慢速擦除区域。此外，如果使用第一擦除验证电压的区域的FBC大于阈值并且使用第二擦除验证电压的区域的FBC小于阈值，则区域可以被认为是中间擦除区域。

作为另一示例，擦除速度确定模块504可以执行与图9A相对应的操作。具体地，参考图9A，展示了具有用于擦除深度控制的区域速度识别的另一实施例的示意性框图900。在所展示的实施例中，非易失性存储单元块包括被分组成四个不同区域的字线。具体地，存储单元被分组成区域_4902、区域_3904、区域_2906以及区域_1908。在初始擦除模块502验证了一个或多个字线具有对预擦除验证电压阈值708之下的电压进行存储的存储单元之后，擦除验证电压910(例如，擦除验证电压阈值706)可以被施加到包括区域_4902和区域_3904的组，同时读取电压912被施加到包括区域_2906和区域_1908的组。可以响应于将擦除验证电压910施加到区域_4902和区域_3904的组而确定包括区域_4902和区域_3904的组的失败位计数(“FBC”)。FBC可以与阈值进行比较以便判定包括区域_4902和区域_3904的组被认为是快速擦除组还是慢速擦除组。例如，如果FBC大于阈值，则包括区域_4902和区域_3904的组可以被认为是慢速擦除组，并且如果FBC小于阈值，则区域_4902和区域_3904的组可以被认为是快速擦除组。还可以通过将擦除验证电压施加到期望的组并且通过将读取电压施加到其他组来确定剩余组(例如，包括区域_2906和区域_1908的组)中的每个剩余组的FBC。使用每个组的FBC，每个组可以被分类成慢速擦除组或者快速擦除组。而且，如关于图8所描述的，区域和/或组可以被分类为快、中或慢。

虽然在某些实施例中(诸如在图9A中展示的)，可以将区域置于具有相邻区域的组中，但是在其他实施例中，可以以任何适当的方式对区域进行分组。例如，区域_4902和区域_2906可以被分组在一起，并且区域_3904和区域_1908可以被分组在一起。在一些实施例中，每四个区域可以被分组在一起。在某些实施例中，来自组中的仅一个区域具有被确定并且与一个或多个阈值进行比较的FBC，并且基于具有确定的FBC的所述一个区域对组中的所有区域进行分类。因此，并非所有区域必须具有被确定为用于将区域分类成不同速度类别的FBC。在一些实施例中，如果一起检查组并且所述组具有高于阈值的FBC，则可以分开检查每个单独区域。相较而言，如果一起检查组并且所述组具有低于阈值的FBC，则可以基于组检查对区域全部进行分类。

例如，在一个实施例中，可以基于对应的几何形状和/或存储介质的架构将区域分组在一起。图9B展示了可以基于存储介质的几何形状而被分组在一起的区域的实施例。具体地，图9B展示了3D垂直NAND结构916(诸如图4中描述的结构)的一个实施例，其中，可以重复结构的多个部分。例如，如所展示的，结构916的第一部分918可以大致与结构916的第二部分920相匹配。结构的第一部分918和第二部分920可以各自包括与相似几何形状相对应的四个区域。具体地，第一部分918包括第一区域922、第二区域924、第三区域926、以及第四区域928。而且，第二部分920包括第一区域930、第二区域932、第三区域934、以及第四区域936。在某些实施例中，由于其相似的几何形状，第一区域922、930可以被分组在一起，第二区域924、932可以被分组在一起，第三区域926、934可以被分组在一起，并且第四区域928、936可以被分组在一起等。

返回至图5，在一个实施例中，擦除速度确定模块504可以基于第一擦除验证来确定非易失性存储单元块的多个字线中的第一字线组具有比所述多个字线中的第二字线组更低的阈值电压。在这种实施例中，擦除速度确定模块504可以预测所述多个字线中的属于所述第一字线组的字线，预测所述多个字线中的属于所述第二字线组的字线，并且通过以下各项验证这些预测：在针对所述第一字线组的所述擦除操作的所述第二部分过程中使用第二电压分布；使用第二电压分布针对所述第一字线组执行擦除操作的第二部分；以及使用第三电压分布针对所述第二字线组执行所述擦除操作的所述第二部分等。

在一些实施例中，经调整擦除模块506可以针对所述块中的第一存储单元集合和第二存储单元集合使用不同电压对非易失性存储单元块执行第二擦除操作。例如，经调整擦除模块506可以通过针对第二时间段施加第二电压而在所述第二擦除操作过程中擦除所述第一组存储单元，并且经调整擦除模块506可以通过针对所述第二时间段施加第三电压而在所述第二擦除操作过程中擦除所述第二组存储单元。在某些实施例中，第二电压可以具有比第三电压更低的幅度。

在各实施例中，经调整擦除模块506可以对非易失性存储单元块的多个字线执行擦除操作的第二部分。在这种实施例中，可以在针对所述第一字线组的所述擦除操作的所述第二部分过程中使用第二电压分布，可以在针对所述第二字线组的所述擦除操作的所述第二部分过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布可以是不同的。在一些实施例中，经调整擦除模块506可以使用擦除验证电压分布对所述多个字线执行第二擦除验证。

在某些实施例中，经调整擦除模块506在第三字线组的所述擦除操作的所述第二部分的过程中使用第四电压分布，并且所述第二电压分布、所述第三电压分布和所述第四电压分布均是不同的。在一个实施例中，第二电压分布包括在所述擦除操作的所述第二部分的第一时期过程中施加第一电压并且在所述擦除操作的所述第二部分的第二时期过程中施加大于所述第一电压的第二电压，第三电压分布包括在所述擦除操作的所述第二部分的所述第一时期过程中施加所述第一电压并且在所述擦除操作的所述第二部分的所述第二时期过程中施加大于所述第一电压并且小于所述第二电压的第三电压，并且第四电压分布包括在所述擦除操作的所述第二部分的所述第一和第二时期过程中施加所述第一电压。

例如，参考图10，展示了用于擦除深度控制的擦除操作的一个实施例的简图1000。在所展示的实施例中，展示了相对于时间1004的字线擦除电压1002(例如，被施加到控制栅以用于调整控制栅之间的电压差的偏置电压、以及基于存储单元的架构等通过一个或多个位线、井、和/或源极线被施加到存储单元的漏极/信道的擦除电压)。第一时间段与第二时间段间隔开预擦除验证时间1006。如在此使用的，预擦除验证时间1006可以是在一个或多个存储单元存储预擦除验证电压阈值处或之下的电压的操作过程中的时间点。慢速擦除区域的第一电压分布1008的字线擦除电压1002维护预擦除验证时间1006之前和之后的相同的偏置电压。例如，在一个或多个存储单元达到预擦除验证电压阈值708之后，慢速擦除区域维护相同的字线擦除电压1002直到完成擦除操作，从而使得对慢速擦除区域的擦除不被抑制。相较而言，快速擦除区域的第二电压分布1010的字线擦除电压1002与预擦除验证时间1006之前的第一电压分布1008的电压相匹配(例如，以便确定不同区域的相对擦除速度)，然后在预擦除验证时间1006之后，第二电压分布1010的字线偏置擦除电压增加至更高的字线擦除电压1002以便抑制/减慢对快速擦除区域的进一步擦除。

如上所述，擦除速度确定模块504可以在每个擦除脉冲之间、预定数量的擦除脉冲之后等执行预擦除验证操作。取决于存储单元的类型或架构，预擦除验证时间1006可以不同。例如，在某些实施例中，ReRAM、忆阻器存储器、其他电阻式存储单元、和/或其他存储或存储器技术可以在单个脉冲(例如，在第一时间段)被施加之后达到预擦除验证电压阈值708，同时NAND闪存单元和/或其他存储或存储器技术可以在一系列多个脉冲已经被施加(例如，在更长的第一时间段)之后达到预擦除验证电压阈值708。

如在此使用的，擦除电压(例如，被施加到存储单元的漏极的位线擦除电压、被施加到存储单元的控制栅的偏置电压或字线擦除电压1002、1102、存储单元的漏极/位线与控制栅/字线之间的差压等)可以指代被施加到一个或多个存储单元(例如，存储单元的一个或多个位线、存储单元的一个或多个字线、存储单元的擦除块等)的电压以便将所述单元朝向擦除状态移动和/或将所述单元放置在擦除状态下。例如，在一个实施例中，存储单元块的擦除电压可以经由所述存储单元块的衬底而被供应(例如，供应给存储单元的漏极、供应给存储单元的控制栅、供应给存储单元的源极、作为漏极与控制栅之间的压差等)、被施加到一个或多个字线等。在一个实施例中，擦除电压可以为负(例如，施加到控制栅的、比施加到NAND闪存的漏极的更低的电压)以便将福勒-诺得海姆遂穿转移存储数据从浮栅诱导至源极以便擦除存储单元(例如，大约-19.2伏、一系列离散负电压脉冲等)。如在此使用的，字线擦除电压1102可以指代在擦除操作过程中被施加到一个或多个存储单元(例如，经由一个或多个字线被施加到NAND闪存存储单元的一个或多个控制栅)的偏置电压。

在一些实施例中，字线擦除电压1102或被施加到一个或多个字线的其他偏置电压在预擦除验证时间1006之前可以大约为0伏(例如，其中，被施加到位线、井、和/或源极线的擦除电压大约为19.2伏等)，第一电压分布1008在预擦除验证时间1006之后维护所述字线擦除电压或其他偏置电压，并且第二电压分布1010在预擦除验证时间1006之后增加所述字线擦除电压或其他偏置电压(例如，以便降低字线偏置电压与位线擦除电压之间的压差，由此减慢/抑制对与字线相关联的存储单元的擦除)。例如，第二电压分布1010可以应用大约0.5伏、1.0伏、1.5伏、2.0伏、2.5伏、3.0伏等的偏置电压，从而通过增加被施加到一个或多个字线的偏置电压来降低被施加到所述一个或多个字线的总擦除电压以便降低所述偏置电压与被施加到所述一个或多个字线的存储单元的位线擦除电压之间的压差。在其他实施例中，替代或除增加字线偏置电压以便减慢/已抑制对一个或多个存储单元(例如，存储单元的字线)的擦除之外，擦除深度控制部件150可以降低一个或多个存储单元的位线擦除电压(例如，存储单元的位线)等。

作为另一示例，参考图11，展示了用于擦除深度控制的擦除操作的另一实施例的简图1100。在所展示的实施例，展示了相对于时间1104的字线擦除电压1102(例如，偏置电压)。第一时间段与第二时间段间隔开预擦除验证时间1106。如在此使用的，预擦除验证时间1106可以是在一个或多个存储单元存储预擦除验证电压阈值处或之下的电压的操作过程中的时间点。慢速擦除区域的第一电压分布1108的字线擦除电压1102(例如，偏置电压)维护预擦除验证时间1106之前和之后的相同电压，以便不减慢/抑制慢速擦除区域的存储单元。

例如，在一个或多个存储单元达到预擦除验证电压阈值708之后，慢速擦除区域维护相同的字线擦除电压1102(例如，偏置电压)直到完成擦除操作。相较而言，中间擦除区域的第二电压分布1110的字线擦除电压1102(例如，偏置电压)与预擦除验证时间1106之前的第一电压分布1108的电压相匹配(例如，以便确定不同擦除区域的相对擦除速度)，然后在预擦除验证时间1106之后，第二电压分布1110增加至更高的字线擦除电压1102以便减慢/抑制对中间擦除区域的进一步擦除。而且，快速擦除区域的第三电压分布1112的字线擦除电压1102与预擦除验证时间1106之前的第一电压分布1108的电压相匹配(例如，以便确定不同擦除区域的相对擦除速度)，然后在预擦除验证时间1106之后，第三电压分布1112增加至更高的字线擦除电压1102以便减慢/抑制对快速擦除区域(甚至中间擦除区域)的进一步擦除。如在预擦除验证时间1106之后所展示的，第三电压分布1112增加至高于第二电压分布1110。

转向图6，展示了擦除深度控制部件150的进一步实施例。擦除深度控制部件150可以实质上类似于以上关于图1A、图1B、图2、图3和/或图5所描述的擦除深度控制部件150。在所描绘的实施例中，擦除深度控制部件150包括初始擦除模块502、擦除速度确定模块504、以及经调整擦除模块506，并且进一步包括失败确定模块602、阈值比较模块604、以及字线分布选择模块606。

在一个实施例中，失败确定模块602可以选择非易失性存储单元块的多个字线的一部分并使用用于产生FBC的擦除验证电压分布对所述多个字线的所述部分执行第二擦除验证。在一些实施例中，失败确定模块602可以选择一个或多个存储单元并使用用于产生FBC的擦除验证电压分布对所述一个或多个存储单元执行第二擦除验证。

在一个实施例中，失败确定模块602可以使用用于产生第一FBC的第一擦除验证电压分布对非易失性存储单元块的多个字线的一部分执行第二擦除验证，并且可以使用用于产生第二FBC的第二擦除验证电压分布对所述多个字线的所述部分执行第三擦除验证。在这种实施例中，第二擦除验证电压分布的电压可以大于第一擦除验证电压分布的电压。

在某些实施例中，阈值比较模块604可以判定所述多个字线的所述部分的所述FBC是否小于预定阈值。在一个实施例中，阈值比较模块604可以判定所述多个字线的所述部分的所述FBC是否小于第一预定阈值，并且可以判定所述多个字线的所述部分的所述FBC是否大于第二预定阈值。在这种实施例中，所述第二预定阈值可以大于所述第一预定阈值。

在各实施例中，阈值比较模块604可以判定所述多个字线的所述部分的第一FBC是否小于预定阈值，并且可以判定所述多个字线的所述部分的第二FBC是否大于所述预定阈值。

在某些实施例中，字线分布选择模块606可以响应于所述多个字线的所述部分的所述FBC小于预定阈值而将所述多个字线的所述部分指派给第一字线组，并且可以响应于所述多个字线的所述部分的所述FBC大于所述预定阈值而将所述多个字线的所述部分指派给第二字线组。在这种实施例中，所述多个字线的所述部分包括一个或多个区域，并且在执行第二擦除验证的同时所述多个字线中的不是所述多个字线的所述部分的一部分的字线被设置为读取电压。

在一些实施例中，字线分布选择模块606可以响应于所述多个字线的所述部分的所述FBC小于第一预定阈值而将所述多个字线的所述部分指派给第一字线组，可以响应于所述多个字线的所述部分的所述FBC大于所述第一预定阈值并且小于第二预定阈值而将所述多个字线的所述部分指派给第二字线组，并且可以响应于所述多个字线的所述部分的所述FBC大于所述第二预定阈值而将所述多个字线的所述部分指派给第三字线组。

在一个实施例中，字线分布选择模块606可以响应于所述多个字线的所述部分的第一FBC小于预定阈值而将所述多个字线的所述部分指派给第一字线组，可以响应于所述多个字线的所述部分的所述第一FBC大于所述预定阈值并且所述多个字线的所述部分的第二FBC小于所述预定阈值而将所述多个字线的所述部分指派给第二字线组，并且可以响应于所述多个字线的所述部分的所述第二FBC大于所述预定阈值而将所述多个字线的所述部分指派给第三字线组。

图12描绘了用于擦除深度控制的方法1200的一个实施例。可以在任何时间点执行方法1200，诸如以用于校准和/或重新校准非易失性存储单元块的预定间隔。例如，可以以每200个程序/擦除循环的预定间隔来执行方法1200。方法1200还可以作为每个擦除的一部分被执行。

方法1200开始，并且初始擦除模块502使用针对第一时间段和预擦除验证电压阈值而施加的第一电压对所述非易失性存储单元块执行1202第一擦除操作。擦除速度确定模块504基于所述预擦除验证电压阈值来确定1204所述块中的第一存储单元集合具有小于所述块中的第二存储单元集合的擦除持续时间和/或快于所述块中的第二存储单元集合的擦除速度。经调整擦除模块506针对所述块中的所述第一存储单元集合和所述第二存储单元集合使用不同电压对所述非易失性存储单元块执行1206第二擦除操作，并且方法1200结束。

图13是展示了用于擦除深度控制的方法1300的进一步实施例的示意性流程图。开始方法1300，并且初始擦除模块502使用第一电压分布对多个字线执行1302擦除操作的第一部分。而且，初始擦除模块502使用预擦除验证电压分布对所述多个字线执行1304第一擦除验证。擦除速度确定模块504选择1306所述多个字线的一部分。

擦除速度确定模块504使用擦除验证电压分布对所述多个字线的所述部分执行1308第二擦除验证以便产生FBC。擦除速度确定模块504判定1310所述多个字线的所述部分的FBC是否小于预定阈值。如果FBC小于预定阈值，则擦除速度确定模块504将所述多个字线的所述部分指派1312给所述第一字线组。如果FBC大于预定阈值，则擦除速度确定模块504将所述多个字线的所述部分指派1314给所述第二字线组。然后，经调整擦除模块506对所述多个字线执行1316所述擦除操作的第二部分，并且方法1300结束。在某些实施例中，在针对所述第一字线组的所述擦除操作的所述第二部分过程中使用第二电压分布，在针对所述第二字线组的所述擦除操作的所述第二部分过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布是不同的。

在各实施例中，用于使用第一电压分布对多个字线执行第一擦除的装置可以包括擦除深度控制部件150、初始擦除模块502、非易失性存储设备接口139、非易失性存储器介质控制器126、存储客户端116、数据库系统116a、主机计算设备110、总线127、网络115、设备驱动程序、控制器(例如，裸片控制器220、状态机222、控制器244、设备驱动程序等)、读出放大器250、电压源、处理器111、其他逻辑硬件、和/或存储在计算机可读存储介质上的其他可执行代码。其他实施例可以包括用于使用第一电压分布对多个字线执行第一擦除的相似或等同装置。

在各实施例中，用于使用预擦除验证电压分布对所述多个字线执行第一擦除验证的装置可以包括擦除深度控制部件150、初始擦除模块502、非易失性存储设备接口139、非易失性存储器介质控制器126、存储客户端116、主机计算设备110、总线127、网络115、设备驱动程序、控制器(例如，裸片控制器220、状态机222、控制器244、设备驱动程序等)、读出放大器250、电压源、处理器111、其他逻辑硬件、和/或存储在计算机可读存储介质上的其他可执行代码。其他实施例可以包括用于使用预擦除验证电压分布对所述多个字线执行第一擦除验证的相似或等同装置。

在各实施例中，用于基于所述第一擦除验证来确定所述多个字线中的第一字线组具有比所述多个字线中的第二字线组更短的擦除持续时间和/或更快的擦除速度的装置可以包括擦除深度控制部件150、调整速度确定模块504、非易失性存储设备接口139、非易失性存储器介质控制器126、失败确定模块602、阈值比较模块604、字线分布选择模块606、存储客户端116、数据库系统116a、主机计算设备110、总线127、网络115、设备驱动程序、控制器(例如，裸片控制器220、状态机222、控制器244、设备驱动程序等)、处理器111、其他逻辑硬件、和/或存储在计算机可读存储介质上的其他可执行代码。其他实施例可以包括用于基于所述第一擦除验证来确定所述多个字线中的第一字线组具有比所述多个字线中的第二字线组更短的擦除持续时间和/或更快的擦除速度的相似或等同装置。

在各实施例中，用于对所述多个字线执行第二擦除操作的装置可以包括擦除深度控制部件150、经调整擦除模块506、非易失性存储设备接口139、非易失性存储器介质控制器126、存储客户端116、数据库系统116a、主机计算设备110、总线127、网络115、设备驱动程序、控制器(例如，裸片控制器220、状态机222、控制器244、设备驱动程序等)、读出放大器250、电压源、处理器111、其他逻辑硬件、和/或存储在计算机可读存储介质上的其他可执行代码。其他实施例可以包括用于对所述多个字线执行第二擦除操作的相似或等同装置。在某些实施例中，在针对所述第一字线组的所述第二擦除操作过程中使用第二电压分布，在针对所述第二字线组的所述第二擦除操作过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布是不同的。

在各实施例中，用于使用擦除验证电压分布对所述多个字线执行第二擦除验证的装置可以包括擦除深度控制部件150、经调整擦除模块506、非易失性存储设备接口139、非易失性存储器介质控制器126、存储客户端116、数据库系统116a、主机计算设备110、总线127、网络115、设备驱动程序、控制器(例如，裸片控制器220、状态机222、控制器244、设备驱动程序等)、读出放大器250、电压源、处理器111、其他逻辑硬件、和/或存储在计算机可读存储介质上的其他可执行代码。其他实施例可以包括用于使用擦除验证电压分布对所述多个字线执行第二擦除验证的相似或等同装置。在某些实施例中，预擦除验证电压分布的电压包括擦除验证电压分布的电压与电压增量之和，并且所述电压增量包括大约为用于擦除所述第一字线组的电压与用于擦除所述第二字线组的电压之差的一半。

在不脱离本公开的精神或基本特征的情况下，本公开可以用其他具体形式体现。所描述的实施例在所有方面均被认为仅是示例性的而非限制性的。因此，本公开的范围是由所附权利要求而非前述描述来指示。落入权利要求的等效项的含义和范围内的所有变化都将包含在它们的范围内。

Claims (20)

1.一种装置，包括：

非易失性存储单元块；以及

用于所述块的控制器，所述控制器被配置成，

对所述非易失性存储单元块执行第一擦除操作；

基于验证电压阈值来确定所述块中的第一存储单元集合具有比所述块中的第二存储单元集合更快的擦除速度；以及

针对所述块中的所述第一存储单元集合和所述第二存储单元集合使用不同电压对所述非易失性存储单元块执行第二擦除操作。

2.如权利要求1所述的装置，其中，所述控制器被配置成：

通过施加第一电压在所述第一擦除操作过程中擦除所述非易失性存储单元块；

通过施加第二电压在所述第二擦除操作过程中擦除所述第一组存储单元；以及

通过施加第三电压在所述第二擦除操作过程中擦除所述第二组存储单元。

3.如权利要求2所述的装置，其中，所述第二电压具有比所述第三电压低的幅度。

4.如权利要求3所述的装置，其中，所述控制器通过向所述第一存储单元集合的一个或多个控制栅施加更高的偏置电压来降低所述第二电压的幅度，由此减慢对所述第一存储单元集合的擦除，所述第二电压包括所述第一存储单元集合的一个或多个漏极与所述第一存储单元集合的所述一个或多个控制栅之间的电压差。

5.如权利要求1所述的装置，其中，所述验证电压阈值包括所述非易失性存储单元块的擦除验证电压阈值，所述擦除验证电压阈值与所述非易失性存储单元块的擦除状态相关联。

6.如权利要求1所述的装置，其中，所述验证电压阈值包括高于所述非易失性存储单元块的擦除验证电压阈值的预擦除验证电压阈值。

7.如权利要求1所述的装置，其中，所述控制器被配置成基于所述第一擦除操作来确定所述非易失性存储单元块中的第三存储单元集合具有比所述非易失性存储单元块中的所述第二存储单元集合更慢的擦除速度，并且在所述第二擦除操作过程中使用与所述第一和第二存储单元集合的电压不同的所述第三存储单元集合的电压。

8.如权利要求1所述的装置，其中，所述第一擦除操作包括作为单个擦除脉冲被施加的第一电压。

9.如权利要求1所述的装置，其中，所述第一擦除操作包括一系列多个擦除脉冲。

10.如权利要求1所述的装置，其中，所述控制器包括非易失性存储设备的硬件，所述非易失性存储设备包含所述非易失性存储单元块，所述非易失性存储设备的所述硬件包括以下各项中的一项或多项：与非易失性存储的多个半导体芯片进行通信的存储控制器、包括所述非易失性存储单元块的所述半导体芯片之一、以及与所述非易失性存储单元块在同一半导体芯片上的状态机。

11.一种方法，包括：

使用第一电压分布对多个字线执行擦除操作的第一部分；

对所述多个字线执行第一擦除验证；

基于所述第一擦除验证来确定所述多个字线中的第一字线组具有比所述多个字线中的第二字线组更低的阈值电压；以及

对所述多个字线执行所述擦除操作的第二部分，其中，在针对所述第一字线组的所述擦除操作的所述第二部分过程中使用第二电压分布，在针对所述第二字线组的所述擦除操作的所述第二部分过程中使用第三电压分布，并且所述第二电压分布和所述第三电压分布是不同的。

12.如权利要求11所述的方法，其中，基于所述第一擦除验证来确定所述多个字线中的所述第一字线组具有比所述多个字线中的所述第二字线组更低的阈值电压的步骤包括：

选择所述多个字线中的一个或多个字线的一部分；

使用擦除验证电压分布对所述多个字线的所述部分执行第二擦除验证以便产生失败位计数；

判定所述多个字线的所述部分的所述失败位计数是否小于预定阈值；

响应于所述多个字线的所述部分的所述失败位计数小于所述预定阈值而将所述多个字线的所述部分分配给所述第一字线组；以及

响应于所述多个字线的所述部分的所述失败位计数大于所述预定阈值而将所述多个字线的所述部分分配给所述第二字线组。

13.如权利要求12所述的方法，其中，所述多个字线的所述部分包括一个或多个区域，并且在执行所述第二擦除验证的同时所述多个字线中的不是所述多个字线的所述部分的一部分的字线被设置为读取电压。

14.如权利要求11所述的方法，进一步包括：基于所述第一擦除验证来确定所述多个字线中的第三字线组具有比所述多个字线中的所述第二字线组更高的阈值电压。

15.如权利要求14所述的方法，其中，基于所述第一擦除验证来确定所述多个字线中的所述第一字线组具有比所述多个字线中的所述第二字线组更低的阈值电压以及基于所述第一擦除验证来确定所述多个字线中的所述第三字线组具有比所述多个字线中的所述第二字线组更高的阈值电压的步骤包括：

选择所述多个字线中的一个或多个字线的一部分；

使用擦除验证电压分布对所述多个字线的所述部分执行第二擦除验证以便产生失败位计数；

判定所述多个字线的所述部分的所述失败位计数是否小于第一预定阈值；

判定所述多个字线的所述部分的所述失败位计数是否大于第二预定阈值，其中，所述第二预定阈值大于所述第一预定阈值；

响应于所述多个字线的所述部分的所述失败位计数小于所述第一预定阈值而将所述多个字线的所述部分分配给所述第一字线组；

响应于所述多个字线的所述部分的所述失败位计数大于所述第一预定阈值并且小于所述第二预定阈值而将所述多个字线的所述部分分配给所述第二字线组；以及

响应于所述多个字线的所述部分的所述失败位计数大于所述第二预定阈值而将所述多个字线的所述部分分配给所述第三字线组。

16.如权利要求14所述的方法，其中，基于所述第一擦除验证来确定所述多个字线中的所述第一字线组具有比所述多个字线中的所述第二字线组更低的阈值电压以及基于所述第一擦除验证来确定所述多个字线中的所述第三字线组具有比所述多个字线中的所述第二字线组更高的阈值电压的步骤包括：

选择所述多个字线中的一个或多个字线的一部分；

使用第一擦除验证电压分布对所述多个字线的所述部分执行第二擦除验证以便产生第一失败位计数；

使用第二擦除验证电压分布对所述多个字线的所述部分执行第三擦除验证以便产生第二失败位计数，其中，所述第二擦除验证电压分布的电压大于所述第一擦除验证电压分布的电压；

判定所述多个字线的所述部分的所述第一失败位计数是否小于预定阈值；

判定所述多个字线的所述部分的所述第二失败位计数是否大于所述预定阈值；

响应于所述多个字线的所述部分的所述第一失败位计数小于所述预定阈值而将所述多个字线的所述部分分配给所述第一字线组；

响应于所述多个字线的所述部分的所述第一失败位计数大于所述预定阈值并且所述多个字线的所述部分的所述第二失败位计数小于所述预定阈值而将所述多个字线的所述部分分配给所述第二字线组；以及

响应于所述多个字线的所述部分的所述第二失败位计数大于所述预定阈值而将所述多个字线的所述部分分配给所述第三字线组。

17.如权利要求14所述的方法，其中，在针对所述第三字线组的所述擦除操作的所述第二部分的过程中使用第四电压分布，并且所述第二电压分布、所述第三电压分布和所述第四电压分布均是不同的。

18.如权利要求11所述的方法，其中，基于所述第一擦除验证来确定所述多个字线中的所述第一字线组具有比所述多个字线中的所述第二字线组更低的阈值电压的步骤进一步包括：

预测所述多个字线中的属于所述第一字线组的字线；

预测所述多个字线中的属于所述第二字线组的字线；以及

通过以下各项验证所述预测：

使用所述第二电压分布针对所述第一字线组来执行所述擦除操作的所述第二部分；以及

使用所述第三电压分布针对所述第二字线组来执行所述擦除操作的所述第二部分。

19.一种装置，包括：

用于使用第一电压分布对多个字线执行第一擦除直到满足预擦除验证电压阈值的装置；

用于基于不同的擦除验证电压阈值来确定所述多个字线中的第一字线组具有比所述多个字线中的第二字线组更短的擦除持续时间的装置；以及

用于针对所述第一字线组使用第二电压分布并且针对所述第二字线组使用第三电压分布来对所述多个字线执行第二擦除的装置，所述第二电压分布不同于所述第三电压分布。

20.如权利要求19所述的装置，进一步包括用于使用所述不同的擦除验证电压阈值针对所述第二擦除对所述多个字线执行擦除验证的装置，其中，所述预擦除验证电压阈值包括所述不同的擦除验证电压阈值与电压增量之和，并且所述电压增量包括大约为用于擦除所述第一字线组的电压与用于擦除所述第二字线组的电压之差的一半。