KR100706797B1 - 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는낸드 플래시 메모리 장치 - Google Patents

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Abstract

본 발명은 소거 동작 시에 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는 낸드 플래시 메모리 장치에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 복수의 워드 라인에 연결된 메모리 셀 어레이와 상기 복수의 워드 라인에 제공될 소거 전압을 발생하는 소거 전압 발생회로를 포함한다. 상기 소거 전압 발생회로는 상기 각각의 워드 라인에 대응하는 복수의 소거 전압 발생기를 포함한다. 각각의 소거 전압 발생기는 다른 레벨의 소거 전압을 발생한다. 본 발명에 의하면, 소거 동작 후에 문턱 전압의 분포를 좁힐 수 있다.

Description

각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는 낸드 플래시 메모리 장치{NAND FLASH MEMORY DEVICE APPLYING ERASE VOLTAGE OF DIFFERENT LEVEL TO EACH WORD LINE}
도 1은 낸드 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 셀 스트링의 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 소거 전압 발생기(Erase Voltage Generator<0>)를 예시적으로 보여주는 회로도이다.
도 5는 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 6은 도 5에 도시된 소거 전압 발생기(Erase Voltage Generator 2)를 예시적으로 보여주는 회로도이다.
도 7은 도 5에 도시된 선택기(Selector<0>)를 예시적으로 보여주는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200: 낸드 플래시 메모리 장치 110, 210: 메모리 셀 어레이
120, 220: 행 디코더 130, 230: 소거 전압 발생회로
140, 240: 페이지 버퍼 225: 퓨즈 박스
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는 낸드 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)이다. 불휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 일반적으로 낸드형과 노아형으로 나누어진다.
낸드 플래시 메모리 장치는 메모리 블록 단위로 소거 동작을 수행한다. 낸드 플래시 메모리 장치는 소거 동작 시에 메모리 셀의 벌크에 약 20V의 고전압을 인가 하고, 게이트에 약 0V의 소거 전압을 인가한다. 이때 메모리 셀의 플로팅 게이트에 있는 전자는 F-N 터널링에 의해 채널로 빠져나간다. 이와 같은 메커니즘에 의해 플로팅 게이트의 전자가 채널로 빠져나가는 동작을 소거 동작이라 한다. 낸드 플래시 메모리 장치는 소거 동작에 의해 메모리 셀에 데이터 '1'을 저장한다.
종래 기술에 따른 낸드 플래시 메모리 장치는 소거 동작 시에 모든 워드 라인에 동일 레벨의 소거 전압을 인가한다. 소거 동작 시에 모든 워드 라인에 동일 레벨의 소거 전압을 인가할 때 메모리 셀의 문턱 전압 분포가 넓어지는 문제점이 있다.
낸드 플래시 메모리 장치는 메모리 블록 내의 메모리 셀들에 대해 동시에 소거 동작을 수행한다. 동시에 소거되는 메모리 셀들은 동일한 채널 길이를 갖는 것이 바람직하다. 그러나 반도체 공정상의 한계로 인해 메모리 셀의 채널 길이를 동일하게 제조하는 것은 어렵다. 메모리 셀의 채널 길이가 달라지면, 소거 동작 시에 커패시턴스 커플링 비율(capacitance coupling ratio)이 메모리 셀마다 달라진다. 커패시턴스 커플링 비율이 달라지면, 메모리 셀마다 소거 속도가 달라지기 때문에 소거 동작 후에 메모리 셀의 문턱 전압 분포가 넓어진다.
본 발명의 목적은 소거 동작 후에 메모리 셀의 문턱 전압 분포를 좁게 할 수 있는 낸드 플래시 메모리 장치를 제공하는 데 있다.
본 발명에 따른 낸드 플래시 메모리 장치는, 복수의 워드 라인에 연결된 메 모리 셀 어레이; 및 상기 복수의 워드 라인에 제공될 소거 전압을 발생하는 소거 전압 발생회로를 포함하되, 상기 소거 전압은 각각의 워드 라인에 따라 다른 레벨을 갖는다.
실시예로서, 상기 소거 전압 발생회로는 상기 각각의 워드 라인에 대응하는 복수의 소거 전압 발생기를 포함하며, 상기 복수의 소거 전압 발생기는 소거 인에이블 신호에 응답하여 동작한다. 여기에서, 각각의 소거 전압 발생기는 출력단자와 분배 노드 사이에 연결되는 제 1 가변 저항 및 상기 분배 노드와 접지 사이에 연결되는 제 2 가변 저항을 갖는 전압 분배기; 기준전압과 상기 분배 노드의 전압을 비교하고, 상기 분배 노드의 전압이 상기 기준전압보다 낮아질 때 비교신호를 출력하는 비교기; 전원단자와 출력단자에 연결되며, 상기 비교신호에 응답하여 상기 출력단자에 소거 전압을 제공하는 풀업 드라이버; 및 상기 소거 인에이블 신호에 응답하여 상기 소거 전압 발생기를 구동하는 인에이블 회로를 포함한다. 상기 제 1 및 제 2 가변 저항은 퓨즈 절단(fuse cut)에 의하여 저항을 조절한다.
본 발명에 따른 낸드 플래시 메모리 장치의 다른 일면은, 복수의 워드 라인에 연결된 메모리 셀 어레이; 소거 전압에 대한 정보를 저장하는 퓨즈 박스; 및 상기 퓨즈 박스의 정보에 따라 상기 복수의 워드 라인에 제공되는 소거 전압을 발생하는 소거 전압 발생회로를 포함하되, 상기 소거 전압은 각각의 워드 라인에 따라 다른 레벨을 갖는다.
실시예로서, 상기 퓨즈 박스는 상기 각각의 워드 라인에 제공되는 소거 전압에 대한 정보를 저장한다.
다른 실시예로서, 상기 소거 전압 발생회로는 제 1 소거 인에이블 신호(EN)에 응답하여 제 1 소거 전압을 발생하는 제 1 소거 전압 발생기; 상기 퓨즈 박스에서 제공된 제 2 소거 인에이블 신호(FEN)에 응답하여 제 2 소거 전압을 발생하는 제 2 소거 전압 발생기; 및 상기 퓨즈 박스의 정보에 따라 상기 제 1 소거 전압 또는 상기 제 2 소거 전압을 선택하는 선택 회로를 포함한다.
여기에서, 상기 제 1 소거 전압 발생기는 출력단자와 분배 노드 사이에 연결되는 제 1 가변 저항 및 상기 분배 노드와 접지 사이에 연결되는 제 2 가변 저항을 갖는 전압 분배기; 기준전압과 상기 분배 노드의 전압을 비교하고, 상기 분배 노드의 전압이 상기 기준전압보다 낮아질 때 비교신호를 출력하는 비교기; 전원단자와 출력단자에 연결되며, 상기 비교신호에 응답하여 상기 출력단자에 상기 제 1 소거 전압을 제공하는 풀업 드라이버; 및 상기 제 1 소거 인에이블 신호에 응답하여 상기 제 1 소거 전압 발생기를 구동하는 인에이블 회로를 포함한다.
여기에서, 상기 제 2 소거 전압 발생기는 출력단자와 분배 노드 사이에 연결되는 제 1 가변 저항 및 상기 분배 노드와 접지 사이에 연결되는 제 2 가변 저항을 갖는 전압 분배기; 기준전압과 상기 분배 노드의 전압을 비교하고, 상기 분배 노드의 전압이 상기 기준전압보다 낮아질 때 비교신호를 출력하는 비교기; 전원단자와 출력단자에 연결되며, 상기 비교신호에 응답하여 상기 출력단자에 상기 제 2 소거 전압을 제공하는 풀업 드라이버; 및 상기 제 2 소거 인에이블 신호에 응답하여 상기 제 2 소거 전압 발생기를 구동하는 인에이블 회로를 포함한다.
여기에서, 상기 선택회로는 상기 각각의 워드 라인에 대응하는 복수의 선택 기를 포함한다. 각각의 선택기는 상기 퓨즈 박스의 선택신호에 따라 대응하는 워드 라인에 상기 제 1 소거 전압 또는 상기 제 2 소거 전압을 선택적으로 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예들을 첨부된 도면을 참조하여 설명한다.
도 1은 낸드 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다. 도 1을 참조하면, 메모리 셀 어레이(1)는 복수의 셀 스트링(cell string; 10~1n)으로 구성된다. 각각의 셀 스트링(10~1n)은 동일한 구성을 가지며, 비트 라인(BL0~BLn)과 공통 소스 라인(CSL) 사이에 연결되어 있다.
셀 스트링(10)은 비트 라인(BL0)에 연결되어 있다. 셀 스트링(10)에는 접지 선택 트랜지스터(Ground Selection Transistor; GST), 복수의 메모리 셀(MC0~MC31), 그리고 스트링 선택 트랜지스터(String Selection Transistor; SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line; CSL)에 연결되어 있고, 스트링 선택 트랜지스터(SST)는 비트 라인(BL0)에 연결되어 있다. 복수의 메모리 셀(MC0~MC31)은 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 연결되어 있다. 여기에서, 메모리 셀의 수는 16개, 32개, 64개 등과 같이 다양하게 변할 수 있다.
복수의 메모리 셀(MC0~MC31)의 게이트에는 복수의 워드 라인(WL0~WL31)이 연결되어 있고, 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(String Selection Line; SSL)이 연결되어 있고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(Ground Selection Line; GSL)이 연결되어 있다.
소거 동작 시에, 접지 선택 라인, 스트링 선택 라인, 공통 소스 라인, 그리고 비트 라인은 플로팅 상태(floating state)에 있다. 그리고 메모리 셀의 벌크에는 약 20V의 고전압이 인가되고, 워드 라인에는 소거 전압이 인가된다. 여기에서 각각의 워드 라인에 인가되는 소거 전압은 다른 레벨을 갖는다.
도 2는 도 1에 도시된 메모리 셀 어레이의 셀 스트링(10)의 단면도이다. 도 2를 참조하면, 포켓 P_웰(Pocket P_well; Pp_well)은 P형 기판(P-sub)으로부터 일정한 깊이로 형성되어 있으며, N_웰(N_well)에 의해 둘러싸여 있다. 포켓 P_웰(Pp_well) 내에는 N+ 불순물로 도핑된 n+ 영역들이 채널을 사이에 두고 격리되어 있다. 소거 동작 시에, 포켓 P_웰(Pp_well)에는 전원전압(Vcc)보다 높은 고전압(Verase; 약 20V)이 인가되고, 각각의 워드 라인에는 다른 레벨의 소거 전압이 인가된다.
도 2를 참조하면, 접지 선택 트랜지스터(GST)의 채널 길이는 SL0이고, 스트링 선택 트랜지스터(SST)의 채널 길이는 SL1이다. 그리고 메모리 셀(MC0~MC31)의 채널 길이는 각각 L0~L31이다. 일반적으로, 선택 트랜지스터의 채널 길이(SL0, SL1)는 메모리 셀의 채널 길이(L0~L31)보다 길다.
각각의 메모리 셀의 채널 길이는 동일하게 제조되는 것이 바람직하다. 그러나 메모리 셀의 채널 길이는 공정상의 한계로 인해 메모리 셀마다 다를 수 있다. 메모리 셀의 채널 길이가 달라지면, 소거 동작 시에 커패시턴스 커플링 비율(capacitance coupling ratio)이 메모리 셀마다 달라진다. 커패시턴스 커플링 비율 이 달라지면, 메모리 셀마다 소거 속도가 달라진다. 소거 속도가 달라지면, 소거 동작 후에 메모리 셀의 문턱 전압 분포가 넓어진다. 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀의 문턱 전압 분포를 좁히기 위해 소거 동작 시에 각각의 워드 라인에 다른 레벨의 소거 전압을 인가한다.
도 3은 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 낸드 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 소거 전압 발생회로(130), 그리고 페이지 버퍼(140)를 포함한다.
메모리 셀 어레이(110)는 접지 선택 라인(GSL), 복수의 워드 라인(WL0~WL31), 그리고 스트링 선택 라인(SSL)에 연결되어 있다. 메모리 셀 어레이(110)는 비트 라인(BL)을 통해 페이지 버퍼(140)에 연결되어 있다. 소거 동작 시에, 선택 라인(GSL, SSL)과 비트 라인(BL)은 플로팅 상태에 있다. 그리고 각각의 워드 라인(WL0~WL31)에는 다른 레벨의 소거 전압이 인가된다.
행 디코더(120)는 행 어드레스(Row Address; RA)에 응답하여 선택된 워드 라인에 바이어스 전압을 인가한다. 프로그램 동작 및 읽기 동작 시에는 복수의 워드 라인(WL0~WL31) 중에서 선택된 워드 라인에 각각 프로그램 전압(Vpgm) 및 읽기 전압(Vread)을 인가한다. 소거 동작 시에는 복수의 워드 라인(WL0~WL31)에 다른 레벨의 소거 전압을 인가한다.
소거 전압 발생회로(130)는 소거 동작 시에 복수의 워드 라인(WL0~WL31)에 제공될 복수의 소거 전압(Vwl<i>; i=0~31)을 발생한다. 복수의 소거 전압은 각각의 워드 라인에 따라 다른 레벨을 갖는다. 도 3을 참조하면, 소거 전압 발생회로(130)는 각각의 워드 라인에 대응하는 복수의 소거 전압 발생기(Erase Voltage Generator<i>; i=0~31)를 포함한다. 각각의 소거 전압 발생기는 소거 인에이블 신호(EN)에 응답하여 동작한다. 여기에서, 소거 인에이블 신호(EN)는 낸드 플래시 메모리 장치(100)에 소거 동작을 명하는 외부 신호이다. 각각의 소거 전압 발생기는 동일한 구성 및 동작 원리를 갖는다. 예로서, 소거 전압 발생기(131, Erase Voltage Generator<0>)의 구성 및 동작이 도 4를 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 소거 전압 발생기(131)를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 소거 전압 발생기(131)는 전압 분배기(41), 비교기(43), 풀업 드라이버(45), 그리고 인에이블 회로(47)를 포함한다.
전압 분배기(41)는 분배 노드(N0)와 제 2 노드(N2) 사이에 연결되는 제 1 가변 저항과 분배 노드(N0)와 제 4 노드(N4) 사이에 연결되는 제 2 가변 저항을 포함한다. 여기에서, 제 2 노드(N2)는 출력 단자에 연결되고, 제 4 노드(N4)는 인에이블 회로(47)를 통해 접지에 연결된다.
제 1 가변 저항은 분배 노드(N0)와 제 1 노드(N1) 사이에 연결된 제 1 저항(R1), 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 제 2 저항(R2), 그리고 상기 제 2 저항(R2)과 병렬 연결된 제 1 퓨즈(F1)를 포함한다. 제 1 가변 저항은 제 1 퓨즈(F1)의 절단(cut)에 의하여 저항을 조절한다. 제 1 퓨즈(F1)를 절단하면, 제 1 가변 저항은 증가한다. 제 1 가변 저항이 증가하면, 출력 전압(Vwl<0>)은 증가한다.
제 2 가변 저항은 분배 노드(N0)와 제 3 노드(N3) 사이에 연결된 제 3 저항(R3), 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결된 제 4 저항(R4), 그리고 상기 제 4 저항(R4)과 병렬 연결된 제 2 퓨즈(F2)를 포함한다. 제 2 가변 저항은 제 2 퓨즈(F2)의 절단(cut)에 의하여 저항을 조절한다. 제 2 퓨즈(F2)를 절단하면, 제 2 가변 저항은 증가한다. 제 2 가변 저항이 증가하면, 출력 전압(Vwl<0>)은 감소한다.
도 4에서 전압 분배기(41)는 4개의 저항(R1~R4)과 2개의 퓨즈(F1, F2)를 포함하고 있다. 그러나 전압 분배기(41)는 이보다 더 많은 수의 저항과 퓨즈를 사용하여 출력 전압을 다양하게 제어할 수 있다.
비교기(43)는 기준 전압(Vref)과 분배 노드(N0)의 전압(Vdvd)을 비교하고, 분배 전압(Vdvd)이 기준 전압(Vref)보다 낮아질 때 비교신호를 출력한다. 여기에서, 기준 전압(Vref)은 기준 전압 발생기(도시되지 않음)로부터 발생한다.
풀업 드라이버(45)는 전원 단자와 출력 단자 사이에 연결되며, 비교신호에 응답하여 출력 단자에 일정한 레벨의 소거 전압(Vwl<0>)을 제공한다. 도 4를 참조하면, 풀업 드라이버(45)는 PMOS 트랜지스터(PM1)로 구성된다. PMOS 트랜지스터는 전원 단자에 연결된 소오스, 출력 단자에 연결된 드레인, 그리고 비교신호를 입력받는 게이트를 갖는다.
인에이블 회로(47)는 소거 인에이블 신호(EN)에 응답하여 소거 전압 발생기(131)를 구동한다. 도 4를 참조하면, 인에이블 회로(47)는 2개의 NMOS 트랜지스터(NM1, NM2)와 1개의 인버터(INV1)를 포함한다. 제 1 NMOS 트랜지스터(NM1)는 제 4 노드(N4)와 접지 사이에 연결되며, 소거 인에이블 신호(EN)에 응답하여 온(on) 또는 오프(off) 된다. 제 2 NMOS 트랜지스터(NM2)는 제 2 노드(N2)와 접지 사이에 연결되며, 반전된 소거 인에이블 신호(/EN)에 응답하여 온(on) 또는 오프(off) 된다.
인에이블 회로(47)는 소거 동작 시에 하이 레벨의 소거 인에이블 신호(EN)가 입력되면 소거 전압 발생기(131)를 구동한다. 이때 제 1 NMOS 트랜지스터(NM1)는 온(on) 되고, 제 2 NMOS 트랜지스터(NM2)는 오프(off) 된다. 반대로, 인에이블 회로(47)는 로우 레벨의 소거 인에이블 신호(EN)가 입력되면 소거 전압 발생기(131)를 구동하지 않는다. 이때 제 1 NMOS 트랜지스터(NM1)는 오프(off) 되고, 제 2 NMOS 트랜지스터(NM2)는 온(on) 된다. 제 2 NMOS 트랜지스터(NM2)가 온(on) 되면, 출력 단자는 접지 레벨의 출력 전압(Vwl<0>)을 갖는다.
다시 도 3을 참조하면, 낸드 플래시 메모리 장치(100)는 각각의 워드 라인에 대응하는 각각의 소거 전압 발생기를 포함한다. 도 3에 도시된 낸드 플래시 메모리 장치에 의하면, 소거 동작 시에 각각의 워드 라인에 다른 레벨의 소거 전압을 제공할 수 있기 때문에 소거 동작 후에 문턱 전압의 분포를 좁힐 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 3에 도시된 낸드 플래시 메모리 장치(100)는 각각의 워드 라인(WL0~WL31)에 대응하는 32개의 소거 전압 발생기(Erase Voltage Generator<i>; i=0~31)를 사용한다. 32개의 소거 전압 발생기를 사용하는 것은 낸드 플래시 메모리 장치(100)의 면적을 크게 해야 하는 문제점이 있다. 도 5에 도시된 낸드 플래시 메모리 장치(200)는 이러한 문제점을 개선하기 위해 커패시턴스 커플링 비율 (capacitance coupling ratio)을 고려하여 복수의 메모리 셀을 2개의 그룹으로 분류한다. 낸드 플래시 메모리 장치(200)는 2개의 그룹에 각각 제공될 제 1 및 제 2 소거 전압(LEVEL1, LEVEL2)을 발생하기 때문에 2개의 소거 전압 발생기를 사용한다.
도 5를 참조하면, 낸드 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 행 디코더(220), 퓨즈 박스(225), 소거 전압 발생회로(230), 그리고 페이지 버퍼(240)를 포함한다. 여기에서 메모리 셀 어레이(210), 행 디코더(220), 그리고 페이지 버퍼(240)는 도 3에서 설명한 바와 동일하다.
퓨즈 박스(225)는 각각의 워드 라인에 인가될 소거 전압에 대한 정보를 저장한다. 퓨즈 박스(225)는 각각의 워드 라인에 대응하는 각각의 퓨즈(도시되지 않음)를 포함한다. 퓨즈 박스(225)는 각각의 퓨즈의 절단(cut)에 따라 각각의 선택 신호(SEL<i>; i=0~31)를 발생한다. 예를 들면, 퓨즈 박스(225)의 퓨즈를 절단하면 하이 레벨의 선택 신호가 발생하고, 퓨즈를 연결하면 로우 레벨의 선택 신호가 발생한다. 도 5를 참조하면, 퓨즈 박스(225)는 OR 게이트(226)를 포함한다. OR 게이트(226)는 선택 신호(SEL<i>; i=0~31)를 입력받고, 인에이블 신호(FEN)를 발생한다. OR 게이트(226)는 선택 신호 중에서 적어도 하나의 신호가 하이 레벨일 때 하이 레벨의 인에이블 신호(FEN)를 발생한다.
소거 전압 발생회로(230)는 제 1 소거 전압 발생기(231), 제 2 소거 전압 발생기(232), 그리고 복수의 선택기(Selector<i>; i=0~31)로 구성된 선택 회로를 포함한다.
제 1 소거 전압 발생기(231)는 제 1 소거 인에이블 신호(EN)에 응답하여 제 1 소거 전압(LEVEL1)을 발생한다. 제 2 소거 전압 발생기(232)는 제 2 소거 인에이블 신호(FEN)에 응답하여 제 2 소거 전압(LEVEL2)을 발생한다. 각각의 선택기는 각각의 선택 신호에 따라 제 1 소거 전압(LEVEL1) 또는 제 2 소거 전압(LEVEL2)을 선택적으로 제공한다.
제 1 소거 전압 발생기(231)는 도 4에 도시된 소거 전압 발생기(131)와 동일한 구성 및 동작 원리를 갖는다. 제 2 소거 전압 발생기(232)는 도 6을 참조하여 설명된다. 각각의 선택기는 동일한 구성 및 동작 원리를 갖는다. 선택기(233)는 도 7을 참조하여 설명된다.
도 6은 도 5에 도시된 제 2 소거 전압 발생기(232)를 보여주는 회로도이다. 제 2 소거 전압 발생기(232)는 제 1 소거 전압 발생기(도 4 참조, 131)와 동일하게 구성된다. 제 2 소거 전압 발생기(232)는 퓨즈 박스(225)의 OR 게이트(226)에서 제공된 제 2 소거 인에이블 신호(FEN)에 응답하여 동작한다. 즉, 제 2 소거 전압 발생기(232)는 제 1 소거 전압 발생기(231)와 달리 내부적으로 발생한 제 2 소거 인에이블 신호(FEN)에 응답하여 제 2 소거 전압(LEVEL2)을 발생한다.
도 7은 도 5에 도시된 선택기(233)를 보여주는 회로도이다. 도 7을 참조하면, 선택기(233)는 2개의 패스 트랜지스터(PT1, PT2)와 1개의 인버터(INV2)를 포함한다. 제 1 패스 트랜지스터(PT1)는 선택 신호(SEL<0>)에 응답하여 제 1 소거 전압(LEVEL1)을 전달한다. 제 2 패스 트랜지스터(PT2)는 선택 신호(SEL<0>)에 응답하여 제 2 소거 전압(LEVEL2)을 전달한다. 선택 신호(SEL<0>)가 로우 레벨이면, 선택기 (233)는 제 1 패스 트랜지스터(PT1)를 통해 제 1 소거 전압(LEVEL1)을 전달한다. 이때 선택기(233)의 출력 전압(Vwl<0>)은 제 1 소거 전압(LEVEL1)이다. 선택 신호(SEL<0>)가 하이 레벨이면, 선택기(233)는 제 2 패스 트랜지스터(PT2)를 통해 제 2 소거 전압(LEVEL2)을 전달한다. 이때 선택기(233)의 출력 전압(Vwl<0>)은 제 2 소거 전압(LEVEL2)이다.
다시 도 5를 참조하면, 낸드 플래시 메모리 장치(200)는 커패시턴스 커플링 비율을 고려하여 복수의 메모리 셀을 2개의 그룹으로 분류한다. 낸드 플래시 메모리 장치(200)는 2개의 그룹에 각각 제공될 제 1 및 제 2 소거 전압(LEVEL1, LEVEL2)에 대한 정보를 퓨즈 박스(225)에 저장한다. 낸드 플래시 메모리 장치(200)는 퓨즈 박스에 저장된 정보에 따라 각각의 워드 라인에 대응하는 제 1 또는 제 2 소거 전압(LEVEL1, LEVEL2)을 제공한다. 낸드 플래시 메모리 장치(200)는 소거 동작 시에 각각의 워드 라인에 다른 레벨의 소거 전압을 제공하기 때문에 소거 동작 후에 문턱 전압의 분포를 좁힐 수 있다. 뿐만 아니라, 도 5에 도시된 낸드 플래시 메모리 장치(200)는 도 3에 도시된 낸드 플래시 메모리 장치(100)에 비해 소거 전압 발생기의 수가 작기 때문에 면적을 줄일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 낸드 플래시 메모리 장치는 소거 동작 시에 각각의 워드 라인에 다른 레벨의 소거 전압을 제공할 수 있기 때문에 소거 동작 후에 문턱 전압의 분포를 좁힐 수 있다.

Claims (12)

  1. 복수의 워드 라인에 연결된 메모리 셀 어레이; 및
    각각의 워드 라인에 대응하는 복수의 소거 전압 발생기를 갖고, 상기 복수의 소거 전압 발생기는 상기 각각의 워드 라인에 제공될 소거 전압을 발생하는 소거 전압 발생회로를 포함하되,
    상기 소거 전압은 상기 각각의 워드 라인에 따라 다른 레벨을 갖는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 소거 전압 발생기는 소거 동작을 명하는 소거 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    각각의 소거 전압 발생기는,
    출력단자와 분배 노드 사이에 연결되는 제 1 가변 저항 및 상기 분배 노드와 접지 사이에 연결되는 제 2 가변 저항을 갖는 전압 분배기;
    기준전압과 상기 분배 노드의 전압을 비교하고, 상기 분배 노드의 전압이 상기 기준전압보다 낮아질 때 비교신호를 출력하는 비교기;
    전원단자와 출력단자에 연결되며, 상기 비교신호에 응답하여 상기 출력단자에 소거 전압을 제공하는 풀업 드라이버; 및
    상기 소거 인에이블 신호에 응답하여 상기 소거 전압 발생기를 구동하는 인에이블 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 가변 저항은 퓨즈 절단(fuse cut)에 의하여 저항을 조절하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 풀업 드라이버는 PMOS 트랜지스터인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  6. 복수의 워드 라인에 연결된 메모리 셀 어레이;
    소거 전압에 대한 정보를 저장하는 퓨즈 박스; 및
    상기 퓨즈 박스의 정보에 따라 상기 복수의 워드 라인에 제공되는 소거 전압을 발생하는 소거 전압 발생회로를 포함하되, 상기 소거 전압은 각각의 워드 라인에 따라 다른 레벨을 갖는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 퓨즈 박스는 상기 각각의 워드 라인에 제공되는 소거 전압에 대한 정보를 저장하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 소거 전압 발생회로는,
    제 1 소거 인에이블 신호(EN)에 응답하여 제 1 소거 전압을 발생하는 제 1 소거 전압 발생기;
    상기 퓨즈 박스에서 제공된 제 2 소거 인에이블 신호(FEN)에 응답하여 제 2 소거 전압을 발생하는 제 2 소거 전압 발생기; 및
    상기 퓨즈 박스의 정보에 따라 상기 제 1 소거 전압 또는 상기 제 2 소거 전압을 선택하는 선택 회로를 포함하는 낸드 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 소거 전압 발생기는,
    출력단자와 분배 노드 사이에 연결되는 제 1 가변 저항 및 상기 분배 노드와 접지 사이에 연결되는 제 2 가변 저항을 갖는 전압 분배기;
    기준전압과 상기 분배 노드의 전압을 비교하고, 상기 분배 노드의 전압이 상기 기준전압보다 낮아질 때 비교신호를 출력하는 비교기;
    전원단자와 출력단자에 연결되며, 상기 비교신호에 응답하여 상기 출력단자에 상기 제 1 소거 전압을 제공하는 풀업 드라이버; 및
    상기 제 1 소거 인에이블 신호에 응답하여 상기 제 1 소거 전압 발생기를 구동하는 인에이블 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 2 소거 전압 발생기는,
    출력단자와 분배 노드 사이에 연결되는 제 1 가변 저항 및 상기 분배 노드와 접지 사이에 연결되는 제 2 가변 저항을 갖는 전압 분배기;
    기준전압과 상기 분배 노드의 전압을 비교하고, 상기 분배 노드의 전압이 상기 기준전압보다 낮아질 때 비교신호를 출력하는 비교기;
    전원단자와 출력단자에 연결되며, 상기 비교신호에 응답하여 상기 출력단자에 상기 제 2 소거 전압을 제공하는 풀업 드라이버; 및
    상기 제 2 소거 인에이블 신호에 응답하여 상기 제 2 소거 전압 발생기를 구동하는 인에이블 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  11. 제 8 항에 있어서,
    상기 선택회로는 상기 각각의 워드 라인에 대응하는 복수의 선택기를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    각각의 선택기는, 상기 퓨즈 박스의 선택신호에 따라 대응하는 워드 라인에 상기 제 1 소거 전압 또는 상기 제 2 소거 전압을 선택적으로 제공하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
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