KR20050109340A - 낸드 플래시 메모리 구조 - Google Patents
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Abstract
직렬 접속된 다수의 메모리 셀; 비트라인과 최 상부의 셀 간에 접속된 제 1 선택 트랜지스터; 및 최 하부의 셀과 공통 소스라인 간에 접속된 제 2 선택 트랜지스터를 포함하는 낸드 플래시 메모리 구조에 있어서, 상기 제 1 및 제 2 선택 트랜지스터와 접속된 셀의 인트린식 문턱 전압이 나머지 셀의 인트린식 문턱 전압보다 높은 낸드 플래시 메모리 구조가 개시된다.
Description
본 발명은 낸드 플래시 메모리 구조에 관한 것으로 특히, 낸드 플래시 메모리의 프로그램 스피드를 증가시킬 수 있는 낸드 플래시 메모리 구조에 관한 것이다.
일반적으로 낸드 플래시 메모리는 도 1에 도시된 바와 같이 다수의 스트링으로 이루어지며 각 스트링은 비트라인(BL)에 연결되어 있다. 스트링 각각은 직렬 연결된 16 개의 스트링 셀, 비트라인과 최 상부의 스트링 셀 간에 접속된 선택 트랜지스터(Q1) 및 최 하부의 스트링 셀과 공통 소스라인(접지)라인 간에 접속된 선택 트랜지스터(Q2)로 이루어진다. 낸드 플래시 메모리의 프로그램 동작은 다음과 같다.
낸드 플래시 메모리는 페이지 단위로 프로그램을 하고 512M 플래시 메모리의 경우 페이지 단위는 512 바이트이다. 스트링 내의 셀 중 프로그램하고자 할 셀의 게이트에는 도 1 에 도시된 바와 같이 18V의 프로그램 전압을 인가하고 패스 셀의 게이트에는 10V의 패스 전압을 인가한다. 프로그램을 위해 선택된 비트라인에 0V를 인가하면 도 1a에 도시된 바와 같이 셀의 게이트와 벌크 간의 전압차에 의해 FN 터널링이 발생하여 프로그램이 수행된다. 비선택된 비트라인에 Vcc를 가하면 채널 부스팅에 의해 채널 전압(Vch)이 발생하게 된다. 그러므로 셀의 게이트와 벌크 간의 전압차가 감소되고 도 1b에 도시된 바와 같이 FN 터널링이 발생하지 않게 되어 셀은 프로그램이 되지 않게 된다.
위와 같은 방식으로 낸드 플래시 메모리를 프로그램한 후 프로그램 확인을 통해 프로그램 셀을 분별하게 된다. 낸드 플래시 메모리의 단점은 프로그램 스피드가 한 페이지 내의 가장 느린 셀에 의해 좌우된다는 것이다. 또한, 프로그램 스피드를 높이기 위해 프로그램 전압(Vpgm)을 높이면 오버 프로그램 셀이 발생하여 스트링 내의 소거 셀을 판독할 때 오버 프로그램 셀의 높은 문턱전압(Vt)에 의해 오류가 발생할 수 있다. 따라서 낸드 플래시 메모리의 셀은 특히 프로그램 문턱 전압 분포(Distribution)를 조밀(tight)하게 만들어 주는 것이 중요하다.
그리고, 프로그램되는 셀은 18V의 프로그램 전압(Vpgm)뿐 아니라 동일 비트라인에 있는 양옆의 패스 셀에 가해지는 10V의 패스 전압(Vpass)에 의해서도 프로그램 문전 압 레벨이 변화될 수 있다. 이는 패스 전압(Vpass)의 레벨을 0V에서 10V까지 변화시키면서 프로그램 문턱 전압의 변화를 측정한 결과 도 2에 도시된 바와 같이 패스 전압(Vpass)이 0V일 때 보다 10V일 때 1V 가량 높아짐을 볼 수 있다.
따라서, 스트링의 안쪽 셀은 프로그램시 18V의 프로그램 전압뿐 만 아니라 양 옆 패스셀의 10V 패스 전압에 의한 커플링 전압을 받게 되는 데 반해 스트링의 바깥 쪽 셀(선택 트랜지스터와 이웃한 셀)은 패스 트랜지스터가 한쪽 밖에 없으므로 상대적으로 패스 전압에 의한 커플링 전압을 덜 받게 되어 프로그램 스피드가 안쪽 셀에 비해 상대적으로 떨어지게 된다. 도 3에 도시된 바와 같이 바깥쪽 셀(워드라인(WL0 및 WL15))의 프로그램 전압은 안쪽 셀(워드라인(WL1 내지 WL14))의 프로그램 전압보다 낮게 된다. 그로인하여 스트링의 양쪽 끝 셀의 프로그램 스피드가 안쪽 셀에 비해 상대적으로 느리게 된다.
또한, 양쪽 끝 셀의 한쪽 정션은 선택 트랜지스터와 공유하게 된다. 이는 셀 어레이 내부의 셀 간의 스페이스 보다 선택 트랜지스터의 스페이스가 크므로 셀 정션 임플랜트시 오픈 영역이 증가하여 도 4에 도시된 바와 같이 정션 깊이가 달라지 게 된다. 양쪽 끝 셀의 한쪽 정션은 정션 깊이가 깊어질 뿐 만 아니라 정션의 측면 확산 (lateral space)도 증가하여 채널 깊이를 감소시키게 된다. 이는 양쪽 끝 셀의 인트린식(Intrinsic) 문턱 전압을 감소시킬 수 있어 결국 프로그램 문턱 전압을 감소 시키는 주 요인이 될 수 있다.
이러한 현상은 프로그램시 동일 프로그램 전압과 동일 펄스를 사용하는 경우 스트링 내의 양쪽 끝 셀이 프로그램 문턱 전압 분포를 넓게(wide)만들고, 프로그램 속도를 저하시켜 생산성 저하에 영향을 미칠 수 있다. 또한, 슬로우 프로그램 셀을 프로그램하기 위해 오버 프로그램 문제도 발생시키고 프로그램 펄스 수를 증가시켜야 하므로 프로그램 타임이 증가되어 디바이스의 특성 자체도 나빠지고 테스트 타임도 증가하는 문제를 발생한다.
따라서 본 발명은 스트링을 이루는 프로그램 셀의 문턱 전압 분포를 개선하여 프로그램 스피드를 증가시킬 수 있는 낸드 플래시 메모리 구조를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 스트링 내의 양쪽 끝 셀의 프로그램 스피드를 상대적으로 증가시키기 위해 양쪽 끝 셀의 인트린식 문턱 전압을 증가시키는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리 구조는 직렬 접속된 다수의 메모리 셀;
비트라인과 최 상부의 셀 간에 접속된 제 1 선택 트랜지스터; 및
최 하부의 셀과 공통 소스라인 간에 접속된 제 2 선택 트랜지스터를 포함하는 낸드 플래시 메모리 구조에 있어서,
상기 제 1 및 제 2 선택 트랜지스터와 접속된 셀의 인트린식 문턱 전압이 나머지 셀의 인트린식 문턱 전압보다 높은 것을 특징으로 한다.
본 발명에서는 스트링 내의 양쪽 끝 셀의 문턱 전압을 증가시키기 위해 게이트 길이를 증가시켜 준다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 낸드 플래시 메모리 구조를 상세히 설명하기로 한다.
도 5 는 본 발명에 따른 낸드 플래시 메모리의 구조를 나타내는 회로도이다.
본 발명에 따른 낸드 플래시 메모리는 도 5에 도시된 바와 같이 다수의 스트링으로 이루어지며 각 스트링은 비트라인(BL)에 연결되어 있다. 스트링 각각은 직렬 연결된 16 개의 스트링셀, 비트라인과 최 상부의 스트링 셀 간에 접속된 선택 트랜지스터(Q1) 및 최 하부의 스트링 셀과 공통 소스라인(접지)라인 간에 접속된 선택 트랜지스터(Q2)로 이루어진다. 낸드 플래시 메모리의 프로그램 동작은 다음과 같다.
낸드 플래시 메모리는 페이지 단위로 프로그램을 하고 512M 플래시 메모리의 경우 페이지 단위는 512 바이트이다. 스트링 내의 셀 중 프로그램하고자 할 셀의 게이트에는 도 5 에 도시된 바와 같이 18V의 프로그램 전압을 인가하고 패스 셀의 게이트에는 10V의 패스 전압을 인가한다. 프로그램을 위해 선택된 비트라인에 0V를 인가하면 셀의 게이트와 벌크 간의 전압 차에 의해 도 5a에 도시된 바와 같이 FN 터널링이 발생하여 프로그램이 수행된다. 비 선택된 비트라인에 Vcc를 가하면 도 5b에 도시된 바와 같이 채널 부스팅에 의해 채널 전압(Vch)이 발생하게 된다. 그러므로 셀의 게이트와 벌크 간의 전압차가 감소되고 FN 터널링이 발생하지 않게 되어 셀은 프로그램이 되지 않게 된다.
그리고, 프로그램되는 셀은 18V의 프로그램 전압(Vpgm)뿐 아니라 동일 비트라인에 있는 양옆의 패스 셀에 가해지는 10V의 패스 전압(Vpass)에 의해서도 프로그램 문턱 전압 레벨이 변화될 수 있다. 이는 패스 전압(Vpass)의 레벨을 0V에서 10V까지 변화시키면서 프로그램 문턱 전압의 변화를 측정한 결과 도 2에 도시된 바와 같이 패스 전압(Vpass)이 0V일 때 보다 10V일 때 1V 가량 높아짐을 볼 수 있다.
따라서, 스트링의 안쪽 셀은 프로그램시 18V의 프로그램 전압뿐 만 아니라 양 옆 패스셀의 10V 패스 전압에 의한 커플링 전압을 받게 되는 데 반해 스트링의 바깥 쪽 셀(선택 트랜지스터와 이웃한 셀)은 패스 트랜지스터가 한쪽 밖에 없으므로 상대적으로 패스 전압에 의한 커플링 전압을 덜 받게 되어 프로그램 스피드가 안쪽 셀에 비해 상대적으로 떨어지게 된다.
이러한 문제점을 해결하기 위해 본 발명에 따른 낸드 플래시 메모리는 스트링의 바깥쪽 셀(c1 및 c1n)의 게이트 길이를 안쪽 셀(c2)의 게이트 길이보다 증가시켜 준다. 셀의 게이트 길이가 증가하면 도 6에 도시된 바와 같이 인트린식 문턱 전압이 증가함을 알 수 있다.
선택 트랜지스터(Q1 및 Q2)와 이웃한 셀(c1 및 c1n)의 게이트 길이가 증가하여 인트린식 문턱 전압이 증가하면 커플링 비(coupling ratio)도 증가하여 프로그램 문턱 전압이 증가하게 된다. 그로인하여 선택 트랜지스터(Q1 및 Q2)와 이웃한 셀(c1 및 c1n)의 프로그램 스피드가 증가하게 된다.
선택 트랜지스터(Q1 및 Q2)와 이웃한 셀(c1 및 c1n)의 인트린식 문턱 전압의 증가로 소거 문턱 전압의 절대값이 감소할 수 있으나 낸드 플래시 메모리는 과잉 소거 문제가 없으므로 충분히 소거함으로써 이 문제는 해결될 수 있다.
즉, 선택 트랜지스터(Q1 및 Q2)와 이웃한 셀(c1 및 c1n)의 인트린식 문턱 전압을 증가시켜 줌으로써 스트링 내의 전체 셀의 문턱 전압 분포를 개선할 수 있어 프로그램 스피드를 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 낸드 플래시 메모리 셀의 문턱 전압 분포를 개선할 수 있어 프로그램 펄스를 줄일 수 있다. 프로그램 펄스가 감소하면 프로그램 타임이 감소하여 디바이스의 특성이 향상되고, 디바이스의 테스트 타임도 줄일 수 있다. 또한 본 발명은 조밀한 셀 문턱 전압 분포를 요구하는 멀티 레벨 셀 디바이스에 적용가능하다.
도 1 은 종래 기술에 따른 낸드 플래시 메모리 구조를 나타내는 회로도이다.
도 1a 는 프로그램 셀을 나타내는 단면도이다.
도 1b 는 프로그램 금지셀을 나타내는 단면도이다.
도 2 는 패스 전압 변화에 대한 프로그램 문턱 전압 변화를 나타내는 그래프이다.
도 3 은 스트링 내의 워드라인별 프로그램 문턱 전압 변화를 나타내는 그래프이다.
도 4 는 오픈 에어리얼 별 정션 프로파일을 나타내는 셈 사진이다.
도 5 는 본 발명에 따른 플래시 메모리 구조를 나타내는 회로도이다.
도 6 은 게이트 길이와 셀 인트린식 문턱 전압의 관계를 나타내는 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
Q1 및 Q2: 선택 트랜지스터 BL: 비트라인
Claims (2)
- 직렬 접속된 다수의 메모리 셀;비트라인과 최 상부의 셀 간에 접속된 제 1 선택 트랜지스터; 및최 하부의 셀과 공통 소스라인 간에 접속된 제 2 선택 트랜지스터를 포함하는 낸드 플래시 메모리 구조에 있어서,상기 제 1 및 제 2 선택 트랜지스터와 접속된 셀의 인트린식 문턱 전압이 나머지 셀의 인트린식 문턱 전압보다 높은 낸드 플래시 메모리 구조.
- 제 1 항에 있어서, 상기 제 1 및 제 2 선택 트랜지스터와 접속된 셀의 인트린식 문턱 전압을 나머지 셀의 인트린식 문턱 전압보다 높게 하기 위해 상기 제 1 및 제 2 선택 트랜지스터의 게이트 길이를 나머지 셀의 게이트 길이보다 긴 낸드 플래시 메모리 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040034517A KR101005147B1 (ko) | 2004-05-15 | 2004-05-15 | 낸드 플래시 메모리 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040034517A KR101005147B1 (ko) | 2004-05-15 | 2004-05-15 | 낸드 플래시 메모리 구조 |
Publications (2)
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|---|---|
| KR20050109340A true KR20050109340A (ko) | 2005-11-21 |
| KR101005147B1 KR101005147B1 (ko) | 2011-01-04 |
Family
ID=37285276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040034517A KR101005147B1 (ko) | 2004-05-15 | 2004-05-15 | 낸드 플래시 메모리 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101005147B1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990015794A (ko) * | 1997-08-09 | 1999-03-05 | 윤종용 | 불휘발성 메모리 장치 및 그 제조 방법 |
| KR20000004719A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 플래쉬 메모리 셀의 재기록 제어장치 |
| KR100965080B1 (ko) * | 2004-05-11 | 2010-06-23 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 |
-
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- 2004-05-15 KR KR1020040034517A patent/KR101005147B1/ko not_active IP Right Cessation
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|---|---|
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