KR101213922B1

KR101213922B1 - 반도체 메모리 소자 및 그 동작 방법

Info

Publication number: KR101213922B1
Application number: KR1020100139186A
Authority: KR
Inventors: 이희열; 이근우
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-30
Filing date: 2010-12-30
Publication date: 2012-12-18
Also published as: US20120170376A1; KR20120077286A

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 P형 영역 내에 형성된 N 웰, 상기 N 웰 내에 형성된 P 웰을 포함하는 반도체기판상에 형성된 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀들중 선택된 메모리 셀에 대한 프로그램, 프로그램 검증, 독출, 소거 또는 소거 검증 동작을 실시하기 위한 주변 회로; 상기 프로그램, 프로그램 검증, 독출, 소거 또는 소거 검증 동작을 위한 양의 전압 및 음의 전압을 생성하는 전압 공급 회로; 및 상기 프로그램, 프로그램 검증, 독출, 소거 또는 소거 검증 동작을 실시하기 위하여, 상기 주변 회로와 전압 공급 회로를 제어하고, 상기 프로그램, 프로그램 검증, 독출 또는 소거 검증 동작중 어느 하나의 동작을 실시할 때, 상기 P 웰에 음전압이 인가되게 하고, 상기 N 웰에 양전압 또는 0V가 인가되게 상기 주변 회로 및 전압 공급 회로를 제어하기 위한 제어회로를 포함한다.

Description

반도체 메모리 소자 및 그 동작 방법{Semiconductor memory device and the method of operating the same}

본 발명은 반도체 메모리 소자 및 그 동작 방법에 관한 것이다.

반도체 메모리 소자의 크기가 계속해서 작아지고 있기 때문에, 메모리 셀의 크기 역시 줄어들고 있다. 또한 메모리 셀들간의 간격도 줄어들고 있다. 이에 따라 프로그램이나 데이터를 독출할 때, 이웃하는 메모리 셀간의 간섭 현상이 발생될 수 있다.

도 1은 메모리 셀의 단면을 간단히 나타낸 도면이다.

도 1을 참조하면, 메모리 셀(C1, C2, C3)은 각각 플로팅 게이트(FG1, FG2, FG3)와 컨트롤 게이트(CG)를 포함한다. 메모리 셀(C1, C2, C3)은 반도체 메모리 장치에서 동일한 워드라인에 연결된다.

메모리 셀의 사이즈를 줄이기 위하여 액티브 영역을 작게하면, 채널 영역(액티브 영역의 에지 부근(A)에서 보론의 로스가 발생된다.

즉, 메모리 셀(C1, C2, C3)들이 작아짐에 따라 액티브 영역의 폭이 작아지면, 에지(edge) 영역이 전체 채널 영역에서 차지하는 비율이 높고, 중심 부분의 비율이 작아진다. 따라서 중심 부분의 보론이 에지 영역을 보충되는 것이 어려워 진다. 이에 따라서 메모리 셀의 특성이 열화 된다.

또한 도1의 메모리 셀(C2)의 경우에 이웃한 메모리 셀(C1, C3)의 플로팅 게이트(FG1, FG3)로 인한 간섭 현상도 증가한다.

이러한 경우, 워드라인 방향으로 이웃한 플로팅 게이트(FG1 또는 FG3) 간의간섭 효과로 인해서 메모리 셀(C2)의 문턱전압이 변경되는 인터피어런스(Interference)현상이 발생되거나, 메모리 셀들의 E/W(Erase/Write) 사이클이 증가함에 따라서 채널 에지(edge) 영역에서의 네거티브(negative) 차지 트랩(charge trap)이 증가하게 되어 메모리 셀의 열화에 영향을 주어 신뢰성을 떨어뜨릴 수 있다.

본 발명의 실시 예는 반도체 메모리 셀의 P 웰(P-well) 및 N 웰(N-well)에 인가되는 전압을 다르게 제어하여 프로그램이나 검증 동작시에 메모리 셀의 게이트에 인가되는 프로그램 전압 또는 검증 전압 레벨을 조절할 수 있는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

본 발명의 실시 예에 따른 반도체 메모리 장치는,

P형 영역 내에 형성된 N 웰, 상기 N 웰 내에 형성된 P 웰을 포함하는 반도체기판상에 형성된 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀들중 선택된 메모리 셀에 대한 프로그램, 프로그램 검증, 독출, 소거 또는 소거 검증 동작을 실시하기 위한 주변 회로; 상기 프로그램, 프로그램 검증, 독출, 소거 또는 소거 검증 동작을 위한 양의 전압 및 음의 전압을 생성하는 전압 공급 회로; 및 상기 프로그램, 프로그램 검증, 독출, 소거 또는 소거 검증 동작을 실시하기 위하여, 상기 주변 회로와 전압 공급 회로를 제어하고, 상기 프로그램 검증 및 독출을 실시할 때 상기 P 웰에 음전압이 인가되게 하고, 상기 N 웰에 양전압 또는 0V가 인가되게 상기 주변 회로 및 전압 공급 회로를 제어하기 위한 제어회로를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

P형 영역 내에 형성된 N 웰, 상기 N 웰 내에 형성된 P 웰을 포함하는 반도체기판상에 형성된 메모리 셀들에 대한 프로그램 검증 및 독출 동작을 실시할 때, 상기 P 웰에 음의 전압을 인가하고, 상기 N 웰에 양의 전압 또는 0V를 인가하는 것을 특징으로 한다.

본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 프로그램이나 검증 동작을 할 때, P 웰에 음전압을 인가하고 N 웰에 다른 전압을 인가함에 따라 메모리 셀 간의 간섭 현상을 줄여 메모리 셀의 특성이 열화 되는 것을 막고, 프로그램 속도를 높일 수 있다.

도 1은 메모리 셀의 단면을 간단히 나타낸 도면이다.
도 2는 반도체 메모리 장치를 나타낸다.
도 3a는 도 2의 메모리 셀 어레이를 나타낸다.
도 3b는 도 3a의 메모리 셀들 중 일부의 단면도이다.
도 4는 프로그램한 메모리 셀들의 문턱전압 분포를 나타낸다.
도 5는 프로그램 동작을 설명하기 위한 동작 순서도이다.
도 6은 프로그램 전압과 P 웰 전압이 변경됨에 따라 메모리 셀이 프로그램되는 정도를 나타낸다.
도 7a는 일반적인 프로그램 검증을 실시하는 때, E/W 사이클과 셀 전류와의 관계를 나타낸다.
도 7b는 도 5와 같은 프로그램 검증을 실시할 때, E/W 사이클과 셀 전류간의 관계를 나타낸다.
도 8 도 5와 같은 프로그램 검증을 실시할 때, 비트라인 방향의 플로팅 게이트간의 간섭으로 인한 문턱전압 변화를 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 반도체 메모리 장치를 나타낸다.

도 2를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 주변 회로(220), 전압 공급 회로(230) 및 제어회로(240)를 포함한다.

메모리 셀 어레이(210)는 데이터 저장이 가능한 복수개의 메모리 셀들을 포함하고, 주변 회로(220)는 메모리 셀 어레이(210)의 메모리 셀들에 데이터를 프로그램하거나, 메모리 셀에 저장된 데이터를 소거하기 위한 동작을 실시하기 위한 회로들을 포함한다.

주변 회로(220)는 예를 들어 X 디코더, 페이지 버퍼 회로 등이 있다.

전압 공급 회로(230)는 프로그램, 독출 또는 소거 등을 위해 필요한 동작 전압을 생성하여 주변회로(220)에 제공한다. 전압 공급 회로(230)가 출력하는 동작 전압으로는 프로그램 전압(Vpgm), 패스전압(Vpass), 독출전압(Vread), 소거 전압(Verase) 등이 있으며, 또한 음전압도 출력한다.

이를 위하여 전압 공급 회로(230)는 양의 전압과 음의 전압을 각각 생성하기 위한 펌프 회로들을 포함한다.

제어회로(240)는 주변 회로(220) 및 전압 공급 회로(230)의 동작을 제어하여, 프로그램, 독출 또는 소거 동작이 실시되게 한다. 제어회로(230)는 전압 공급 회로(230)를 제어하여 동작 전압의 전압 레벨과 출력 타이밍 등을 제어한다.

상기 메모리 셀 어레이(210)를 좀 더 자세히 설명하면 다음과 같다.

도 3a는 도 2의 메모리 셀 어레이를 나타낸다.

메모리 셀 어레이(210)는 복수개의 메모리 셀들을 포함하는 메모리 블록들로 구성된다.

각각의 메모리 블록들은 비트라인을 공유하며, 주변회로(220)로부터 선택된 메모리 블록에 동작 전압이 인가되어 프로그램, 독출 또는 소거 동작이 실시된다. 특히 소거 동작은 메모리 블록 단위로 실시된다.

도 3a를 참조하면, 메모리 셀 어레이(210)의 메모리 블록의 회로를 상세히 나타낸 것이다.

메모리 셀 어레이(210)의 메모리 블록은 복수개의 셀 스트링들을 포함한다.

각각의 셀 스트링들은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와, 소오스 선택 트랜지스터(Source Select Transistor; SST)와 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.

셀 스트링은 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)의 사이에 제 0 내지 제 31 메모리 셀(C0 내지 C31)들이 직렬로 연결된다.

드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.

제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 제 0 내지 제 31 워드라인(WL0 내지 WL31)이 각각 연결된다.

드레인 선택 트랜지스터(DST)의 드레인은 비트라인(Bit Line)에 각각 연결되고, 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Common Source Line; CSL)에 연결된다. 그리고 비트라인(BL)은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.

도 3b는 도 3a의 메모리 셀들 중 일부의 단면도이다.

도 3b는 동일한 워드라인에 연결된 메모리 셀들의 단면을 나타낸다.

도 3b를 참조하면, 메모리 셀은 기판(P-sub) 위에 N 웰(N-well)과 P 웰(P-well)을 도포한 트리플 웰 구조의 위에 플로팅 게이트(FG)와 컨트롤 게이트(CG)가 형성되는 구조이다. 상기 구조는 간략히 나타낸 것이다.

상기한 반도체 메모리 장치(200)의 메모리 셀들은 저장된 데이터에 따라서 문턱전압이 달라진다.

메모리 셀들이 멀티 레벨 셀(Multi Level Cell)인 경우, 메모리 셀들의 문턱전압 분포는 4개로 나뉜다.

도 4는 프로그램한 메모리 셀들의 문턱전압 분포를 나타낸다.

도 4를 참조하면, 멀티 레벨을 갖는 메모리 셀들을 프로그램하면, 메모리 셀들의 문턱전압은 제 1 내지 제 4 문턱전압 분포(401 내지 404)들 중 하나에 속한다.

본 발명의 실시 예에서 메모리 셀의 프로그램을 위하여 메모리 블록의 P 웰과 N 웰에 인가하는 전압을 제어한다. P 웰에 인가되는 P 웰 전압(Vp_well)과 N 웰에 인가되는 N 웰 전압(Vn_well)을 다음과 같이 제어한다.

삭제

표 1은 본 발명의 제 1 실시 예에 따른 전압 인가를 나타낸다.

표 1에 나타난 바와 같이, 본원발명의 프로그램, 프로그램 검증, 독출 동작 및 소거 검증을 실시할 때 P 웰의 전압(Vp_well)은 음의 전압으로 하고, N 웰의 전압(Vn_well)은 양의 전압으로 한다.
이에 따라서 프로그램 검증 또는 독출을 실시할 때, P웰 또는 N 웰에 인가되는 전압에 의해서 메모리 셀의 문턱전압이 증가하는 속도가 빨라진다.
즉 프로그램 검증을 실시할 때는 프로그램 검증 레벨(PV1 내지 PV3)이 프로그램 검증레벨(PV1' 내지 PV3')로 상승되는 효과를 낼 수 있다.
또한, 데이터를 독출할 때는 독출전압(R1 내지 R3)이 독출전압(R1' 내지 R3')로 높아지는 효과를 얻을 수 있다. 이에 따라 프로그램을 적게 하면서 높은 문턱전압 변경 효과를 이용해서 프로그램 검증 또는 독출이 가능하다. 그리고 이러한 효과만큼 프로그램 전압을 낮출 수 있다.

프로그램 동작을 예를 들어 상세히 설명하면 다음과 같다.

도 5는 프로그램 동작을 설명하기 위한 동작 순서도이다.

도 5를 참조하면, 프로그램을 위해서 먼저 프로그램 명령과, 어드레스 그리고 프로그램할 데이터가 반도체 메모리 장치에 입력된다(S510, S520).

상기의 프로그램 명령과 어드레스는 주변회로(220)를 거쳐서 제어회로(240)에 전달된다. 그리고 프로그램할 데이터는 주변 회로(220) 중 페이지 버퍼(미도시)에 저장된다.

제어회로(240)는 제어신호를 전압 공급 회로(230)로 입력하여, 동작 전압이 생성되게 한다.

동작 전압으로는 프로그램 전압(Vpgm), 패스전압(Vpass) 등을 포함한다.

제어로직(240)은 단계S510에서 입력된 어드레스를 이용하여 인에이블 시킬 메모리 블록을 선택하고, 프로그램할 워드라인 및 비트라인을 선택한다.

선택된 워드라인에는 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인들에는 패스전압(Vpass)이 인가된다. 그리고 P 웰에는 음전압을 인가하고, N 웰에는 양의 전압을 인가한다.

상기 P 웰 및 N 웰의 전압은 프로그램을 위해 비트라인을 프리차지하는 동안 인가하기 시작할 수 있다.

상기의 동작 전압에 의해서, 선택된 메모리 셀들은 프로그램된다(S530).

그리고 프로그램을 실시한 후에는 프로그램이 완료되었는지를 확인하기 위한 검증을 실시한다(S540).

상기 프로그램 검증을 실시할 때, 선택된 워드라인에는 검증전압을 인가하고, 비선택된 워드라인에는 패스전압을 인가한다. 또한 상기 표 1에 나타난 바와 같이 P 웰에는 음전압을 인가하고, N 웰에는 양의 전압을 인가한다. P 웰 및 N 웰에 전압을 인가하는 것은 프로그램 검증을 위하여 비트라인을 프리차지할 때 시작한다.

이때 인가되는 음전압의 크기는 0V 보다 작고, -3V 정도 보다는 낮게 설정한다. 그리고 N 웰에 인가되는 양의 전압은 1V 보다 낮은 양의 전압이다. N 웰에 양의 전압을 인가하는 것은 P 웰에 음의 전압을 인가할 때 커플링으로 인한 노이즈가 발생하여 웰간에 누설전류가 발생되지 않게 하기 위함이다.

상기와 같이 P 웰과 N 웰에 각각 음전압 및 양전압을 인가하면, P웰의 전기적인 포텐셜(electric potential)이 증가하여 n 타입으로 구성된 메모리 셀의 드레인 및 소오스와 P 웰 간에 포텐셜 배리어(potential barrier)가 증가하여 전자투입이 어렵게 된다. 즉 게이트에 높은 전압이 인가되어야 채널이 형성된다. 따라서 프로그램 검증을 실시하는 동안 메모리 셀들이 프로그램되지 않게 한다.

또한 채널의 길이도 감소하기 때문에 누설전류에 대한 부담이 없다.

프로그램 검증을 실시한 후에는, 검증 결과를 확인하여 모든 메모리 셀들에 대한 프로그램 패스가 되었는지를 확인한다(S550). 프로그램 검증 결과가 패스라면 프로그램 동작은 종료된다. 그러나 프로그램 검증 결과가 패스되지 않았다면 ISPP(Increment Step Pulse Program) 방식에 의하여 프로그램 전압을 상승시키고(S560), 다시 프로그램을 실시한다(S530).

상기의 프로그램 검증을 실시할 때, P 웰과 N 웰에 음전압 및 양전압을 각각 인가하는 방식을 데이터 독출 동작과 소거 검증 동작에도 그대로 적용할 수 있다.

이때 상기 소거 검증 동작에서 P 웰에 인가되는 전압은 프로그램 검증이나 데이터 독출시에 P 웰에 인가되는 전압과 같거나, 이보다 더 낮게 인가할 수 있다.

즉, 데이터 독출을 할 때 또는 소거 검증을 할 때 P 웰에 음전압을 인가하고, N 웰에 양전압을 인가하는 것이다.

상기의 표1 및 도 5의 실시 예는 프로그램, 프로그램 검증, 독출 및 소거 검증 동작을 할때 P웰에 음전압을 인가하고 N웰에 양전압을 인가하는 것을 나타낸다.

또 다른 실시 예로, 프로그램 검증, 독출 및 소거 검증 동작을 할 때는 P 웰에 음전압을 인가하고 N 웰에 양전압을 인가하며, 프로그램 동작을 수행할 때는 기존의 검증 방법과 같이 P 웰 및 N 웰에 모두 0V를 인가하는 방법을 사용할 수 있다.

또 다른 실시 예로, 프로그램 검증 및 독출 동작을 할 때만 P 웰에 음전압을 인가하고 N 웰에 양전압을 인가하고, 프로그램 동작 및 소거 검증 동작은 기존의 방법과 동일하게 진행할 수 있다.

상기의 실시 예들에 따르면 기본적으로 프로그램 검증이나 독출을 실시할때는 P 웰에 음전압을 인가하고 N 웰에 양전압을 인가하되, 나머지 동작들 예를 들어 프로그램 동작이나 소거 검증 동작을 할때는 선택적으로 P 웰에 음전압을 인가하고 N 웰에 양전압을 인가할 수 있다.

도 6은 프로그램 전압과 P 웰 전압이 변경됨에 따라 메모리 셀이 프로그램되는 정도를 나타낸다.

도 6을 참조하면, 프로그램 전압에 따라서 메모리 셀의 문턱전압이 상승되는 정도가 P 웰에 인가된 전압이 낮을수록 높은 것을 확인할 수 있다.

도 7a는 일반적인 프로그램 검증을 실시하는 때, E/W 사이클과 셀 전류와의 관계를 나타내고, 도 7b는 도 5와 같은 프로그램 검증을 실시할 때, E/W 사이클과 셀 전류간의 관계를 나타낸다.

도 7a 및 도 7b를 비교하면, 프로그램 검증시에 P 웰에 음전압을 인가하고, N 웰에 양전압을 인가하는 경우에 셀 특성이 더 좋은 것을 확인할 수 있다.

도 8 도 5와 같은 프로그램 검증을 실시할 때, 비트라인 방향의 플로팅 게이트간의 간섭으로 인한 문턱전압 변화를 나타낸다.

도 8을 참조하면, P 웰에 인가하는 전압이 낮아짐에 따라서 비트라인 방향으로 플로팅 게이트 간에 간섭 현상에 의한 영향이 줄어드는 것을 확인할 수 있다.

표 2는 본 발명의 제 2 실시 예에 따른 전압 인가를 나타낸다.

표 2를 참조하면, 프로그램, 프로그램 검증, 독출 및 소거 검증을 실시할 때, P 웰에 음전압을 인가하고 N 웰에 0V를 인가하는 것을 나타낸다.

즉, 도 5의 설명에서 단계S530을 실시할 때, 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인에는 패스전압을 인가하며, P 웰에 음전압을 인가하고 N 웰에 0V를 인가하는 것이다.

P 웰 및 N 웰에 전압을 인가하기 시작하는 것은 프로그램을 위해 비트라인 전압을 세팅할 때 실시한다.

또한 단계S540의 프로그램 검증을 실시할 때도 P 웰에 음전압을 인가하고 N 웰에 0V를 인가한다.

그리고 데이터를 독출할 때, 소거 검증을 실시할때도 P 웰에 음전압을 인가하고 N 웰에는 0V를 인가한다.

본 발명의 제 1 및 제 2 실시 예에 따라 프로그램, 프로그램 검증, 독출 및 소거 검증을 실시할 때 P 웰에 음전압을 인가하고 N 웰에 양전압 또는 0V를 인가하여 P 웰과 N 웰은 분리시키고, P웰에 인가되는 음전압으로 인해서 프로그램이 보다 빠르게 되게 하거나, 프로그램 금지 셀의 문턱전압이 이웃하는 셀로 인해서 변경되는 간섭문제를 줄일 수 있다.

상기의 표 2에 나타난 제 2 실시 예는 프로그램, 프로그램 검증, 독출 및 소거 검증 동작을 할때 P웰에 음전압을 인가하고 N웰에 0V를 인가하는 것을 나타낸다.

또 다른 실시 예로, 프로그램 검증, 독출 및 소거 검증 동작을 할 때는 P 웰에 음전압을 인가하고 N 웰에 0V를 인가하며, 프로그램 동작을 수행할 때는 기존의 검증 방법과 같이 P 웰 및 N 웰에 모두 0V를 인가하는 방법을 사용할 수 있다.

또 다른 실시 예로, 프로그램 검증 및 독출 동작을 할 때만 P 웰에 음전압을 인가하고 N 웰에 0V를 인가하고, 프로그램 검증 동작 및 소거 검증 동작은 기존의 방법과 동일하게 진행할 수 있다.

상기의 실시 예들에 따르면 기본적으로 프로그램 검증이나 독출을 실시할때는 P 웰에 음전압을 인가하고 N 웰에 0V를 인가하되, 나머지 동작들 예를 들어 프로그램 동작이나 소거 검증 동작을 수행할 때는 선택적으로 P 웰에 음전압을 인가하고 N 웰에 0V를 인가할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

200 : 반도체 메모리 장치 210 : 메모리 셀 어레이
220 : 주변 회로 230 : 전압 공급 회로
240 : 제어회로

Claims

P형 영역 내에 형성된 N 웰, 상기 N 웰 내에 형성된 P 웰을 포함하는 반도체 기판 상에 형성된 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이를 구동하기 위한 주변 회로;
양의 전압 및 음의 전압을 생성하는 전압 공급 회로; 및
상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그램 검증 및 독출을 실시할 때 상기 P 웰에 상기 음의 전압이 인가되고 상기 N 웰에 상기 양의 전압 또는 0V가 인가되도록 상기 주변 회로 및 상기 전압 공급 회로를 제어하는 제어회로를 포함하되,
상기 음의 전압과, 상기 양의 전압 또는 0V는 상기 메모리 셀들에 연결된 비트라인들이 프리차지 될 때 인가되기 시작하는 반도체 메모리 장치.
삭제
제 1항에 있어서,
상기 제어회로는 프로그램 및 소거 검증 동작 중 적어도 하나의 동작을 실시할 때, 상기 P 웰에 상기 음의 전압이 인가되고 상기 N 웰에 상기 양의 전압 또는 0V가 인가되도록 상기 주변 회로 및 상기 전압 공급 회로를 제어하는 반도체 메모리 장치.
P형 영역 내에 형성된 N 웰, 상기 N 웰 내에 형성된 P 웰을 포함하는 반도체기판상에 형성된 메모리 셀들에 대한 프로그램 검증 및 독출 동작을 실시할 때, 상기 P 웰에 음의 전압을 인가하고, 상기 N 웰에 양의 전압 또는 0V를 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
상기 음의 전압과, 상기 양의 전압 또는 0V는, 상기 프로그램 검증 및 독출 동작을 실시하기 위해 상기 메모리 셀들이 연결된 비트라인들이 프리차지 될 때 인가되는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
상기 프로그램 검증 동작을 실시하기 전에, 프로그램을 위해 선택된 메모리 셀에 연결되는 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 메모리 셀들이 연결되는 비선택 워드라인에 패스전압을 인가하고, 상기 P 웰에 상기 음의 전압을 인가하고, 상기 N 웰에 상기 양의 전압 또는 0V를 인가하여 프로그램 동작을 실시하고,
상기 프로그램 검증 동작을 실시하기 위하여 상기 선택된 워드라인에 검증전압을 인가하고, 상기 비선택된 워드라인에 패스전압을 인가하고, 상기 P 웰에 상기 음의 전압을 인가하고, 상기 N 웰에 상기 양의 전압 또는 0V를 인가하여 프로그램 검증을 실시하는 반도체 메모리 장치의 동작 방법.
제 6항에 있어서,
상기 음의 전압은 0V 보다 낮고 -3V 보다 큰 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
상기 프로그램 검증 동작을 실시하기 전에, 프로그램을 위해 선택된 메모리 셀에 연결되는 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 메모리 셀들이 연결되는 비선택 워드라인에 패스전압을 인가하여 프로그램 동작을 실시하고,
상기 프로그램 검증 동작을 실시하기 위하여 상기 선택된 워드라인에 검증전압을 인가하고, 상기 비선택된 워드라인에 패스전압을 인가하고, 상기 P 웰에 상기 음의 전압을 인가하고, 상기 N 웰에 상기 양의 전압 또는 0V를 인가하여 프로그램 검증을 실시하는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
상기 독출 동작을 실시할 때, 선택된 메모리 셀에 연결되는 선택된 워드라인에 독출전압을 인가하고, 비선택된 메모리 셀들이 연결되는 비선택 워드라인에 패스전압을 인가한고, 상기 P 웰에 상기 음의 전압을 인가하고, 상기 N 웰에 상기 양의 전압 또는 0V를 인가하여 독출을 실시하는 반도체 메모리 장치의 동작 방법.
제 4항에 있어서,
상기 메모리 셀들에 대한 소거 검증 동작을 실시 할 때 상기 P웰에 상기 음의 전압을 인가하고 상기 N 웰에 상기 양의 전압 또는 0V를 인가하되,
상기 소거 검증 동작을 실시하기 전에, 선택된 메모리 블록의 상기 P 웰에 소거 전압을 인가하여 소거 동작을 실시하고,
상기 소거 검증 동작을 실시할 때, 상기 P 웰에 상기 음의 전압을 인가하고, 상기 N 웰에 상기 양의 전압 또는 0V를 인가하여 소거 검증을 실시하는 반도체 메모리 장치의 동작 방법.