KR20130001442A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인들과 각각 연결된 셀들을 포함하는 메모리 블록과, 선택된 워드라인의 이븐 페이지에 포함된 셀들의 제1 LSB 프로그램 루프와, 오드 페이지에 포함된 셀들의 제2 LSB 프로그램 루프와, 제1 LSB 프로그램 루프가 완료된 셀들의 제1 MSB 프로그램 루프와, 제2 LSB 프로그램 루프가 완료된 셀들의 제2 MSB 프로그램 루프를 수행하도록 구성된 동작 회로, 및 오드 페이지에 저장되는 LSB 데이터에 따라 오드 페이지에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 과소거 기준 전압보다 높게 상승시키기 위하여 동작 회로의 제2 LSB 프로그램 루프를 제어하도록 구성된 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 불휘발성 메모리 셀을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
NAND 플래시 메모리 소자와 같은 불휘발성 메모리 소자에서 메모리 셀의 사이즈가 감소함에 따라 프로그램 동작 시 서로 인접한 메모리 셀들 간의 간섭 현상이 점점 더 심하게 발생되고, 이에 따라 프로그램되는 메모리 셀과 인접한 메모리 셀의 문턱전압이 간섭 현상에 의해 심하게 변경된다. 또한, 간섭 현상에 의해 목표 레벨로 프로그램된 메모리 셀들의 문턱전압 분포 폭이 넓어지고, 서로 다른 레벨로 프로그램된 메모리 셀들의 문턱전압 분포들의 간격이 좁아진다. 이로 인해, 메모리 셀에 저장된 데이터가 다른 데이터로 독출되는 오류가 발생될 수 있다. 이러한 현상은 하나의 메모리 셀에 2비트의 데이터를 저장하는 MLC 프로그램 방식에서 더 심하게 발생한다.
MLC 프로그램 동작 시 메모리 셀들 간의 간섭현상을 줄이기 위한 여러 가지 방법들이 제안되고 있다. 이를 설명하면 다음과 같다.
도 1a 및 도 1b는 반도체 메모리 장치의 프로그램 동작에 의해 변경되는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 1a를 참조하면, 2비트의 데이터는 LSB(Least Significant Bit) 데이터와 MSB(Most Significant Bit)를 포함하며, LSB 데이터를 저장하기 위한 LSB 프로그램 동작과 MSB 데이터를 저장하기 위한 MSB 프로그램 동작에 의해 2비트의 데이터가 메모리 셀에 저장된다. 먼저, LSB 프로그램 동작이 실시되면, 선택된 워드라인에 연결된 메모리 셀들 중 제1 셀들 및 제2 셀들의 문턱전압이 상승한다. 여기서, 제1 셀들 및 제2 셀들은 LSB 데이터로 '0'데이터가 입력되는 셀들이 될 수 있다.
도 1b를 참조하면, MSB 프로그램 동작이 실시되면, 선택된 워드라인에 연결된 메모리 셀들 중 제3 셀들의 문턱전압은 제1 레벨(PV1)까지 상승하고, 제2 셀들의 문턱전압은 제2 레벨(PV2)까지 상하고, 제1 셀들의 문턱전압은 제3 레벨(PV3)까지 상승한다. 여기서, 제3 셀들 및 제1 셀들은 MSB 데이터로 '0'데이터가 입력되는 셀들이 될 수 있다.
이로써, LSB 프로그램 동작과 MSB 프로그램 동작에 의해 저장되는 2비트의 데이터에 따라 메모리 셀들의 문턱전압들은 서로 다른 4개의 레벨들(PV0, PV1, PV2, PV3)에 각각 분포하게 된다.
상기에서, MSB 프로그램 동작이 실시되는 동안 간섭 현상에 의해, 소거 레벨을 유지해야하는 제4 셀들의 문턱전압 분포의 최저 레벨(A)과 최고 레벨(B)이 각각 상승하게 된다. 여기서, 제3 셀들의 문턱전압이 소거 레벨(PV0)에서 제1 레벨(PV1)까지 가장 많이 상승하기 때문에, 제3 셀들의 문턱전압 상승이 제4 셀들의 문턱전압 분포를 상승시키는 가장 큰 원인이 된다.
한편, 간섭 현상에 의해 제4 셀들의 문턱전압 분포의 최고 레벨(B)이 0V보다 높아지면, 제1 셀들의 문턱전압 분포와 제4 셀들의 문턱전압 분포 사이의 마진이 줄어든다. 이 때문에, 제2 셀들의 문턱전압 분포와 제3 셀들의 문턱전압 분포 사이의 간격이 좁아지게 된다. 그 결과, 제2 셀들의 문턱전압 레벨과 제3 셀들의 문턱전압 레벨을 구분할 수 있는 센싱 마진이 감소하게 되고, 심한 경우 동작의 오류가 발생될 수 있다.
본 발명의 실시예는 프로그램 동작 시 발생되는 인접 셀들에 발생되는 프로그램 간섭 현상을 최소화함으로써, 메모리 셀들의 문턱전압 분포가 간섭 현상에 의해 변경되는 것을 억제할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 워드라인의 이븐 페이지에 포함된 셀들에 제1 LSB 데이터를 저장하기 위하여 제1 LSB 프로그램 루프를 실시하는 단계와, 선택된 워드라인의 오드 페이지에 저장되는 제2 LSB 데이터에 따라, 오드 페이지에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 과소거 기준 전압보다 높게 상승시키기 위하여 제2 LSB 프로그램 루프를 실시하는 단계와, 제1 LSB 프로그램 루프가 완료된 이븐 페이지의 셀들에 제1 MSB 데이터를 저장하기 위하여 제1 MSB 프로그램 루프를 실시하는 단계, 및 제2 LSB 프로그램 루프가 완료된 오드 페이지의 셀들에 제2 MSB 데이터를 저장하기 위하여 제2 MSB 프로그램 루프를 실시하는 단계를 포함한다.
제2 LSB 프로그램 루프를 실시하는 단계는, 선택된 셀들의 문턱전압들이 LSB 검증 전압보다 높아지고, 과소거 셀들의 문턱전압이 과소거 기준 전압보다 높아지도록 LSB 프로그램 동작을 실시하는 단계와, 선택된 셀들의 문턱전압이 LSB 검증 전압보다 높아졌는지를 확인하기 위하여 제1 검증 동작을 실시하는 단계, 및 과소거 셀들의 문턱전압이 과소거 기준 전압보다 높아졌는지를 확인하기 위하여 제2 검증 동작을 실시하는 단계를 포함한다.
제2 검증 동작에서 과소거 기준 전압의 절대값에 대응하는 양전압이 과소거 셀들의 벌크에 인가되고, 제1 검증 동작에서 선택된 셀들에 인가되는 전압들보다 절대값만큼 상승시킨 전압들이 과소거 셀들에 인가된다.
제2 LSB 프로그램 루프를 실시하는 단계에서, 제2 MSB 프로그램 루프에 의해 문턱전압이 상승되는 과소거 셀의 문턱전압이 과소거 기준 전압보다 높아진다.
제2 LSB 프로그램 루프를 실시하기 전에, LSB 데이터 및 MSB 데이터가 제2 LSB 프로그램 루프를 실시하도록 구성된 동작 회로로 입력되는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 다수의 워드라인들 중 제2 워드라인과 연결된 셀들에 저장되는 LSB 데이터에 따라, 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 과소거 기준 전압보다 높게 상승시키기 위하여 제1 LSB 프로그램 루프를 실시하는 단계와, 제1 LSB 프로그램 루프가 완료된 후, 제2 워드라인과 일측으로 인접한 제1 워드라인에 연결된 셀들의 제1 MSB 프로그램 루프를 실시하는 단계와, 제1 MSB 프로그램 루프가 완료된 후, 제2 워드라인과 타측으로 인접한 제3 워드라인에 연결된 셀들의 제2 LSB 프로그램 루프를 실시하는 단계, 및 제2 LSB 프로그램 루프가 완료된 후, 제2 워드라인과 연결된 셀들에 MSB 데이터를 저장하기 위하여 제2 워드라인과 연결된 셀들의 제2 MSB 프로그램 루프를 실시하는 단계를 포함한다.
제1 LSB 프로그램 루프를 실시하는 단계는, 선택된 셀들의 문턱전압들이 LSB 검증 전압보다 높아지고, 과소거 셀들의 문턱전압이 과소거 기준 전압보다 높아지도록 LSB 프로그램 동작을 실시하는 단계와, 선택된 셀들의 문턱전압이 LSB 검증 전압보다 높아졌는지를 확인하기 위하여 제1 검증 동작을 실시하는 단계, 및 과소거 셀들의 문턱전압이 과소거 기준 전압보다 높아졌는지를 확인하기 위하여 제2 검증 동작을 실시하는 단계를 포함한다.
제2 검증 동작에서 과소거 기준 전압의 절대값에 대응하는 양전압이 과소거 셀들의 벌크에 인가되고, 제1 검증 동작에서 선택된 셀들에 인가되는 전압들보다 절대값만큼 상승시킨 전압들이 과소거 셀들에 인가된다.
제1 LSB 프로그램 루프를 실시하는 단계에서, 제2 MSB 프로그램 루프에 의해 문턱전압이 상승되는 과소거 셀의 문턱전압이 과소거 기준 전압보다 높아진다.
제2 LSB 프로그램 루프를 실시하기 전에, 제2 LSB 프로그램 루프를 실시하도록 구성된 동작 회로로 LSB 데이터 및 MSB 데이터가 입력되는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 워드라인들과 각각 연결된 셀들을 포함하는 메모리 블록과, 선택된 워드라인의 이븐 페이지에 포함된 셀들의 제1 LSB 프로그램 루프와, 오드 페이지에 포함된 셀들의 제2 LSB 프로그램 루프와, 제1 LSB 프로그램 루프가 완료된 셀들의 제1 MSB 프로그램 루프와, 제2 LSB 프로그램 루프가 완료된 셀들의 제2 MSB 프로그램 루프를 수행하도록 구성된 동작 회로, 및 오드 페이지에 저장되는 LSB 데이터에 따라 오드 페이지에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 과소거 기준 전압보다 높게 상승시키기 위하여 동작 회로의 제2 LSB 프로그램 루프를 제어하도록 구성된 제어 회로를 포함한다.
동작 회로는 제2 LSB 프로그램 루프에서 선택된 셀들의 문턱전압들이 LSB 검증 전압보다 높아지고 과소거 셀들의 문턱전압을 과소거 기준 전압보다 높아지도록 LSB 프로그램 동작을 실시하고, 선택된 셀들의 문턱전압이 LSB 검증 전압보다 높아졌는지를 확인하기 위하여 제1 검증 동작을 실시하고, 과소거 셀들의 문턱전압이 과소거 기준 전압보다 높아졌는지를 확인하기 위하여 제2 검증 동작을 실시하도록 구성된다.
동작 회로는 제2 검증 동작에서 과소거 기준 전압의 절대값에 대응하는 양전압을 과소거 셀들의 벌크로 인가하고, 제1 검증 동작에서 선택된 셀들에 인가되는 전압들보다 절대값만큼 상승시킨 전압들을 과소거 셀들로 인가하도록 구성된다.
제어 회로는 외부로부터 입력된 LSB 데이터 및 MSB 데이터를 센싱하여 제2 MSB 프로그램 루프에 의해 문턱전압이 다수의 프로그램 레벨들 중 가장 낮은 프로그램 레벨로 상승될 과소거 셀을 선택하고, 선택된 과소거 셀의 문턱전압이 과소거 기준 전압보다 높아지도록 제2 LSB 프로그램 루프를 실시하도록 동작 회로를 제어한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 워드라인들과 각각 연결된 셀들을 포함하는 메모리 블록과, 워드라인들 중 제2 워드라인에 연결된 셀들의 제1 LSB 프로그램 루프와, 제2 워드라인과 일측으로 인접한 제1 워드라인에 연결된 셀들의 제1 MSB 프로그램 루프와, 제2 워드라인과 타측으로 인접한 제3 워드라인에 연결된 셀들의 제2 LSB 프로그램 루프와, 제2 워드라인과 연결된 셀들의 제2 MSB 프로그램 루프를 수행하도록 구성된 동작 회로, 및 제2 워드라인에 연결된 셀들에 저장되는 LSB 데이터에 따라 제2 워드라인에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 과소거 기준 전압보다 높게 상승시키기 위하여 동작 회로의 제2 LSB 프로그램 루프를 제어하도록 구성된 제어 회로를 포함한다.
제1 LSB 프로그램 루프에서 동작 회로는, 제2 워드라인의 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고 과소거 셀들의 문턱전압을 과소거 기준 전압보다 높게 상승시키기 위한 LSB 프로그램 동작과, 선택된 셀들의 문턱전압이 LSB 검증 전압보다 높아졌는지를 확인하기 위한 제1 검증 동작과, 과소거 셀들의 문턱전압이 과소거 기준 전압보다 높아졌는지를 확인하기 위한 제2 검증 동작을 실시하도록 구성된다.
제2 검증 동작에서 동작 회로는 과소거 기준 전압의 절대값에 대응하는 양전압을 과소거 셀들의 벌크에 인가하고, 제1 검증 동작에서 선택된 셀들에 인가되는 전압들보다 절대값만큼 상승시킨 전압들을 과소거 셀들에 인가하도록 구성된다.
제1 LSB 프로그램 루프에서 동작 회로는 제2 프로그램 루프에 의해 문턱전압이 다수의 프로그램 레벨들 중 가장 낮은 프로그램 레벨로 상승될 과소거 셀의 문턱전압을 과소거 기준 전압보다 높게 상승시킨다.
본 발명의 실시예는 프로그램 동작 시 발생되는 인접 셀들에 발생되는 프로그램 간섭 현상을 최소화함으로써, 메모리 셀들의 문턱전압 분포가 간섭 현상에 의해 변경되는 것을 억제하여 동작의 신뢰성을 향상시킬 수 있다.
또한, 프로그램 동작에 소요되는 시간의 증가 없이 동작의 신뢰성을 향상시킬 수 있다.
도 1a 및 도 1b는 반도체 메모리 장치의 프로그램 동작에 의해 변경되는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 CAM 블록을 설명하기 위한 회로도이다.
도 4는 도 2에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에 따라 변경되는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서 검증 동작 시 인가되는 전압들을 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서 프로그램 동작 순서를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 설명하기 위한 블록도이다. 도 3은 도 2에 도시된 CAM 블록을 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(210MB)을 포함하는 메모리 어레이(210), 메모리 셀 블록(210MB)의 선택된 워드라인 또는 선택된 페이지에 포함된 메모리 셀들의 프로그램 루프 및 리드 루프를 수행하도록 구성된 동작 회로(230, 240, 250, 260, 270, 280), 동작 회로(230, 240, 250, 260, 270, 280)를 제어하도록 구성된 제어 회로(220)를 포함한다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함한다. 특히, 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시된다. 예를 들어, 프로그램 동작을 실시한 후 프로그램 검증 동작에서 문턱전압이 목표 레벨까지 도달하지 않은 메모리 셀에 검출되면, 프로그램 전압을 상승시켜 다시 프로그램 동작을 실시한다. 이러한 프로그램 루프는 문턱전압이 목표 레벨까지 도달하면 완료된다.
한편, NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(230, 240), 페이지 버퍼 그룹들(250A, 250B), 열선택 회로(260), 입출력 회로(270) 및 페스/페일 체크 회로(280)를 포함한다.
메모리 어레이(210)는 복수의 메모리 블록들(210MB)을 포함한다.
도 3을 참조하면, 각각의 메모리 블록은 비트라인들(BL1~BL2k)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~ST2k)을 포함한다. 즉, 스트링들(ST1~ST2k)은 대응하는 비트 라인들(BL1~BL2k)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C10~C2k0), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C10~C2k0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0~C2k0)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C10~C2k0)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(C10, C30, ..., C2k-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(C20, C40,..., C2k0)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 2 및 도 3을 참조하면, 제어 회로(220)는 외부로부터 입출력 회로(270)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프 또는 리드 루프를 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(220)가 페이지 버퍼 그룹(250)의 페이지 버퍼들(PB1~PBk)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(220)는 입출력 회로(270)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(230, 240)는 제어 회로(220)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 루프 또는 리드 루프에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(230) 및 로우 디코더(240)를 포함한다.
전압 생성 회로(230)는 제어 회로(220)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 루프 또는 리드 루프를 위한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 루프를 위해 전압 생성 회로(230)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 루프를 위해 전압 생성 회로(230)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다.
로우 디코더(240)는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(230)에서 발생된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록(210MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C10)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로(230)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(Ca1~Can)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로(230)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 선택된 셀(C10)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C10)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹들(250)은 비트라인들(BL1~BL2k)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(250)의 페이지 버퍼들(PB1~PBk)은 제어 회로(220)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(Ca0, ..., C2k0)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BL2k)을 선택적으로 프리차지하거나, 메모리 셀들(Ca0~C2k0)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BL2k)의 전압을 센싱한다. 예를 들어, 프로그램 루프에서 메모리 셀에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 입력되면, 페이지 버퍼는 비트라인에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그리고, 메모리 셀에 저장하기 위해 소거 데이터(예, '1' 데이터)가 입력되면, 페이지 버퍼는 비트라인에 프로그램 금지 전압(예, 전원 전압)을 인가한다.
한편, 리드 루프에서, 페이지 버퍼 그룹(250)은 오드 비트라인들(B1~BL2k-1) 또는 이븐 비트라인들(BL2~BL2k)을 모두 프리차지한다. 그리고, 전압 공급 회로(230, 240)로부터 선택된 페이지의 메모리 셀들에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(250)은 비트라인들(BL1~BL2k-1 또는 BL2~BL2k)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
이러한 페이지 버퍼들은 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인마다 연결될 수 있으며, 하나의 비트라인마다 각각 연결될 수도 있다. 즉, 하나의 워드라인에 연결된 메모리 셀들을 이븐 페이지와 오드 페이지로 나누어 프로그램 루프나 리드 루프를 실시하는 경우 페이지 버퍼들은 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인마다 연결된다. 그리고, 하나의 워드라인에 연결된 전체 메모리 셀들의 프로그램 루프나 리드 루프가 동시에 실시되는 경우 페이지 버퍼들은 하나의 비트라인마다 각각 연결될 수 있다. 페이지 버퍼의 구체적인 구성은 후술하기로 한다.
한편, 페이지 버퍼들(PB1~PBk)은 프로그램 동작에서 메모리 셀들에 저장할 데이터를 래치할 뿐만 아니라, 검증 동작에서 메모리 셀의 문턱전압과 검증 전압의 비교 결과값을 래치하고, 문턱전압이 목표 레벨까지 상승하지 못한 셀을 구분하기 위하여 패스/페일 체크 신호들(PF[k:1])을 출력한다.
패스/페일 체크 회로(280)는 페이지 버퍼들(PB1~PBk)로부터 출력되는 패스/페일 체크 신호들(PF[k:1])을 센싱하여 문턱전압이 목표 레벨까지 상승하지 못한 셀이 검출되었는지를 확인하고, 그에 따라 프로그램 루프의 재실시 여부를 결정하기 위한 패스/페일 확인 신호(PF_SIGNALS)를 제어 회로(220)로 출력한다. 문턱전압이 목표 레벨까지 상승하지 못한 셀이 검출되지 않으면, 제어 회로(220)는 패스/페일 확인 신호(PF_SIGNALS)에 응답하여 다음 워드라인(또는 다음 페이지)의 프로그램 루프를 실시하기 위해 변경된 로우 어드레스(RADD)와 새로운 내부 명령 신호(CMDi)를 전압 공급 회로(230, 240)로 출력한다. 한편, 문턱전압이 목표 레벨까지 상승하지 못한 셀이 검출되면, 제어 회로(220)는 패스/페일 확인 신호(PF_SIGNALS)에 응답하여 프로그램 전압(Vpgm)을 상승시키고 프로그램 루프가 다시 실시될 수 있도록 전압 공급 회로(230, 240)와 페이지 버퍼 그룹(250)을 제어한다.
열선택 회로(260)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(260)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(270)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(250)으로 입력하기 위하여 제어 회로(220)의 제어에 따라 데이터를 열선택 회로(260)에 전달한다. 열선택 회로(260)는 전달된 데이터를 페이지 버퍼 그룹(250)의 페이지 버퍼들(PB1~PBk)로 차례대로 전달하면 페이지 버퍼들(PB1~PB2k)은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(270)는 페이지 버퍼 그룹(250)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(260)를 통해 전달된 데이터를 외부로 출력한다.
도 4는 도 2에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4를 참조하면, 페이지 버퍼(PB1)는 제어 회로(도 2의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.
페이지 버퍼(PB1)는 비트라인 선택 회로(N101, N103, N105, N107), 비트라인 연결 회로(N109), 프리차지 회로(P101), 다수의 래치 회로들(150L1~150L3) 및 비교 회로(150C)를 포함한다.
비트라인 선택 회로(N101, N103, N105, N107)는 비트라인 선택 신호들(BLSe, BLSo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 선택된 비트라인을 페이지 버퍼(PB1)와 연결하고 디스차지 신호들(DISCHe, DISCHo)에 응답하여 비선택된 비트라인을 프리차지하거나 디스차지하는 동작을 수행한다. 일반적인 스위칭 소자들(N101, N103)은 가상 전압원(VIRPWR)로부터 출력되는 전압을 이용하여 프로그램 동작에서 비선택 비트라인을 프리차지하거나 리드 동작에서 비선택 비트라인을 디스차지하고, 스위칭 소자들(N105, N107)은 선택된 비트라인을 페이지 버퍼(PB1)와 연결한다.
비트라인 연결 회로(N109)는 비트라인 선택 회로의 스위칭 소자들(N105, N107)에 의해 선택된 비트라인과 래치 회로들(250L1~250L3) 중 하나의 래치 회로를 연결 신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(250L1~250L3)은 비트라인 연결 회로(N109)에 병렬로 연결되며, 비트라인 연결 회로(N109)와 래치 회로들(250L1~250L3)의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P101)는 프리차지 신호(PRECHB)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치 회로들(250L1~250L3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(250L1~250L3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(250L1~250L3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(250L1)는 메모리 셀에 저장하기 위한 LSB 데이터 또는 메모리 셀로부터 독출된 LSB 데이터를 래치하기 위해 사용될 수 있다. 제2 래치 회로(250L2)는 메모리 셀에 저장하기 위한 MSB 데이터 또는 메모리 셀로부터 독출된 MSB 데이터를 래치하기 위해 사용될 수 있다. 래치 회로들(250L1, 250L2)은 프로그램 동작 시 래치된 데이터에 따라 비트라인에 프로그램 금지 전압(예, 전원전압) 또는 프로그램 허용 전압(예, 접지 전압)을 인가하는 기능을 수행한다.
한편, 제3 래치 회로(250L3)는 검증 동작에서 검증 동작에서 센싱된 비트라인의 전압 레벨에 대응하는 비교 결과값을 래치하기 위해 사용될 수 있다. 여기서, 비교 결과값이 패스/페일 체크 회로(280)로 출력되는 패스/페일 체크 신호들(PF[k:1]) 중 하나의 신호가 된다.
래치 회로들(250Le1~250Le3)은 동일한 구성으로 이루어질 수 있으나, 설계에 따라 일부 구성에서 차이가 있을 수 있다. 또한, 입력되는 신호들(TRAN, RST, SET)은 서로 다른 파형으로 입력될 수 있다. 래치 회로들(250L1~250L3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
제1 래치 회로(250L1)를 예로써 설명하면, 제1 래치 회로(250L1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 제1 및 제2 노드들(QA, QB)과 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117)를 포함한다. 참고로, 열선택 회로(도 2의 160)는 컬럼 어드레스(CADD)에 응답하여 선택된 페이지 버퍼(PB1)에 포함된 래치(LAT1)의 제1 및 제2 노드들(QA, QB)과 연결된다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에 따라 변경되는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 3, 도 5, 도 6a를 참조하면, 단계(S601)에서 선택된 워드라인의 이븐 페이지에 포함된 셀들(C10, C30, C2k-10)의 제1 LSB 프로그램 루프를 실시한다. 제1 LSB 프로그램 루프를 실시하기 위해, 이븐 페이지의 셀들(C10, C30, C2k-10)에 저장될 LSB 데이터가 제1 LSB 프로그램 루프를 실시하기 위한 동작 회로(특히, 페이지 버퍼 그룹)로 먼저 입력된다.
이후, 동작 회로에 의해 제1 LSB 프로그램 루프가 실시되면 이븐 페이지의 셀들(C10, C30, C2k-10)에 저장되는 LSB 데이터에 따라 일부 셀들의 문턱전압이 LSB 검증 전압보다 높아지고 셀들(C10, C30, C2k-10)의 문턱전압 분포는 2개로 나뉜다. 예를 들어, '1' 데이터가 LSB 데이터로 저장되는 메모리 셀들의 문턱전압은 변하지 않는 소거 상태를 유지하고, '0'데이터가 LSB 데이터로 저장되는 메모리 셀들의 문턱전압들은 0V보다 높아진다.
여기서, 제1 LSB 프로그램 루프는 제1 LSB 프로그램 동작과 LSB 프로그램 검증 동작을 포함한다. 제1 LSB 프로그램 동작 시 오드 페이지의 메모리 셀들과 연결되는 비트라인들에는 프로그램 금지 전압(예, 전원전압)이 인가된다. 그리고, 이븐 페이지의 메모리 셀들 중 '0'데이터가 저장되는 메모리 셀들과 연결되는 메모리 셀들의 비트라인들에는 프로그램 허용 전압(예, 접지 전압)이 인가되고, '1'데이터가 저장되는 메모리 셀들(프로그램 금지 셀)과 연결되는 비트라인들에는 프로그램 금지 전압(예, 전원전압)이 인가된다. 이어서, 선택된 워드라인에 프로그램 전압이 인가되면, 오드 페이지의 메모리 셀들과 이븐 페이지의 프로그램 금지 셀들의 채널 영역에서는 프로그램 금지 전압과 프로그램 전압에 의해 발생되는 채널 부스팅 현상으로 인하여 채널 영역의 전압이 높아지고 워드라인과 채널 영역 사이의 전압차가 작아서 문턱전압이 변하지 않는다. 그리고, 이븐 페이지에서 '0'데이터가 저장되는 메모리 셀들의 채널 영역에는 접지 전압이 인가되기 때문에 프로그램 전압과 접지 전압의 차이에 의해 문턱전압이 상승한다. 이후, 제1 LSB 프로그램 검증 동작에서 '0' 데이터가 저장될 메모리 셀들 중 문턱전압이 LSB 검증 전압보다 낮은 메모리 셀이 존재하는지를 확인한다. 문턱전압이 LSB 검증 전압보다 낮은 메모리 셀이 검출되면 프로그램 전압을 스텝 전압만큼 상승시키고 제1 LSB 프로그램 검증 동작을 재실시한 후 다시 제1 프로그램 검증 동작에서 문턱전압이 LSB 검증 전압보다 낮은 메모리 셀이 존재하는지를 확인한다.
'0'데이터가 저장될 메모리 셀들의 문턱전압들이 모두 LSB 검증 전압보다 높아질 때까지 제1 LSB 프로그램 동작과 제1 LSB 프로그램 검증 동작을 포함하는 제1 LSB 프로그램 루프를 반복 실시한다. 이하에서 설명되는 모든 프로그램 루프는 상기에서 설명한 제1 LSB 프로그램 루프와 동일한 방식으로 진행될 수 있다.
도 3, 도 5 및 도 6b를 참조하면, 단계(S603)에서 선택된 워드라인의 오븐 페이지에 포함된 셀들(C20, C40, C2k0)의 제2 LSB 프로그램 루프를 실시한다. 제2 LSB 프로그램 루프를 실시하기 위해, 오드 페이지의 셀들(C20, C40, C2k0)에 저장될 LSB 데이터가 제2 LSB 프로그램 루프를 실시하기 위한 동작 회로(특히, 페이지 버퍼 그룹)로 먼저 입력된다.
이후, 동작 회로에 의해 제2 LSB 프로그램 루프가 실시되면, 오드 페이지의 셀들(C20, C30, C2k0)에 저장되는 LSB 데이터에 따라 일부 셀들의 문턱전압이 0V보다 높아지고 셀들(C10, C30, C2k-10)의 문턱전압 분포는 2개로 나뉜다. 예를 들어, '1' 데이터가 LSB 데이터로 저장되는 메모리 셀들의 문턱전압은 변하지 않는 소거 상태를 유지하고, '0'데이터가 LSB 데이터로 저장되는 메모리 셀들의 문턱전압이 0V보다 높아진다.
또한, 제1 LSB 프로그램 루프와 달리 제2 LSB 프로그램 루프에서는 소거 상태의 셀들 중 문턱전압이 음전위의 과소거 기준 전압(Vpv0)보다 낮은 과소거 셀들의 문턱전압을 과소거 기준 전압(Vpv0)보다 높아지도록 상승시킨다. 오드 페이지에 포함된 소거 상태의 메모리 셀들 중 과소거된 메모리 셀들의 문턱전압을 과소거 기준 전압(Vpv0)보다 높아지도록 상승시키는 이유는 후속에서 오드 페이지의 MSB 프로그램 루프를 실시하는 동안 이븐 페이지의 메모리 셀들에 발생되는 프로그램 간섭 현상을 최소화하기 위한 것이며, 구체적으로 설명하면 다음과 같다.
오드 페이지의 제2 LSB 프로그램 루프가 완료된 후 이븐 페이지의 제1 MSB 프로그램 루프와 오드 페이지의 제2 MSB 프로그램 루프가 연속해서 실시된다. 여기서, 이븐 페이지의 제1 MSB 프로그램 루프가 완료되고 오드 페이지의 제2 MSB 프로그램 루프가 실시되기 때문에, 오드 페이지의 제2 MSB 프로그램 루프가 실시될 때 이미 MSB 데이터까지 모든 데이터의 저장이 완료된 이븐 페이지의 메모리 셀들의 문턱전압들이 간섭 현상에 의해 높아진다. 특히, 제2 MSB 프로그램 루프를 실시할 때 오드 페이지에서 소거 상태의 메모리 셀들 중 과소거된 메모리 셀들의 문턱전압이 0V보다 높은 프로그램 레벨(예, Vpv1)까지 높아지는 동안 이븐 페이지의 메모리 셀들에 간섭 현상이 심하게 발생된다. 따라서, 이븐 페이지의 제1 MSB 프로그램 루프를 실시하기 전에(즉, 이븐 페이지의 메모리 셀들에 데이터 저장을 위한 모든 동작이 완료되기 전에), 오드 페이지에 포함된 과소거 셀들의 문턱전압들을 미리 과소거 기준 전압(Vpv0)보다 높게 상승시키면, 오드 페이지의 제2 MSB 프로그램 루프를 실시하는 동안 데이터 저장 동작이 완료된 이븐 페이지의 메모리 셀들에 발생하는 프로그램 간섭 현상을 감소시킬 수 있다.
이로써, 소거 상태의 셀들의 문턱전압 분포가 좁아지고, 소거 상태의 문턱전압 분포의 최하위 레벨이 과소거 기준 전압(Vpv0)의 레벨보다 높아진다. 이에 따라 이븐 페이지의 셀들(C10, C30, C2k-10)에 발생되는 간섭 현상을 줄일 수 있다.
오드 페이지의 제2 LSB 프로그램 루프를 실시하는 동안 과소거 셀들의 문턱전압을 음전위의 과소거 기준 전압(Vpv0)보다 높게 상승시키기 위하여, 제2 LSB 프로그램 루프는 LSB 프로그램 동작(S603-1)과 선택된 셀들 중 문턱전압이 0V 또는 그 이상의 LSB 검증 전압보다 낮은 메모리 셀이 존재하는지를 확인하기 위한 제1 검증 동작(S603-2, S603-3)과, 문턱전압이 과소거 기준 전압(Vpv0)보다 낮은 과소거 메모리 셀이 존재하는지를 확인하기 위한 제2 검증 동작(S603-4, S603-5)을 포함한다. 구체적으로 설명하면 다음과 같다.
단계(S603-1)에서는, LSB 프로그램 동작이 처음으로 실시될 때 과소거 셀이 존재하는지 또는 어느 셀이 과소거 셀인지를 확인할 수 없으므로, 오드 페이지의 메모리 셀들에 저장되는 LSB 데이터에 따라 선택된 메모리 셀들의 문턱전압만을 상승시킨다. 이어서, 단계(S603-2)에서는, 비트라인들을 프리차지하고 제1 프로그램 검증 전압(Vpv1)보다 높고 제2 프로그램 검증 전압(Vpv2)보다 낮은 LSB 검증 전압을 선택된 워드라인에 인가한 후 비트라인들의 전압 변화를 센싱하여 문턱전압이 LSB 검증 전압보다 낮은 메모리 셀들을 검출한다. 단계(S603-3)에서, 문턱전압이 LSB 검증 전압보다 낮은 메모리 셀이 검출되면 LSB 프로그램 동작(S603-1)을 재실시한다. 이때, 프로그램 전압을 스텝 전압만큼 상승시킨 후 LSB 프로그램 동작을 재실시할 수 있다. 단계(S603-3)에서 문턱전압이 LSB 검증 전압보다 낮은 메모리 셀이 검출되지 않으면, 단계(S603-4)에서, 비트라인들을 프리차지하고 과소거 기준 전압(Vpv0)을 선택된 워드라인에 인가한 후 비트라인들의 전압 변화를 센싱하여 문턱전압이 과소거 기준 전압(Vpv0)보다 낮은 과소거 셀들을 검출한다. 단계(S603-5)에서 문턱전압이 과소거 기준 전압(Vpv0)보다 낮은 과소거 셀이 검출되면 단계(S603-1)에서 LSB 프로그램 동작(S603-1)을 재실시한다. 이때 LSB 프로그램 동작은 검출된 과소거 셀들의 문턱전압만을 상승시키기 위하여 실시된다.
즉, 문턱전압이 음전위의 과소거 기준 전압(Vpv0)보다 낮은 과소거 셀이 검출되면, 페이지 버퍼 그룹은 검출된 과소거 셀들의 비트라인들에 프로그램 허용 전압(예, 접지 전압)을 인가하고, 나머지 비트라인들에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그리고, 전압 공급 회로(130, 140)는 프로그램 전압(Vpgm)을 선택된 페이지의 셀들로 인가하여 과소거 셀들의 문턱전압을 상승시킨다.
여기서, 오드 페이지의 LSB 프로그램 동작과 제1 검증 동작은 통상의 방법으로 실시할 수 있다. 다만, 제2 검증 동작은 양전압만 사용하는 NAND 플래시에서 문턱전압을 음전위의 과소거 기준 전압과 비교해야하기 때문에 새로운 방법으로 진행되어야 한다. 구체적으로 예를 들어 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서 검증 동작 시 인가되는 전압들을 설명하기 위한 회로도이다.
도 7을 참조하면, LSB 프로그램 동작 후 문턱전압이 음전위의 과소거 기준 전압(Vpv0)보다 낮은 과소거 셀을 검출하기 위하여 선택된 메모리 블록의 셀들에 접지 전압(Vsel; 예, 0V)을 인가하고, 메모리 셀들이 형성되는 벌크(예, P-well)에 양전위의 벌크 전압(Vbulk)을 인가한다. 여기서, 벌크에 인가되는 벌크 전압(Vbulk)은 음전위의 과소거 기준 전압(Vpv0)의 절대값에 대응하는 레벨로 인가된다. 그리고, 벌크에 벌크 전압(Vbulk)이 인가됨에 따라 비선택 페이지의 메모리 셀들의 워드라인들에 벌크 전압(Vbulk)만큼 상승시킨 패스 전압(Vpass+Vbulk)을 인가하고, 비트라인들에도 양전압(Vbulk)만큼 상승시킨 프리차지 전압(Vpre+Vbulk)을 인가한다. 뿐만 아니라, 셀렉트 라인들(DSL, SSL)과 소스 라인(SL)에도 양전압만큼 상승시킨 전압들(Vdsl+Vbulk, Vssl+Vbulk, Vsl+Vbulk)을 각각 인가한다. 이로써, 선택된 페이지의 메모리 셀들의 워드라인과 벌크 사이의 전압차는 음전위의 과소거 기준 전압(Vpv0)과 대응하게 되고, 메모리 셀들에 음전위의 과소거 기준 전압(Vpv0)에 대응하는 음전위의 검증 전압을 인가하는 효과를 수 있다.
상기의 조건으로 전압들이 인가되면, 문턱전압이 음전위의 과소거 기준 전압(Vpv0)보다 낮은 메모리 셀들의 비트라인에 인가된 프리차지 전압(Vpre+Vbulk)이 디스차되고, 문턱전압이 음전위의 과소거 기준 전압(Vpv0)보다 높은 메모리 셀들의 비트라인에 인가된 프리차지 전압(Vpre+Vbulk)은 그대로 유지된다. 이렇게 비트라인의 전압 변화를 페이지 버퍼 그룹이 센싱하여 문턱전압이 과소거 기준 전압(Vpv0)보다 낮은 메모리 셀들을 검출한다.
상기에서 설명한 오드 페이지의 LSB 프로그램 루프(S603)가 완료되면, 오드 페이지에 포함된 메모리 셀들의 문턱전압 분포는 문턱전압이 0V보다 낮지만 과소거 기준 전압(Vpv0)보다 높은 소거 상태의 메모리 셀들의 문턱전압 분포와 문턱전압이 0V보다 높은 메모리 셀들의 문턱전압 분포로 나뉜다.
다시, 도 3, 도 5를 참조하면, 단계(S605)에서 선택된 워드라인의 이븐 페이지에 포함된 셀들(C10, C30, C2k-10)의 제1 MSB 프로그램 루프를 실시한다. 제1 MSB 프로그램 루프에서 이븐 페이지의 셀들(C10, C30, C2k-10)에 저장되는 MSB 데이터에 따라 이븐 페이지의 셀들(C10, C30, C2k-10)의 문턱전압 분포는 4개로 나뉜다. 예를 들어, '1' 데이터가 MSB 데이터로 저장되는 셀들 중 '1' 데이터가 LSB 데이터로 저장된 셀들의 문턱전압은 변하지 않고, '0' 데이터가 LSB 데이터로 저장된 셀들의 문턱전압들은 제1 프로그램 레벨(Vpv1)까지 높아진다. '0' 데이터가 MSB 데이터로 저장되는 셀들 중 '1' 데이터가 LSB 데이터로 저장된 셀들의 문턱전압은 제2 프로그램 레벨(Vpv2)까지 높아지고, '0' 데이터가 LSB 데이터로 저장된 셀들의 문턱전압들은 제3 프로그램 레벨(Vpv3)까지 높아진다.
이로써, 이븐 페이지의 셀들(C10, C30, C2k-10)에 LSB 데이터 및 MSB 데이터가 모두 저장된다.
이어서, 도 3, 도 5 및 도 6d를 참조하면, 단계(S607)에서 선택된 워드라인의 오븐 페이지에 포함된 셀들(C20, C40, C2k0)의 제2 MSB 프로그램 루프를 실시한다. 제2 MSB 프로그램 루프를 실시하기 전에, 제2 MSB 프로그램 루프를 실시하는 동작 회로(특히, 페이지 버퍼 그룹)로 MSB 데이터가 입력된다.
제1 MSB 프로그램 루프와 마찬가지로, 이븐 페이지의 셀들(C10, C30, C2k-10)에 저장되는 MSB 데이터에 따라 제2 MSB 프로그램 루프에 의해 오드 페이지의 선택된 셀들(C20, C40, C2k0)의 문턱전압들은 제1 내지 제3 프로그램 레벨들(Vpv1, Vpv2, Vpv3) 중 하나의 프로그램 레벨로 높아지고 문턱전압 분포는 4개로 나뉜다. 이로써, 오드 페이지의 셀들(C20, C40, C2k0)에 LSB 데이터 및 MSB 데이터가 모두 저장된다.
여기서, 문턱전압이 제1 프로그램 레벨(Vpv1)까지 높아지는 셀들은 단계(S603)에서 설명한 제2 LSB 프로그램 루프에서 문턱전압이 음전위의 과소거 기준 전압(Vpv0)까지 상승된 후에 제2 MSB 프로그램 루프가 실시되기 때문에 제1 프로그램 레벨(Vpv1)까지의 문턱전압 상승폭이 감소한다. 따라서, 제2 MSB 프로그램 루프가 실시되는 동안 이븐 페이지의 셀들(C10, C30, C2k-10)에 발생되는 프로그램 간섭 현성이 줄어들고, 그에 따라 이븐 페이지에 포함된 셀들(C10, C30, C2k-10)의 문턱전압 변화를 최소화할 수 있다.
한편, 오드 페이지의 LSB 프로그램 동작에 대한 다른 실시예로써, 도 6b에서는 과소거 셀들의 문턱전압들을 모두 과소거 기준 전압(Vpv0)보다 높게 상승시켰으나, 과소거 셀들 중 문턱전압이 제1 프로그램 레벨(Vpv1)까지 상승하는 과소거 셀들의 문턱전압만 과소거 기준 전압(Vpv0)보다 높게 상승시킬 수도 있다.
도 3, 도 5 및 도 6d를 참조하면, 과소거 셀들 중 제2 MSB 프로그램 루프에서 제1 내지 제3 프로그램 레벨들 중 하나의 프로그램 레벨(바람직하게는 가장 낮은 제1 프로그램 레벨)로 높아지는 과소거 셀의 문턱전압만 목표 레벨(Vpv0)보다 선택적으로 높아지도록 제2 LSB 프로그램 루프를 실시할 수도 있다. 이 경우에는 제2 LSB 프로그램 루프를 실시하기 전에 LSB 데이터뿐만 아니라 MSB 데이터까지 동작 회로(특히, 페이지 버퍼 그룹)로 입력되어야 한다. MSB 데이터가 입력되면, MSB 프로그램 루프에서 소거 레벨로부터 프로그램 레벨로 상승될 과소거 셀만을 선별하여 문턱전압이 상승하도록 페이지 버퍼 그룹이 비트라인의 전압 레벨을 조절할 수 있다. 이렇게 페이지 버퍼 그룹이 선별적으로 비트라인 전압을 제어하는 동작은 공지되어 있으므로 구체적인 설명은 생략하기로 한다. 과소거 셀들의 문턱전압을 선별적으로 상승시키는 경우에는, 도 6d에서와 같이, 제2 LSB 프로그램 루프가 완료된 후에 셀들(C20, C40, C2k0)의 문턱전압 분포(A,B,C)가 소거 상태의 메모리 셀들의 문터전압 분포, 제1 프로그램 레벨로 상승될 소거 상태의 메모리 셀들의 문턱전압 분포 및 제2 프로그램 레벨 또는 제3 프로그램 레벨로 상승될 메모리 셀들의 문턱전압 분포로 나누어진다.
상기에서는 프로그램 루프가 이븐 페이지 및 오드 페이지로 구분되어 실시되는 경우를 설명하였으나, 비트라인마다 페이지 버퍼가 연결되고 이븐 페이지와 오드 페이지의 구분없이 선택된 워드라인에 연결된 메모리 셀들 전체에 LSB 데이터 또는 MSB 데이터가 동시에 저장되는 경우에도 LSB 프로그램 동작 시 과소거 셀의 문턱전압을 음전위의 목표 레벨보다 높게 상승시킬 수 있다. 구체적으로 설명하면 다음과 같다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서 프로그램 동작 순서를 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 단계(S801)에서 선택된 워드라인(WLs)에 연결된 셀들의 제1 LSB 프로그램 루프를 실시한다. 제1 LSB 프로그램 루프를 실시하기 위해, 선택된 워드라인(WLs)과 연결된 셀들에 저장하기 위한 LSB 데이터가 제1 LSB 프로그램 루프를 실시하기 위한 동작 회로(특히, 페이지 버퍼 그룹)로 입력된다.
이후, 동작 회로에 의해 제1 LSB 프로그램 루프가 실시되면, 선택된 워드라인(WLs)에 연결된 셀들에 저장되는 LSB 데이터에 따라 일부 셀들의 문턱전압이 0V보다 높아짐에 따라 셀들의 문턱전압 분포는 2개로 나뉜다. 예를 들어, '1' 데이터가 LSB 데이터로 저장되는 메모리 셀들의 문턱전압은 변하지 않고, '0'데이터가 LSB 데이터로 저장되는 메모리 셀들의 문턱전압이 0V보다 높아질 수 있다.
또한, 도 6b에서 설명한 바와 같이, 제1 LSB 프로그램 루프에서는 소거 상태의 셀들 중 문턱전압이 음전위의 과소거 기준 전압(Vpv0)보다 낮은 과소거 셀들의 문턱전압을 과소거 기준 전압(Vpv0)보다 높아지도록 상승시킨다. 즉, 선택된 워드라인(WLs)의 제1 LSB 프로그램 루프를 실시하는 동안 과소거 셀들의 문턱전압을 음전위의 과소거 기준 전압(Vpv0)보다 높게 상승시키기 위하여, 제1 LSB 프로그램 루프(S801)는 LSB 프로그램 동작(S801-1)과 선택된 셀들 중 문턱전압이 0V 또는 그 이상의 LSB 검증 전압보다 낮은 메모리 셀이 존재하는지를 확인하기 위한 제1 검증 동작(S801-2, S801-3)과, 문턱전압이 과소거 기준 전압(Vpv0)보다 낮은 과소거 메모리 셀이 존재하는지를 확인하기 위한 제2 검증 동작(S801-4, S801-5)을 포함한다. 제1 LSB 프로그램 루프(S801)는 이븐 페이지와 오드 페이지를 구분하지 않고 선택된 워드라인(WLs)에 연결된 모든 메모리 셀들에 동시에 적용된다는 점을 제외하고 도 5에서 설명한 제2 LSB 프로그램 루프(S601)과 동일하게 진행될 수 있다.
이로써, 소거 상태의 셀들의 문턱전압 분포가 좁아지고, 문턱전압 분포의 최하위 레벨이 과소거 기준 전압(Vpv0)의 레벨보다 높아진다. 따라서, 이후에 실시되는 MSB 프로그램 루프에서 문턱전압의 상승폭을 줄일 수 있으며, 이에 따라 인접한 워드라인(특히, WLs+1)과 연결된 셀들에 발생되는 간섭 현상을 줄일 수 있다. 과소거 셀들의 문턱전압과 음전위의 과소거 기준 전압(Vpv0)을 비교하는 방법은 도 7에서 설명한 방법과 동일한 방법으로 실시할 수 있다.
한편, 상기에서는 과소거 셀들의 문턱전압들을 모두 과소거 기준 전압(Vpv0)보다 높아지도록 제1 LSB 프로그램 루프를 실시하였으나, 과소거 셀들 중 이후에 실시되는 제2 MSB 프로그램 루프에서 제1 내지 제3 프로그램 레벨들 중 하나의 프로그램 레벨(바람직하게는 가장 낮은 제1 프로그램 레벨)로 높아지는 과소거 셀의 문턱전압만 목표 레벨(Vpv0)보다 선택적으로 높아지도록 제1 LSB 프로그램 루프를 실시할 수도 있다. 이 경우에는 도 6d에서 설명한 바와 같이, 제1 LSB 프로그램 루프를 실시하기 전에 LSB 데이터 뿐만 아니라 MSB 데이터까지 동작 회로(특히, 페이지 버퍼 그룹)로 입력되어야 한다. MSB 데이터가 입력되면, MSB 프로그램 루프에서 소거 레벨로부터 프로그램 레벨로 상승될 과소거 셀만을 선별하여 문턱전압이 상승하도록 페이지 버퍼 그룹이 비트라인의 전압 레벨을 조절할 수 있다. 과소거 셀들의 문턱전압을 선별적으로 상승시키는 경우에는, 도 6d에서와 같이, 제1 LSB 프로그램 루프가 완료된 후에 선택된 워드라인(WLs)과 연결된 셀들의 문턱전압 분포(A,B,C)가 3개로 나누어진다.
단계(S803)에서 선택된 워드라인(WLs)과 일측으로 인접한 워드라인(WLs-1)의 제1 MSB 프로그램 루프를 실시한다. 여기서, 워드라인(WLs-1)은 소스 셀렉트 라인(도 3의 SSL) 방향으로 선택된 워드라인(WLs)과 인접한 워드라인이며, 워드라인(WLs-1)과 연결된 셀들은 이미 LSB 프로그램 루프가 완료된 셀들이다.
단계(S805)에서 선택된 워드라인(WLs)과 타측으로 인접한 워드라인(WLs+1)의 제2 LSB 프로그램 루프를 실시한다. 여기서, 워드라인(WLs+1)은 드레인 셀렉트 라인(도 3의 DSL) 방향으로 선택된 워드라인(WLs)과 인접한 워드라인이다.
단계(S801)에서 설명한 제1 LSB 프로그램 루프와 마찬가지로, 워드라인(WLs+1)과 연결된 셀들 중 과소거 셀들의 문턱전압이 목표 레벨(Vpv0)보다 높아지도록 제2 LSB 프로그램 루프가 실시될 수 있다.
단계(S807)에서 선택된 워드라인(WLs)과 연결된 셀들의 제2 MSB 프로그램 루프를 실시한다. 제2 MSB 프로그램 루프를 실시하기 전에, 제2 MSB 프로그램 루프를 실시하는 동작 회로(특히, 페이지 버퍼 그룹)로 MSB 데이터가 입력된다. 제1 LSB 프로그램 루프를 실시하기 전에 LSB 데이터와 함께 MSB 데이터가 입력된 경우에는, MSB 데이터가 다시 입력될 필요가 없다.
선택된 워드라인(WLs)과 연결된 셀들에 저장되는 MSB 데이터에 따라, 제2 MSB 프로그램 루프에 의해 선택된 워드라인(WLs)에 연결된 셀들의 문턱전압 분포는 4개로 나뉜다. 이로써, 선택된 워드라인(WLs)의 셀들에 LSB 데이터 및 MSB 데이터가 모두 저장된다.
여기서, 문턱전압이 제1 프로그램 레벨(Vpv1)까지 높아지는 셀들은 제1 LSB 프로그램 루프에서 문턱전압이 음전위의 목표 레벨(Vpv0)까지 상승된 상태에서 제2 MSB 프로그램 루프가 실시되기 때문에 문턱전압의 상승폭이 줄어든다. 따라서, 제2 MSB 프로그램 루프가 실시되는 동안 MSB 프로그램 루프까지 완료된 워드라인(WLs-1의 셀들에 발생되는 프로그램 간섭 현성이 줄어들고, 그에 따라 워드라인(WLs-1)과 연결된 셀들의 문턱전압 변화를 최소화할 수 있다.
모든 워드라인에 연결된 셀들의 전체적인 LSB 프로그램 루프와 MSB 프로그램 루프는 화살표 방향의 순서대로 진행된다.
210 : 메모리 어레이 210MB : 메모리 블록
210CB : CAM 블록 ST1~ST2k : 스트링
220 : 제어 회로 230 : 전압 생성 회로
240 : 로우 디코더 250 : 페이지 버퍼 그룹
260 : 열선택 회로 270 : 입출력 회로
280 : 패스/페일 체크 회로

Claims (18)

  1. 선택된 워드라인의 이븐 페이지에 포함된 셀들에 제1 LSB 데이터를 저장하기 위하여 제1 LSB 프로그램 루프를 실시하는 단계;
    상기 선택된 워드라인의 오드 페이지에 저장되는 제2 LSB 데이터에 따라, 상기 오드 페이지에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 상기 과소거 기준 전압보다 높게 상승시키기 위하여 제2 LSB 프로그램 루프를 실시하는 단계;
    상기 제1 LSB 프로그램 루프가 완료된 상기 이븐 페이지의 셀들에 제1 MSB 데이터를 저장하기 위하여 제1 MSB 프로그램 루프를 실시하는 단계; 및
    상기 제2 LSB 프로그램 루프가 완료된 상기 오드 페이지의 셀들에 제2 MSB 데이터를 저장하기 위하여 제2 MSB 프로그램 루프를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서, 상기 제2 LSB 프로그램 루프를 실시하는 단계는,
    상기 선택된 셀들의 문턱전압들이 상기 LSB 검증 전압보다 높아지고, 상기 과소거 셀들의 문턱전압이 상기 과소거 기준 전압보다 높아지도록 LSB 프로그램 동작을 실시하는 단계;
    상기 선택된 셀들의 문턱전압이 상기 LSB 검증 전압보다 높아졌는지를 확인하기 위하여 제1 검증 동작을 실시하는 단계; 및
    상기 과소거 셀들의 문턱전압이 상기 과소거 기준 전압보다 높아졌는지를 확인하기 위하여 제2 검증 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제 2 항에 있어서,
    상기 제2 검증 동작에서 상기 과소거 기준 전압의 절대값에 대응하는 양전압이 상기 과소거 셀들의 벌크에 인가되고, 상기 제1 검증 동작에서 상기 선택된 셀들에 인가되는 전압들보다 상기 절대값만큼 상승시킨 전압들이 상기 과소거 셀들에 인가되는 반도체 메모리 장치의 동작 방법.
  4. 제 1 항에 있어서, 상기 제2 LSB 프로그램 루프를 실시하는 단계에서,
    상기 제2 MSB 프로그램 루프에 의해 문턱전압이 상승되는 과소거 셀의 문턱전압이 상기 과소거 기준 전압보다 높아지는 반도체 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 제2 LSB 프로그램 루프를 실시하기 전에, 상기 LSB 데이터 및 상기 MSB 데이터가 상기 제2 LSB 프로그램 루프를 실시하도록 구성된 동작 회로로 입력되는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  6. 다수의 워드라인들 중 제2 워드라인과 연결된 셀들에 저장되는 LSB 데이터에 따라, 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 상기 과소거 기준 전압보다 높게 상승시키기 위하여 제1 LSB 프로그램 루프를 실시하는 단계;
    상기 제1 LSB 프로그램 루프가 완료된 후, 상기 제2 워드라인과 일측으로 인접한 제1 워드라인에 연결된 셀들의 제1 MSB 프로그램 루프를 실시하는 단계;
    상기 제1 MSB 프로그램 루프가 완료된 후, 상기 제2 워드라인과 타측으로 인접한 제3 워드라인에 연결된 셀들의 제2 LSB 프로그램 루프를 실시하는 단계; 및
    상기 제2 LSB 프로그램 루프가 완료된 후, 상기 제2 워드라인과 연결된 셀들에 MSB 데이터를 저장하기 위하여 상기 제2 워드라인과 연결된 셀들의 제2 MSB 프로그램 루프를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제 6 항에 있어서, 상기 제1 LSB 프로그램 루프를 실시하는 단계는,
    상기 선택된 셀들의 문턱전압들이 상기 LSB 검증 전압보다 높아지고, 상기 과소거 셀들의 문턱전압이 상기 과소거 기준 전압보다 높아지도록 LSB 프로그램 동작을 실시하는 단계;
    상기 선택된 셀들의 문턱전압이 상기 LSB 검증 전압보다 높아졌는지를 확인하기 위하여 제1 검증 동작을 실시하는 단계; 및
    상기 과소거 셀들의 문턱전압이 상기 과소거 기준 전압보다 높아졌는지를 확인하기 위하여 제2 검증 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 제2 검증 동작에서 상기 과소거 기준 전압의 절대값에 대응하는 양전압이 상기 과소거 셀들의 벌크에 인가되고, 상기 제1 검증 동작에서 상기 선택된 셀들에 인가되는 전압들보다 상기 절대값만큼 상승시킨 전압들이 상기 과소거 셀들에 인가되는 반도체 메모리 장치의 동작 방법.
  9. 제 6 항에 있어서, 상기 제1 LSB 프로그램 루프를 실시하는 단계에서,
    상기 제2 MSB 프로그램 루프에 의해 문턱전압이 상승되는 과소거 셀의 문턱전압이 상기 과소거 기준 전압보다 높아지는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 제2 LSB 프로그램 루프를 실시하기 전에, 상기 제2 LSB 프로그램 루프를 실시하도록 구성된 동작 회로로 상기 LSB 데이터 및 상기 MSB 데이터가 입력되는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  11. 워드라인들과 각각 연결된 셀들을 포함하는 메모리 블록;
    선택된 워드라인의 이븐 페이지에 포함된 셀들의 제1 LSB 프로그램 루프와, 오드 페이지에 포함된 셀들의 제2 LSB 프로그램 루프와, 상기 제1 LSB 프로그램 루프가 완료된 셀들의 제1 MSB 프로그램 루프와, 상기 제2 LSB 프로그램 루프가 완료된 셀들의 제2 MSB 프로그램 루프를 수행하도록 구성된 동작 회로; 및
    상기 오드 페이지에 저장되는 LSB 데이터에 따라 상기 오드 페이지에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 상기 과소거 기준 전압보다 높게 상승시키기 위하여 상기 동작 회로의 상기 제2 LSB 프로그램 루프를 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 동작 회로는 상기 제2 LSB 프로그램 루프에서 상기 선택된 셀들의 문턱전압들이 상기 LSB 검증 전압보다 높아지고 상기 과소거 셀들의 문턱전압을 상기 과소거 기준 전압보다 높아지도록 LSB 프로그램 동작을 실시하고, 상기 선택된 셀들의 문턱전압이 상기 LSB 검증 전압보다 높아졌는지를 확인하기 위하여 제1 검증 동작을 실시하고, 상기 과소거 셀들의 문턱전압이 상기 과소거 기준 전압보다 높아졌는지를 확인하기 위하여 제2 검증 동작을 실시하도록 구성된 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 동작 회로는 상기 제2 검증 동작에서 상기 과소거 기준 전압의 절대값에 대응하는 양전압을 상기 과소거 셀들의 벌크로 인가하고, 상기 제1 검증 동작에서 상기 선택된 셀들에 인가되는 전압들보다 상기 절대값만큼 상승시킨 전압들을 상기 과소거 셀들로 인가하도록 구성된 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제어 회로는 외부로부터 입력된 상기 LSB 데이터 및 상기 MSB 데이터를 센싱하여 상기 제2 MSB 프로그램 루프에 의해 문턱전압이 다수의 프로그램 레벨들 중 가장 낮은 프로그램 레벨로 상승될 과소거 셀을 선택하고, 선택된 과소거 셀의 문턱전압이 상기 과소거 기준 전압보다 높아지도록 상기 제2 LSB 프로그램 루프를 실시하도록 상기 동작 회로를 제어하는 반도체 메모리 장치.
  15. 워드라인들과 각각 연결된 셀들을 포함하는 메모리 블록;
    상기 워드라인들 중 제2 워드라인에 연결된 셀들의 제1 LSB 프로그램 루프와, 상기 제2 워드라인과 일측으로 인접한 제1 워드라인에 연결된 셀들의 제1 MSB 프로그램 루프와, 상기 제2 워드라인과 타측으로 인접한 제3 워드라인에 연결된 셀들의 제2 LSB 프로그램 루프와, 상기 제2 워드라인과 연결된 셀들의 제2 MSB 프로그램 루프를 수행하도록 구성된 동작 회로; 및
    상기 제2 워드라인에 연결된 셀들에 저장되는 LSB 데이터에 따라 상기 제2 워드라인에서 선택된 셀들의 문턱전압들을 LSB 검증 전압보다 높게 상승시키고, 음전위의 과소거 기준 전압보다 낮은 과소거 셀들의 문턱전압들을 상기 과소거 기준 전압보다 높게 상승시키기 위하여 상기 동작 회로의 상기 제2 LSB 프로그램 루프를 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제1 LSB 프로그램 루프에서 상기 동작 회로는,
    상기 제2 워드라인의 선택된 셀들의 문턱전압들을 상기 LSB 검증 전압보다 높게 상승시키고 상기 과소거 셀들의 문턱전압을 상기 과소거 기준 전압보다 높게 상승시키기 위한 LSB 프로그램 동작과, 상기 선택된 셀들의 문턱전압이 상기 LSB 검증 전압보다 높아졌는지를 확인하기 위한 제1 검증 동작과, 상기 과소거 셀들의 문턱전압이 상기 과소거 기준 전압보다 높아졌는지를 확인하기 위한 제2 검증 동작을 실시하도록 구성된 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제2 검증 동작에서 상기 동작 회로는 상기 과소거 기준 전압의 절대값에 대응하는 양전압을 상기 과소거 셀들의 벌크에 인가하고, 상기 제1 검증 동작에서 상기 선택된 셀들에 인가되는 전압들보다 상기 절대값만큼 상승시킨 전압들을 상기 과소거 셀들에 인가하도록 구성된 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 제1 LSB 프로그램 루프에서 상기 동작 회로는 상기 제2 프로그램 루프에 의해 문턱전압이 다수의 프로그램 레벨들 중 가장 낮은 프로그램 레벨로 상승될 과소거 셀의 문턱전압을 상기 과소거 기준 전압보다 높게 상승시키는 반도체 메모리 장치.
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