CN102855937B - 半导体存储器件及其操作方法 - Google Patents

半导体存储器件及其操作方法 Download PDF

Info

Publication number
CN102855937B
CN102855937B CN201210214479.XA CN201210214479A CN102855937B CN 102855937 B CN102855937 B CN 102855937B CN 201210214479 A CN201210214479 A CN 201210214479A CN 102855937 B CN102855937 B CN 102855937B
Authority
CN
China
Prior art keywords
memory cell
lsb
erasing
voltage
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210214479.XA
Other languages
English (en)
Other versions
CN102855937A (zh
Inventor
李炯珉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102855937A publication Critical patent/CN102855937A/zh
Application granted granted Critical
Publication of CN102855937B publication Critical patent/CN102855937B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

提供了半导体存储器件及其操作方法。所述操作方法包括：执行第一LSB编程循环，以将第一LSB数据存储在字线的第一存储单元中；执行第二LSB编程循环，以将第二LSB数据存储在所选字线的第二存储单元中，并检测具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元以将所述阈值电压提高至高于所述过擦除参考电压；执行第一MSB编程循环，以将第一MSB数据存储在所述第一存储单元中；以及，执行第二MSB编程循环，以将第二MSB数据存储在所述第二存储单元。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2011年6月27日提交的韩国专利申请案第10-2011-0062183号的优先权，其全部内容通过引用的方式结合在本文中。
技术领域
示例性实施例涉及一种半导体存储器件及其操作方法，尤其涉及一种包括非易失性存储单元的半导体存储器件及其操作方法。
背景技术
随着例如NAND快闪存储器件等非易失性存储器件中的存储单元尺寸的减小，当执行编程操作时，相邻存储单元之间可能更易于出现干扰现象。因此，与被编程的存储单元相邻的存储单元的阈值电压由于该干扰现象而大大偏移。此外，在目标电平中编程的存储单元的阈值电压分布由于该干扰现象而变宽，并且在不同电平中编程的存储单元的阈值电压分布之间的间隔变窄。因此，存储在存储单元中的数据可能不能被适当地读取，例如，可能读出不同的数据。在一个存储单元中存储2比特的数据的多电平单元(下文称为‘MLC’)编程方法中，此现象进一步增大。
若干减小MLC编程操作中的存储单元之间的干扰现象的方法正被提出。下文描述了其中的一种方法。
图1A和1B示出由于半导体存储器件的编程操作而偏移的存储单元的阈值电压的分布。
参照图1A，2比特的数据包括最低有效位(下文称为‘LSB’)数据和最高有效位(下文称为‘MSB’)数据。通过用于存储LSB数据的LSB编程操作和用于存储MSB数据的MSB编程操作将所述2比特的数据存储在存储单元中。首先，当执行LSB编程操作时，来自耦接到所选字线的第一至第四存储单元中的第一单元和第二单元的阈值电压升高。此处，第一单元和第二单元可为将数据‘0’输入其中作为LSB数据的单元。
参照图1B，当执行MSB编程操作时，来自耦接到所选字线的第一至第四存储单元中的第三单元的阈值电压升高到第一电平PV1，第二单元的阈值电压升高到第二电平PV2，并且第一单元的阈值电压升高到第三电平PV3。此处，第三单元和第一单元可为将数据‘0’输入其中作为MSB数据的单元。
因此，取决于LSB编程操作和MSB编程操作所存储的2比特数据，第一至第四存储单元的阈值电压分布在四个不同电平PV0、PV1、PV2和PV3上。
由于在执行MSB编程操作时出现的干扰现象，将维持擦除电平PV0的第四单元的阈值电压分布的最低电平A和最高电平B升高。因为第三单元的阈值电压从擦除电平PV0向第一电平PV1大大偏移，第三单元的阈值电压的升高成为第四单元的阈值电压分布的升高的主要原因。
同时，当第四单元的阈值电压分布的最高电平B由于所述干扰现象而高于0V时，第一单元的阈值电压分布和第四单元的阈值电压分布之间的边距减小。因此，第二单元的阈值电压分布和第三单元的阈值电压分布之间的间隔变窄。因此，用于将第二单元的阈值电压和第三单元的阈值电压彼此区分的感测余量减小。在恶劣情况下，操作中可出现错误。
发明内容
本发明的示例性实施例涉及一种半导体存储器件及其操作方法，其中可最小化在执行编程操作时在相邻存储单元中出现的干扰现象，并且可防止存储单元的阈值电压分布由于该干扰现象而偏移。
根据本发明的一个方面，一种半导体存储器件的操作方法包括：执行第一LSB编程循环，以将第一LSB数据存储在所选字线的第一存储单元中；执行第二LSB编程循环，以将第二LSB数据存储在所选字线的第二存储单元中并检测第二存储单元中的具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元以将所述阈值电压提高到高于所述过擦除参考电压；执行第一MSB编程循环，以将第一MSB数据存储在所述第一存储单元中；并且执行第二MSB编程循环，以将第二MSB数据存储在所述第二存储单元中。
根据本发明的另一方面，一种半导体存储器件的操作方法包括：执行第二LSB编程循环，以将第二LSB数据存储在耦接到多个字线中的第二字线的存储单元中并检测耦接到所述第二字线的所述存储单元中的具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元以将所述阈值电压提高到高于所述过擦除参考电压；执行第一MSB编程循环，以将第一MSB数据存储在耦接到所述多个字线中的与所述第二字线在一侧相邻的第一字线的存储单元中；执行第三LSB编程循环，以将第三LSB数据存储在耦接到与所述第二字线在另一侧相邻的第三字线的存储单元中；以及，执行第二MSB编程循环，以将第二MSB数据存储在耦接到所述第二字线的存储单元中。
根据本发明的一个方面，一种半导体存储器件包括：存储块，其包括耦接到字线的存储单元；操作电路，其被配置成为选自所述字线的字线的偶数页面中所包括的存储单元执行第一LSB编程循环，为所选字线的奇数页面中所包括的存储单元执行第二LSB编程循环，为所述偶数页面的存储单元执行第一MSB编程循环，并且为所述奇数页面的存储单元执行第二MSB编程循环；以及，控制电路，其被配置成控制所述操作电路以检测所述奇数页面的存储单元中的具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元并且在所述第二LSB编程循环中在将LSB数据存储在所述奇数页面的存储单元中的同时将所述阈值电压提高至高于所述过擦除参考电压。
根据本发明的另一方面，一种半导体存储器件包括：存储块，其包括耦接到字线的存储单元；操作电路，其被配置成为耦接到所述字线中的第二字线的存储单元执行第二LSB编程循环，为耦接到与所述第二字线在一侧相邻的第一字线执行第一MSB编程循环，为耦接到与所述第二字线在另一侧相邻的第三字线的存储单元执行第三LSB编程循环，并且为耦接到所述第二字线的存储单元执行第二MSB编程循环；以及控制电路，其被配置成控制所述操作电路以检测耦接到所述第二字线的所述存储单元中的具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元并且在将LSB数据存储在耦接到所述第二字线的存储单元的同时将所述阈值电压提高至高于所述过擦除参考电压。
附图说明
图1A和1B是示出由于半导体存储器件的编程操作而偏移的存储单元的阈值电压的分布的示意图；
图2为框图，示出根据本发明的一个示例性实施例的半导体存储器件的配置；
图3为图2所示的CAM块的电路图；
图4为图2所示的页面缓冲器的电路图；
图5为流程图，示出根据本发明的一个示例性实施例的半导体存储器件的操作方法；
图6A至6D示出根据本发明的所述示例性实施例的通过半导体存储器件的操作方法而偏移的存储单元的阈值电压的分布的示意图；
图7为电路图，示出在根据本发明所述示例性实施例的半导体存储器件的操作方法中的验证操作中供应的电压；
图8为流程图，示出根据本发明的另一个示例性实施例的半导体存储器件的操作方法；以及
图9示出根据本发明的另一个示例性实施例的半导体存储器件的操作方法中的编程操作的顺序。
具体实施方式
下文将参照附图详细描述本发明的一些示例性实施例。提供附图以使本领域的普通技术人员能够根据本发明的示例性实施例构造并使用本发明。
图2为框图，示出根据本发明的一个示例性实施例的半导体存储器件的配置。图3为图2所示的CAM块的电路图。
参照图2，根据本发明示例性实施例的半导体存储器件包括：存储阵列210，其包括多个存储块210MB；操作电路(230、240、250、260、270和280)，其被配置成针对存储单元块210MB之一的所选字线或所选页面中所包括的存储单元执行编程循环和读取循环；以及控制电路220，其被配置成控制操作电路(230，240，250，260，270和280)。编程循环包括编程操作和编程验证操作。具体地，以递增步长脉冲编程(下文称为‘ISPP’)方法执行编程循环。例如，当在编程操作之后的编程验证操作中检测到具有未到达目标电平的阈值电压的存储单元时，可提高编程电压并且随后可再次执行编程操作。当存储单元的的阈值电压到达目标电平时，编程循环完成。
同时，在NAND快闪存储器件的情况下，操作电路包括电压供应电路(230和240)、页面缓冲器组250、列选择器260、输入/输出(I/O)电路270和通过/失败(P/F)检查电路280。
存储阵列210包括所述多个存储块210MB。
参照图3，存储块210MB中的每一个包括耦接在位线BL1至BL2k和公用源线CSL之间的多个串ST1至ST2k。更具体地说，串ST1至ST2k耦接到各自的位线BL1至BL2k，并且共同耦接到公用源线CSL。串ST1至ST2k中的每一个(例如，ST1)包括具有耦接到公用源线CSL的源极的源极选择晶体管SST、多个存储单元C10至C1n以及具有耦接到位线BL1的漏极的漏极选择晶体管DST。存储单元C10至C1n串联耦接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极耦接到源极选择线SSL，存储单元C10至C1n的栅极耦接到各自的字线WL0至WLn，并且漏极选择晶体管DST的栅极耦接到漏极选择线DSL。
在NAND快闪存储器件中，可将存储单元块中所包括的存储单元分成物理页面和逻辑页面。例如，耦接到一个字线(例如，WL0)的存储单元C10至C2k0可形成一个物理页面PAGE0。此外，耦接到字线WL0的奇数编号的存储单元C10、C30至C2k-10可形成一个奇数物理页面，并且耦接到字线WL0的偶数编号的存储单元C20、C40至C2k0可形成一个偶数物理页面。页面(即偶数页面和奇数页面)为编程操作或读取操作的基本单位。
参照图2和3，控制电路220响应于通过I/O电路270从外部接收的命令信号CMD生成用于执行编程循环或读取循环的命令信号CMDi，并且还取决于操作的类型生成用于控制页面缓冲器组250的页面缓冲器PB1至PBk的页缓冲器控制信号PB SIGNALS。稍后将描述用于控制页面缓冲器组250的页面缓冲器PB1至PBk的控制电路220的操作。此外，响应于通过I/O电路270从外部接收的地址信号ADD，控制电路220生成行地址信号RADD和列地址信号CADD。
响应于控制电路220的命令信号CMDi，电压供应电路(230和240)向所选存储块的漏极选择线DSL、字线WL0至WLn和源极选择线SSL供应用于所选存储单元的编程循环或读取循环的操作电压(例如，Vpgm、Vread和Vpass)。电压供应电路包括电压发生器230和行译码器240。
电压发生器230响应于命令信号CMDi向全局线供应用于存储单元的编程循环或读取循环的操作电压。例如，对于编程循环，电压发生器230可向全局线输出将供应给所选页面中所包括的存储单元的编程电压Vpgm和将供应给所选页面中所包括的未选存储单元的通过电压Vpass。对于读取循环，电压发生器230可向全局线输出将供应给所选页面中所包括的存储单元的读取电压Vread和将供应给所选页面中所包括的未选存储单元的通过电压Vpass。
行译码器240响应于行地址信号RADD将全局线与局部线DSL、WL0至WLn和SSL耦接，从而可将电压发生器230的操作电压传送到选自存储阵列210的存储块210MB的局部线DSL、WL0至WLn和SSL。因此，可通过全局字线将电压发生器230的编程电压Vpgm或读取电压Vread供应给耦接到所选页面(例如，ST1)中所包括的所选单元(例如，C10)的局部字线(例如，WL0)。此外，可通过全局字线将电压发生器230的通过电压Vpass供应给耦接到未选单元C11至C1n的局部字线WL1至WLn。因此，通过编程电压Vpgm将数据存储在所选单元C10中，或者通过读取电压Vread读取存储在所选单元C10中的数据。
页面缓冲器组250包括通过位线BL1至BL2k耦接到存储阵列210的所述多个页面缓冲器PB1至PBk。取决于输入数据，页面缓冲器组250的页面缓冲器PB1至PBk选择性地对位线BL1至BL2k预充电，从而响应于控制信号PB SIGNALS将输入数据存储在存储单元C10至C2k0中，或者检测位线BL1至BL2k的电压以从存储单元Ca0至C2k0中读取数据。
例如，在编程循环中，当接收到编程数据(例如，数据‘0’)以将编程数据存储在存储单元中时，相关的页面缓冲器可向耦接到所述存储单元的位线供应编程许可电压(例如，接地电压)。当接收到擦除数据(例如，数据‘1’)以将擦除数据存储在存储单元中时，相关的页面缓冲器可向耦接到所述存储单元的位线供应编程禁止电压(例如，电源电压)。
在读取循环中，页面缓冲器组250对所有的奇数位线BL1至BL2k-1或所有的偶数位线BL2至BL2k预充电。当将读取电压Vread供应给所选页面中所包括的存储单元时，耦接到存储有编程数据的一些存储单元的位线维持预充电状态，而耦接到存储有擦除数据的其余存储单元的位线被放电。页面缓冲器组250检测位线BL1至BL2k-1或BL2至BL2k的电压的变化并且锁存对应于检测结果的存储单元的数据。
可将页面缓冲器PB1至PBk中的每一个耦接到包括偶数位线和奇数位线的一对位线BL1至BL2k，或者可以耦接到位线BL1至BL2k中的每一个。例如，若将耦接到一个字线的存储单元分成偶数页面和奇数页面并且为所述偶数页面和奇数页面执行编程循环或读取循环，则可将页面缓冲器中的每一个耦接到包括偶数位线和奇数位线的一对位线。在另一实例中，若同时执行对耦接到一个字线的所有存储单元的编程循环或读取循环，则可将页面缓冲器耦接到各自的位线。稍后将描述页面缓冲器的详细构造。
页面缓冲器PB1至PBk在编程操作中存储将被存储到存储单元中的数据，在验证操作中存储存储单元的阈值电压和验证电压之间的差值，并且生成P/F检查信号PF[1:k]以检测具有低于目标电平的阈值电压的存储单元。
P/F检查电路280通过检测P/F检查信号PF[1:k]检查是否存在具有低于目标电平的阈值电压的存储单元，并且生成P/F检查信号PF_SIGNALS以取决于检查结果确定是否对控制电路220执行编程循环。作为检查结果，如果未检测到具有低于目标电平的阈值电压的存储单元，则控制电路220向电压供应电路(230和240)输出变化的行地址信号RADD和新的命令信号CMDi以响应于P/F检查信号PF_SIGNALS执行对下一个字线(或下一个页面)的编程循环。然而，作为检查结果，如果检测到具有低于目标电平的阈值电压的存储单元，则控制电路220响应于P/F检查信号PF_SIGNALS提高编程电压Vpgm，并且控制电压供应电路(230和240)和页面缓冲器组250，从而再次执行编程循环。
响应于控制电路220的列地址信号CADD，列选择器260选择页面缓冲器组250的页面缓冲器PB1至PBk。更具体地说，响应于列地址信号CADD，列选择器260把将被存储在存储单元中的数据顺序地传送到页面缓冲器PB1至PBk。此外，响应于列地址信号CADD，列选择器260顺序地选择页面缓冲器PB1至PBk，从而在读取操作中将存储在页面缓冲器PB1至PBk中的存储单元的数据输出到外部。
在编程操作中，I/O电路270在控制电路220的控制下将外部数据DATA传送到列选择器260，从而将外部数据输入页面缓冲器组250并且随后存储在存储单元中。当列选择器260将外部数据顺序地传送到页面缓冲器组250的页面缓冲器PB1至PBk时，页面缓冲器PB1至PB2k锁存接收到的数据。此外，在读取操作中，I/O电路270将通过列选择器260从页面缓冲器PB1至PBk接收的数据DATA输出到外部。
图4为图2所示的页面缓冲器PB1至PBk之一(例如，PB1)的电路图。作为图4中实例，示出耦接到一对偶数位线BLe1和奇数位线BLo1的页面缓冲器PB1。
参照图4，在控制电路120的控制下操作页面缓冲器PB1。可由控制电路120生成稍后将描述的信号PRECHb、TRAN1、RST、SET、PBSENSE、BSELe、BSELo、DISCHe和DISCHo。
页面缓冲器PB1包括位线选择电路(N101、N103、N105和N107)、位线耦接电路N109、预充电电路P101和多个锁存电路。在图4中，为简单起见，仅示出三个第一至第三锁存电路250L1至250L3，但是应理解，锁存电路的数量可改变。
位线选择电路(N101、N103、N105和N107)响应于位线选择信号BSELe或BSELo将选自偶数位线BLe1和奇数位线BLo1的位线耦接到页面缓冲器PB1，并且响应于放电信号DISCHe或DISCHo对未选位线进行预充电或放电。使用从虚拟电压源VIRPWR生成的电压，开关元件N101和N103在编程操作中对未选位线进行预充电，或者在读取操作中对未选位线进行放电。开关元件N105和N107将所选位线耦接到页面缓冲器PB1。
响应于耦接信号PBSENSE，位线耦接电路N109将通过位线选择电路的开关元件N105和N107选择的位线耦接到第一至第三锁存电路250L1至250L3之一。第一至第三锁存电路250L1至250L3并联耦接到位线耦接电路N109。位线耦接电路N109和第一至第三锁存电路250L1至250L3的耦接节点为检测节点SO。
响应于预充电信号PRECHB，预充电电路P101对检测节点SO预充电。
通常，仅激活第一至第三锁存电路250L1至250L3之一。可使用第一锁存电路250L1存储将被存储在存储单元中的LSB数据或从存储单元读出的LSB数据。可使用第二锁存电路250L2存储将被存储在存储单元中的MSB数据或从存储单元读出的MSB数据。在编程操作中，取决于所存储的数据，第一至第三锁存电路250L1和250L2向位线BLe1或BLo1供应编程禁止电压(例如，电源电压)或编程许可电压(例如，接地电压)。
同时，可使用第三锁存电路250L3存储在验证操作中检测到的对应于位线BLe1或BLo1的电压的值。此处，该值确定输出到P/F检查电路280的P/F检查信号PF[1:k]之一。
第一至第三锁存电路250L1至250L3可具有相同的构造，但是也可针对电路设计而具有不同构造。此外，输入信号TRAN1、RST和SET可具有不同的波形。由于将不同波形的信号输入第一至第三锁存电路250L1至250L3，因此仅第一至第三锁存电路250L1至250L3中的一个被激活，或者第一至第三锁存电路250L1至250L3可执行不同的功能，尽管第一至第三锁存电路具有相同的构造。
将第一锁存电路250L1作为一个实例进行描述。第一锁存电路250L1包括：锁存器LAT1，其用于锁存数据；开关元件N111，其被配置成响应于传送信号TRAN1将锁存器LAT1的第一节点QA耦接到检测节点SO；开关元件N113和N115，其耦接到锁存器LAT1的第一和第二节点QA和QB并且响应于设定信号SET和复位信号RST而被操作；以及开关元件N117，其耦接在开关元件N113和N115与接地端子之间并且响应于检测节点SO的电位而被操作。仅供参考，当选择页面缓冲器PB1时，可响应于列地址信号CADD将列选择器260耦接到页面缓冲器PB1的锁存器LAT1的第一和第二节点QA和QB。
图5为流程图，示出根据本发明的一个示例性实施例的半导体存储器件的操作方法。图6A至6D是示出根据本发明所述示例性实施例的通过半导体存储器件的操作方法而偏移的存储单元的阈值电压的分布的示意图。下文将描述一个实例，其中选择图3的存储块210MB并且从图3的字线WL0至WLn中选择字线WL0。
参照图2、3、5和6A，在步骤S601，为字线WL0的奇数页面中所包括的存储单元C10、C30至C2k-10执行第一LSB编程循环。为了执行第一LSB编程循环，首先把将存储在奇数页面的存储单元C10、C30至C2k-10中的LSB数据输入执行第一LSB编程循环的操作电路(具体地，页面缓冲器组250)。
当操作电路执行第一LSB编程循环时，取决于存储在奇数页面的存储单元C10、C30至C2k-10中的LSB数据，存储单元C10、C30至C2k-10中的一些的阈值电压变为高于LSB验证电压。因此，将存储单元C10、C30至C2k-10的阈值电压分成两种分布。例如，其中将数据‘1’存储为LSB数据的存储单元的阈值电压可维持擦除状态，而其中将数据‘0’存储为LSB数据的存储单元的阈值电压可变为高于0V。
第一LSB编程循环包括第一LSB编程操作和第一LSB编程验证操作。
在第一LSB编程操作中，将编程禁止电压(例如，电源电压)供应给耦接到字线WL0的偶数页面中所包括的存储单元C20、C40和C2k0的位线。此外，将编程许可电压(例如，接地电压)供应给耦接到来自奇数页面的存储单元C10、C30和C2k-10中的其中将数据‘0’存储为LSB数据的存储单元的位线，并且将编程禁止电压(例如，电源电压)供应给耦接到来自奇数页面的存储单元C10、C30和C2k-10中的其中存储有数据‘1’的存储单元(即，编程禁止单元)的位线。接着，当将编程电压Vpgm供应给字线WL0时，在偶数页面的存储单元和奇数页面的编程禁止单元中，沟道区的电压升高，因为由于编程禁止电压和编程电压Vpgm导致出现沟道升压现象。因此，偶数页面的存储单元和奇数页面的编程禁止单元的阈值电压不会偏移，因为字线WL0和沟道区之间的电压差值减小。此外，由于将接地电压供应给来自奇数页面的存储单元C10、C30和C2k-10中的其中将存储数据‘0’的存储单元的沟道区，因此存储单元C10、C30和C2k-10的阈值电压由于编程电压Vpgm和接地电压之间的差值而升高。
接着，在第一LSB编程验证操作中，在将数据‘0’存储为LSB数据的存储单元中，检查是否存在具有低于LSB验证电压的阈值电压的存储单元。作为检查结果，如果存在具有低于LSB验证电压的阈值电压的存储单元，则将编程电压Vpgm提高一个步进电压，并且再次执行第一LSB编程操作。在第一编程验证操作中，检查是否存在具有低于LSB验证电压的阈值电压的存储单元。
重复执行包括第一LSB编程操作和第一LSB编程验证操作的第一LSB编程循环，直到将存储数据‘0’的所有存储单元的阈值电压变为高于LSB验证电压。可类似于第一LSB编程循环来执行稍后将描述的所有的编程循环。
参照图2、3、5和6B，在步骤S603中，针对字线WL0的偶数页面中所包括的存储单元C20、C40至C2k0执行第二LSB编程循环。为了执行第二LSB编程循环，首先把将存储在偶数页面的存储单元C20、C40至C2k0中的LSB数据输入执行第二LSB编程循环的操作电路(具体地，页面缓冲器组250)。
当操作电路执行第二LSB编程循环时，取决于存储在偶数页面的存储单元C20、C40至C2k0中的LSB数据，存储单元C20、C40至C2k0中的一些的阈值电压变为高于0V。因此，将存储单元C20、C40至C2k0的阈值电压分成两种分布。例如，将数据‘1’存储为LSB数据的存储单元的阈值电压可维持擦除状态，而将数据‘0’存储为LSB数据的存储单元的阈值电压可变为高于0V。
不同于在第一LSB编程循环中，在第二LSB编程循环中，提高来自属于偶数页面的处于擦除状态的存储单元中的过擦除存储单元的阈值电压以使其高于过擦除参考电压Vpv0，其中所述过擦除存储单元的阈值电压低于呈负电位的过擦除参考电压Vpv0。提高过擦除存储单元的阈值电压以使其高于过擦除参考电压Vpv0的原因在于，在随后执行偶数页面的MSB编程循环的同时最小化奇数页面的存储单元中出现的干扰现象。下文将对此进行详细描述。
在完成偶数页面的第二LSB编程循环之后，连续地执行对奇数页面的第一MSB编程循环和对偶数页面的第二MSB编程循环。由于完成对奇数页面的第一MSB编程循环并执行对偶数页面的第二MSB编程循环，当执行对偶数页面的第二MSB编程循环时，其中已存储包括MSB数据的所有数据的奇数页面中所包括的存储单元的阈值电压由于干扰现象而提高。详细地说，尽管将来自属于偶数页面的处于擦除状态的存储单元中的过擦除存储单元的阈值电压提高到高于0V的编程验证电压(例如，Vpv1)，但是在第二MSB编程循环中，所述奇数页面的存储单元将经受严重的干扰现象。因此，在对奇数页面的第一MSB编程循环之前(即，在完成将数据存储在奇数页面的存储单元中的所有操作之前)，预先将偶数页面中所包括的过擦除存储单元的阈值电压提高到高于过擦除参考电压Vpv0。在这种情况下，在对偶数页面的第二MSB编程循环中，可减小在已完成存储数据操作的奇数页面的存储单元中出现的干扰现象。
因此，具有擦除状态的存储单元的阈值电压的分布可变窄，并且具有擦除状态的存储单元的阈值电压变为高于过擦除参考电压Vpv0。因此，可减少在奇数页面的存储单元C10、C30至C2k-10中出现的干扰现象。
为了提高过擦除存储单元的阈值电压以使其高于呈负电位的过擦除参考电压Vpv0，偶数页面的第二LSB编程循环包括LSB编程操作S603-1、用于检查是否存在具有低于0V的阈值电压或高于0V的LSB验证电压的存储单元的第一编程验证操作(S603-2和S603-3)和用于检查是否存在具有低于过擦除参考电压Vpv0的阈值电压的过擦除存储单元的第二编程验证操作(S603-4和S603-5)。下文将详细描述LSB编程操作、第一编程验证操作和第二编程验证操作。
在步骤S603-1，当首先执行LSB编程操作时，可不检查是否存在过擦除存储单元或哪一个单元为过擦除存储单元。因此，仅提高取决于存储在偶数页面的存储单元中的LSB数据而选择的存储单元的阈值电压。
接着，执行第一编程验证操作(S603-2和S603-3)。首先，在步骤S603-2，对耦接到所选存储单元的位线预充电，并且将高于第一编程验证电压Vpv1但是低于第二编程验证电压Vpv2的LSB验证电压供应给字线WL0。在步骤S603-3，通过检测位线的电压的变化，判断是否存在具有低于LSB验证电压的阈值电压的存储单元。作为步骤S603-3的确定结果，如果确定存在具有低于LSB验证电压的阈值电压的存储单元，则在步骤S603-1再次执行LSB编程操作。在这种情况下，可在编程电压Vpgm提高一个步进电压之后执行LSB编程操作。
接着，执行第二编程验证操作(S603-4和S603-5)。作为步骤S603-3的确定结果，如果确定不存在具有低于LSB验证电压的阈值电压的存储单元，则在步骤S603-4对位线预充电并且将过擦除参考电压Vpv0供应给字线WL0。随后，在步骤S603-5，通过检测位线的电压的变化判断是否存在具有低于过擦除参考电压Vpv0的阈值电压的过擦除存储单元。作为步骤S603-5的确定结果，如果确定存在具有低于过擦除参考电压Vpv0的阈值电压的过擦除存储单元，则在步骤S603-1再次执行LSB编程操作。在这种情况下，执行LSB编程操作以提高具有低于过擦除参考电压Vpv0的阈值电压的过擦除存储单元的阈值电压。
更具体地说，作为步骤S603-5的判断结果，如果确定存在具有低于呈负电位的过擦除参考电压Vpv0的阈值电压的过擦除存储单元，则页面缓冲器组250将编程许可电压(例如，接地电压)供应给耦接到所检测的过擦除存储单元的位线并将编程禁止电压(例如，电源电压)供应给其余的位线。此外，电压供应电路(130和140)将编程电压Vpgm供应给所选页面的存储单元以提高过擦除存储单元的阈值电压。
此处，可根据已知方法执行对偶数页面的LSB编程操作和第一编程验证操作，但是将以不同的方式执行第二编程验证操作，因为将存储单元的阈值电压与仅使用正电压的NAND快闪存储器中的呈负电位的过擦除参考电压进行比较。稍后将描述其详细实例。
图7为电路图，示出在根据本发明示例性实施例的半导体存储器件的操作方法中的验证操作中供应的电压。
参照图7，在LSB编程操作之后，为了检测具有低于呈负电位的过擦除参考电压Vpv0的阈值电压的过擦除存储单元，将接地电压Vsel(例如，0V)供应给所选存储块的存储单元，并且将呈正电位的体电压Vbulk供应给其中形成存储单元的体(bulk)(例如，P阱)。正体电压Vbulk具有对应于具有负电位的过擦除参考电压Vpv0的绝对值的电平。当将呈正电位的体电压Vbulk供应给体时，将升高了呈正电位的体电压Vbulk的通过电压(Vpass+Vbulk)供应给耦接到未选页面中所包括的存储单元的字线，并且还将升高了正电位的体电压Vbulk的预充电电压(Vpre+Vbulk)供应给耦接到未选页面中所包括的存储单元的位线。此外，将各自增加了呈正电位的体电压Vbulk的电压Vdsl+Vbulk、Vssl+Vbulk和Vsl+Vbulk分别供应给选择线DSL和SSL和源线SL。因此，所述体和耦接到所选页面中所包括的存储单元的字线之间的电压差值对应于呈负电位的过擦除参考电压Vpv0。因此，存在将对应于呈负电位的过擦除参考电压Vpv0的呈负电位的验证电压供应给存储单元这一效应。
如果如上所述地供应电压，则供应给耦接到具有低于呈负电位的过擦除参考电压Vpv0的阈值电压的存储单元的位线的预充电电压Vpre+Vbulk被放电，而供应给耦接到具有高于呈负电位的过擦除参考电压Vpv0的阈值电压的存储单元的位线的预充电电压Vpre+Vbulk保持不变。如上所述，通过检测位线的电压的变化，页面缓冲器组250检测出具有低于过擦除参考电压Vpv0的阈值电压的存储单元。
在步骤S603中完成对偶数页面的LSB编程循环之后，将字线WL0的偶数页面中所包括的存储单元C20、C40和C2k0的阈值电压的分布分成低于0V但高于过擦除参考电压Vpv0的擦除状态的存储单元的阈值电压的分布和高于0V的存储单元的阈值电压的分布。
参照图3和5，在步骤S605，对字线WL0的奇数页面中所包括的存储单元C10、C30至C2k-10执行第一MSB编程循环。在第一MSB编程循环中，取决于存储在奇数页面的存储单元C10、C30至C2k-10中的MSB数据，将奇数页面的存储单元C10、C30至C2k-10的阈值电压的分布分类成四种分布。例如，在其中将数据‘1’存储为MSB数据的存储单元中，其中将数据‘1’存储为LSB数据的存储单元的阈值电压可能不会偏移，而其中将数据‘0’存储为LSB数据的存储单元的阈值电压可变为高于第一编程验证电压Vpv1。在其中将数据‘0’存储为MSB数据的存储单元中，其中将数据‘1’存储为LSB数据的存储单元的阈值电压可升高到第二编程验证电压Vpv2，而其中将数据‘0’存储为LSB数据的存储单元的阈值电压可升高到第三编程验证电压Vpv3。
因此，所有LSB数据和MSB数据均存储在奇数页面的存储单元C10、C30至C2k-10中。
参照图2、3和5，在步骤S607，对字线WL0的偶数页面中所包括的存储单元C20、C40至C2k0执行第二MSB编程循环。在第二MSB编程循环之前，将MSB数据输入执行第二MSB编程循环的操作电路(具体地，页面缓冲器组250)。
类似于在第一MSB编程循环中，取决于存储在偶数页面的存储单元C20、C40至C2k0中的MSB数据，将偶数页面中所包括的存储单元C20、C40至C2k0的阈值电压增大到第一至第三编程验证电压Vpv1、Vpv2和Vpv3之一。因此，将偶数页面中所包括的存储单元C20、C40至C2k0的阈值电压的分布分类成四种分布。因此，所有LSB数据和MSB数据均存储在偶数页面的存储单元C20、C40至C2k0中。
在第二MSB编程循环中，由于将已在所述第二LSB编程循环中升高到高于过擦除参考电压Vpv0的偶数页面的存储单元的阈值电压升高到第一编程验证电压Vpv1，阈值电压的增加量减小。因此，在第二MSB编程循环中，在奇数页面的存储单元C10、C30至C2k-10中出现的干扰现象减少。因此，在第二MSB编程循环期间在奇数页面中所包括的存储单元C10、C30至C2k-10的阈值电压的偏移得以最小化。
同时，尽管在图6B中将所有过擦除存储单元的阈值电压升高到高于过擦除参考电压Vpv0，但作为对偶数页面的LSB编程操作的另一示例性实施例，可将来自过擦除存储单元中的以第一编程验证电压Vpv1编程的存储单元的阈值电压升高到高于过擦除参考电压Vpv0。
参照图2、3、5和6D，可执行第二LSB编程循环，从而在过擦除存储单元中，仅具有在第二MSB编程循环中升高到第一至第三编程验证电压Vpv1，Vpv2和Vpv3之一(优选地，第一编程验证电压Vpv1)的阈值电压的过擦除存储单元可以选择性地将阈值电压升高到高于目标电压(即，过擦除参考电压Vpv0)。在这种情况下，在第二LSB编程循环之前，不但把将存储在偶数页面的存储单元C20、C40至C2k0中的LSB数据而且把将存储在偶数页面的存储单元C20、C40至C2k0中的MSB数据输入操作电路(具体地，页面缓冲器组250)。当输入MSB数据时，页面缓冲器组250可选择性地控制耦接到所选过擦除存储单元的位线的电压，其中所述过擦除存储单元的阈值电压在随后的MSB编程循环将从擦除电平升高到编程电平。上述用于选择性地控制位线电压的对页面缓冲器组的操作是已知的，并且将省略其详细描述。
如果如上所述仅提高所选过擦除存储单元的阈值电压，则在完成第二LSB编程循环之后，存储单元C20、C40至C2k0的阈值电压的分布被分成具有擦除状态的存储单元的阈值电压的分布A、将升高到第一编程验证电压的处于擦除状态的存储单元的阈值电压的分布B以及将升高到第二编程验证电压或第三编程验证电压的存储单元的阈值电压的分布C，如图6D所示。
已描述了对偶数页面和奇数页面分别执行编程循环的实例。然而，在一些实施例中，即使在将一个页面缓冲器耦接到一个位线并将LSB数据或MSB数据同时存储在耦接到字线WL0的存储单元时，也可在LSB编程操作中将过擦除存储单元的阈值电压升高到高于负目标电压。下文将对此进行详细描述。
图8为流程图，示出根据本发明的另一示例性实施例的半导体存储器件的操作方法。图9示出根据本发明的另一示例性实施例的半导体存储器件的操作方法中的编程操作的顺序。在图9中，描述了将被选择的字线WLs。
参照图2、6、8和9，在步骤S801，对耦接到字线WLs的存储单元执行第一LSB编程循环。为了执行第一LSB编程循环，把将存储在耦接到字线WLs的存储单元中的LSB数据输入执行第一LSB编程循环的操作电路(具体地，页面缓冲器组250)。
接着，当操作电路执行第一LSB编程循环时，取决于存储在字线WLs的存储单元中的LSB数据，耦接到字线WLs的存储单元中的一些的阈值电压变为高于0V。因此，将存储单元的阈值电压分成两种分布。例如，其中将数据“1”的数据存储为LSB数据的存储单元的阈值电压可能不会偏移，但是其中将数据“0”的数据存储为LSB数据的存储单元的阈值电压可变为高于0V。
此外，如参照图6B所描述，在第一LSB编程循环中，将来自擦除状态的存储单元中的具有低于呈负电位的过擦除参考电压Vpv0的阈值电压的过擦除存储单元的阈值电压升高到高于过擦除参考电压Vpv0。即，为了在对字线WLs的第一LSB编程循环中提高过擦除存储单元的阈值电压以使其高于呈负电位的过擦除参考电压Vpv0，第一LSB编程循环S801包括LSB编程操作S801-1、用于检查是否存在具有低于0V的阈值电压或高于0V的LSB验证电压的存储单元的第一编程验证操作(S801-2和S801-3)和用于检查是否存在具有低于过擦除参考电压Vpv0的阈值电压的过擦除存储单元的第二编程验证操作(S801-4和S804-5)。
可类似于图5的第二LSB编程循环S601执行第一LSB编程循环S801，不同之处在于对耦接到字线WLs的所有存储单元同时执行第一LSB编程循环S801，而不将存储单元分类成偶数页面和奇数页面。
因此，处于擦除状态的存储单元的阈值电压的分布变窄，并且阈值电压的最低电平变为高于过擦除参考电压Vpv0。因此，在随后的MSB编程循环中，存储单元的阈值电压的增量可减小，因此可减少在耦接到与字线WLs相邻的字线(具体来说，WLs+1)的存储单元中出现的干扰现象。可以类似于参照图7所描述的方法来执行将过擦除存储单元的阈值电压与呈负电位的过擦除参考电压Vpv0进行比较的方法。
例如，执行第一LSB编程循环，从而使所有过擦除存储单元的阈值电压变为高于过擦除参考电压Vpv0。然而，在一些实施例中，可执行第一LSB编程循环，使得来自过擦除存储单元中的具有在随后将执行的第二MSB编程循环中升高到第一至第三编程验证电压Vpv1、Vpv1和Vpv3之一(优选地，第一编程验证电压Vpv1)的阈值电压的过擦除存储单元的阈值电压选择性地变为高于目标电压(即，过擦除参考电压Vpv0)。
在这种情况下，如参照图6D所描述，在第一LSB编程循环之前，不但将LSB数据而且将MSB数据输入操作电路(具体地，页面缓冲器组250)。当输入MSB数据时，页面缓冲器组250可控制耦接到所选过擦除存储单元的位线的电压，其中所述过擦除存储单元的阈值电压在MSB编程循环中从擦除电平升高到编程电平。如果所选过擦除存储单元的阈值电压升高，则在完成第一LSB编程循环之后，耦接到字线WLs的存储单元的阈值电压被分类成分布A、B和C，如图6D所示。
在步骤S803，对耦接到与字线WLs在一侧相邻的字线WLs-1的存储单元执行第一MSB编程循环。字线WLs-1与字线WLs在源极选择线SSL的方向(参看图3)上相邻，并且耦接到字线WLs-1的存储单元为已在其上完成LSB编程循环的存储单元。
在步骤S805，对耦接到与字线WLs在另一侧相邻的字线WLs+1的存储单元执行第二LSB编程循环。字线WLs+1与字线WLs在漏极选择线SSL的方向(参看图3)上相邻。
类似于在步骤S801中所描述的第一LSB编程循环中，执行第二LSB编程循环，从而使来自耦接到字线WLs+1的存储单元中的过擦除存储单元的阈值电压变为高于过擦除参考电压Vpv0。
在步骤S807中，对耦接到字线WLs的存储单元执行第二MSB编程循环。在第二MSB编程循环之前，将MSB数据输入执行第二MSB编程循环的操作电路(具体地，页面缓冲器组250)。若在第一LSB编程循环之前已与LSB数据一起输入了MSB数据，则无需再次输入MSB数据。
由于第二MSB编程循环，取决于存储在耦接到字线WLs的存储单元中的MSB数据，将耦接到字线WLs的存储单元的阈值电压分类成四种分布。因此，所有LSB数据和MSB数据被存储在耦接到字线WLs的存储单元中。
此处，以第一编程验证电压Vpv1编程的存储单元的阈值电压的增量减小，因为以其中存储单元的阈值电压已在第一LSB编程循环中升高到高于呈负电位的过擦除参考电压Vpv0的状态执行第二MSB编程循环。因此，在第二MSB编程循环中，可减少已在其上执行MSB编程循环的字线WLs-1的存储单元中出现的干扰现象。因此，在第二MSB编程循环中，可最小化耦接到字线WLs-1的存储单元的阈值电压的偏移。
以箭头的顺序执行对耦接到所有字线的存储单元的LSB编程循环和MSB编程循环。
根据本发明，可最小化在编程操作中在相邻存储单元中出现的干扰现象。因此，可抑制由于干扰现象所引起的存储单元的阈值电压的偏移，并且可提高操作的可靠性。
此外，可提高操作的可靠性，而不增加编程操作所花费的时间。

Claims (16)

1.一种半导体存储器件的操作方法，包括：
执行第一最低有效位LSB编程循环，以将第一LSB数据存储在所选字线的第一存储单元中；
执行第二LSB编程循环，以将第二LSB数据存储在所选字线的第二存储单元中，并将第二存储单元中的低于呈负电位的过擦除参考电压的过擦除存储单元的阈值电压提高至高于所述过擦除参考电压；
执行第一最高有效位MSB编程循环，以将第一MSB数据存储在所述第一存储单元中；以及
执行第二MSB编程循环，以将第二MSB数据存储在所述第二存储单元中，
其中，所述执行第二LSB编程循环包括：
执行LSB编程操作，以将选自所述第二存储单元的存储单元的阈值电压提高至高于LSB验证电压并将所述过擦除存储单元的阈值电压提高至高于所述过擦除参考电压；
执行第一编程验证操作，以检查所选存储单元的阈值电压是否高于所述LSB验证电压；以及
执行第二编程验证操作，以检查所述过擦除存储单元的阈值电压是否高于所述过擦除参考电压，以及
其中，在所述第二编程验证操作的执行中：
将对应于所述过擦除参考电压的绝对值的正电压供应给一组过擦除存储单元；以及
将比在所述第一编程验证操作中供应给所选存储单元的电压高出所述绝对值的电压供应给所述过擦除存储单元。
2.如权利要求1所述的操作方法，其中，取决于存储在所述第一存储单元和第二存储单元中的所述LSB数据和MSB数据，将所述第一存储单元和第二存储单元的阈值电压分别提高至高于LSB验证电压和MSB验证电压。
3.如权利要求1所述的操作方法，其中，在所述第二LSB编程循环的执行中，将具有通过所述第二MSB编程循环而提高了的所述阈值电压的所述过擦除存储单元的阈值电压提高至高于所述过擦除参考电压。
4.如权利要求3所述的操作方法，进一步包括：在执行所述第二LSB编程循环之前，输入用于所述第二LSB编程循环的所述第二LSB数据和所述第二MSB数据。
5.一种半导体存储器件的操作方法，包括：
执行第二最低有效位LSB编程循环，以将第二LSB数据存储在耦接到多个字线中的第二字线的存储单元中，并将耦接到所述第二字线的所述存储单元中的低于呈负电位的过擦除参考电压的过擦除存储单元的阈值电压提高至高于所述过擦除参考电压；
执行第一最高有效位MSB编程循环，以将第一MSB数据存储在耦接到所述多个字线中的与所述第二字线在一侧相邻的第一字线的存储单元中；
执行第三LSB编程循环，以将第三LSB数据存储在耦接到与所述第二字线在另一侧相邻的第三字线的存储单元中；以及
执行第二MSB编程循环，以将第二MSB数据存储在耦接到所述第二字线的存储单元中。
6.如权利要求5所述的操作方法，其中，响应于所述第二LSB数据，将耦接到所述第二字线的所述存储单元中的所选存储单元的阈值电压提高至高于LSB验证电压。
7.如权利要求6所述的操作方法，其中，所述执行第二LSB编程循环包括：
执行LSB编程操作，以将所选存储单元的阈值电压提高至高于所述LSB验证电压并将所述过擦除存储单元的阈值电压提高至高于所述过擦除参考电压；
执行第一编程验证操作，以检查所选存储单元的阈值电压是否高于所述LSB验证电压；以及
执行第二编程验证操作，以检查所述过擦除存储单元的阈值电压是否高于所述过擦除参考电压。
8.如权利要求7所述的操作方法，其中，在所述第二编程验证操作的执行中：
将对应于所述过擦除参考电压的绝对值的正电压供应给一组过擦除存储单元；以及将比在所述第一编程验证操作中供应给所选存储单元的电压高出所述绝对值的电压供应给所述过擦除存储单元。
9.如权利要求5所述的操作方法，其中，在所述第二LSB编程循环的执行中，将具有通过所述第二MSB编程循环来提高的所述阈值电压的所述过擦除存储单元的阈值电压提高至高于所述过擦除参考电压。
10.如权利要求9所述的操作方法，进一步包括：在执行所述第二LSB编程循环之前，输入用于所述第二LSB编程循环的所述第二LSB数据和MSB数据。
11.一种半导体存储器件，包括：
存储块，其包括耦接到字线的存储单元；
操作电路，其被配置成针对选自所述字线的字线的偶数页面中所包括的存储单元执行第一最低有效位LSB编程循环，针对所选字线的奇数页面中所包括的存储单元执行第二LSB编程循环，针对所述偶数页面的存储单元执行第一最高有效位MSB编程循环，并且针对所述奇数页面的存储单元执行第二MSB编程循环；以及
控制电路，其被配置成控制所述操作电路以检测所述奇数页面的存储单元中的具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元，并且在所述第二LSB编程循环中将LSB数据存储在所述奇数页面的存储单元中的同时将所述阈值电压提高至高于所述过擦除参考电压，
其中，在所述第二LSB编程循环中，所述操作电路执行LSB编程操作以将选自所述奇数页面的存储单元中的存储单元的阈值电压提高至高于LSB验证电压并将所述过擦除存储单元的阈值电压提高至高于所述过擦除参考电压，执行第一编程验证操作以检查所选存储单元的阈值电压是否高于所述LSB验证电压，并且执行第二编程验证操作以检查所述过擦除存储单元的阈值电压是否高于所述过擦除参考电压，以及
其中，在所述第二编程验证操作中，所述操作电路将对应于所述过擦除参考电压的绝对值的正电压供应给一组过擦除存储单元并且将比在所述第一编程验证操作中供应给所选存储单元的电压高出所述绝对值的电压供应给所述过擦除存储单元。
12.如权利要求11所述的半导体存储器件，其中，在所述第二LSB编程循环中，所述操作电路响应于所述LSB数据和MSB数据检测具有通过所述第二MSB编程循环提高到多个编程电平中的最低编程电平的阈值电压的过擦除存储单元，并且将所检测到的过擦除存储单元的阈值电压提高至高于所述过擦除参考电压。
13.一种半导体存储器件，包括：
存储块，其包括耦接到字线的存储单元；
操作电路，其被配置成针对耦接到所述字线中的第二字线的存储单元执行第二最低有效位LSB编程循环，针对耦接到与所述第二字线在一侧相邻的第一字线的存储单元执行第一最高有效位MSB编程循环，针对耦接到与所述第二字线在另一侧相邻的第三字线的存储单元执行第三LSB编程循环，并且针对耦接到所述第二字线的存储单元执行第二MSB编程循环；以及
控制电路，其被配置成控制所述操作电路以检测耦接到所述第二字线的所述存储单元中的具有低于呈负电位的过擦除参考电压的阈值电压的过擦除存储单元，并且在将LSB数据存储在耦接到所述第二字线的存储单元的同时将所述阈值电压提高至高于所述过擦除参考电压。
14.如权利要求13所述的半导体存储器件，其中，在所述第二LSB编程循环中，所述操作电路执行LSB编程操作以将选自耦接到所述第二字线的存储单元中的存储单元的阈值电压提高至高于LSB验证电压并将所述过擦除存储单元的阈值电压提高至高于所述过擦除参考电压；执行第一编程验证操作以检查所选存储单元的阈值电压是否高于所述LSB验证电压；并且执行第二编程验证操作以检查所述过擦除存储单元的阈值电压是否高于所述过擦除参考电压。
15.如权利要求14所述的半导体存储器件，其中，在所述第二编程验证操作中，所述操作电路将对应于所述过擦除参考电压的绝对值的正电压供应给一组过擦除存储单元，并且将比在所述第一编程验证操作中供应给所选存储单元的电压高出所述绝对值的电压供应给所述过擦除存储单元。
16.如权利要求13所述的半导体存储器件，其中，在所述第二LSB编程循环中，所述操作电路检测具有通过所述第二MSB编程循环提高到多个编程电平中的最低编程电平的所述阈值电压的过擦除存储单元，并且将所检测到的过擦除存储单元的阈值电压提高至高于所述过擦除参考电压。
CN201210214479.XA 2011-06-27 2012-06-27 半导体存储器件及其操作方法 Active CN102855937B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0062183 2011-06-27
KR1020110062183A KR20130001442A (ko) 2011-06-27 2011-06-27 반도체 메모리 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
CN102855937A CN102855937A (zh) 2013-01-02
CN102855937B true CN102855937B (zh) 2017-05-03

Family

ID=47361731

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210214479.XA Active CN102855937B (zh) 2011-06-27 2012-06-27 半导体存储器件及其操作方法

Country Status (3)

Country Link
US (1) US8804433B2 (zh)
KR (1) KR20130001442A (zh)
CN (1) CN102855937B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8897072B2 (en) * 2012-10-11 2014-11-25 Micron Technology, Inc. Sensing data stored in memory
KR102083450B1 (ko) * 2012-12-05 2020-03-02 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 동작 방법
KR102127105B1 (ko) 2013-11-11 2020-06-29 삼성전자 주식회사 비휘발성 메모리 장치의 구동 방법
CN104464789B (zh) * 2014-12-30 2018-02-16 上海华虹宏力半导体制造有限公司 存储器系统
KR20160127525A (ko) * 2015-04-27 2016-11-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN105575431B (zh) * 2016-02-07 2019-10-29 中国科学院微电子研究所 三维存储器件的擦除方法
US9704594B1 (en) * 2016-02-18 2017-07-11 Western Digital Technolgies, Inc. Inter-cell interference reduction in flash memory devices
CN108665932A (zh) * 2017-04-01 2018-10-16 北京兆易创新科技股份有限公司 一种nand闪存的编程方法和装置
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN109872756A (zh) * 2017-12-01 2019-06-11 北京兆易创新科技股份有限公司 一种存储器擦除方法及装置
KR102442337B1 (ko) * 2018-05-14 2022-09-13 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
CN117980993A (zh) * 2021-11-30 2024-05-03 华为技术有限公司 铁电存储器、数据读取方法及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154450A (zh) * 2006-09-29 2008-04-02 海力士半导体有限公司 对nand闪存器件进行编程的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875979B1 (ko) * 2007-04-19 2008-12-24 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 엘에스비 읽기 방법
KR100877104B1 (ko) * 2007-06-26 2009-01-07 주식회사 하이닉스반도체 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법
KR20100106761A (ko) 2009-03-24 2010-10-04 주식회사 하이닉스반도체 플래시 소자의 프로그램 동작 방법
KR20120059035A (ko) * 2010-11-30 2012-06-08 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
KR101145463B1 (ko) 2010-12-30 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154450A (zh) * 2006-09-29 2008-04-02 海力士半导体有限公司 对nand闪存器件进行编程的方法

Also Published As

Publication number Publication date
US20120327718A1 (en) 2012-12-27
CN102855937A (zh) 2013-01-02
KR20130001442A (ko) 2013-01-04
US8804433B2 (en) 2014-08-12

Similar Documents

Publication Publication Date Title
CN102855937B (zh) 半导体存储器件及其操作方法
JP6420504B2 (ja) メモリデバイスにおける異なるセンスノード電圧を使用するベリファイ動作
CN101783174B (zh) 非易失性存储设备及其操作方法
CN102906820B (zh) 用同步耦合编程非易失性存储器
CN101488367B (zh) 用于验证非易失性存储装置的编程的方法
CN102099867B (zh) 非易失性存储器的擦除-验证处理
CN102187399B (zh) 使用字线耦合的用于存储器的多趟次编程
CN103177760B (zh) 半导体存储器件及其操作方法
CN101789264B (zh) 操作非易失性存储器的方法
US7561474B2 (en) Program verifying method and programming method of flash memory device
US8363471B2 (en) Nonvolatile memory device and method of programming the same
US20130176783A1 (en) Nonvolatile semiconductor memory device and write-in method thereof
CN103177766B (zh) 半导体存储器件及其操作方法
KR20130034533A (ko) 반도체 메모리 장치 및 이의 동작 방법
US20060291289A1 (en) Non-volatile memory device having page buffer for verifying pre-erase
CN101006519A (zh) 非易失性存储器的可变编程
CN102985976A (zh) 包括减小其他存储单元的影响的对非易失性存储器的编程
CN109599140A (zh) 用于存储设备的状态相关的感测电路和预充电操作
CN103177764A (zh) 半导体存储器件及其操作方法
KR20130072668A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20120127930A (ko) 반도체 장치 및 이의 동작 방법
US8830763B2 (en) Semiconductor device and operating method thereof
CN101266839B (zh) 检测伪编程单元的方法和使用其对伪编程单元编程的方法
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
US7515476B2 (en) Non-volatile memory device and data read method and program verify method of non-volatile memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant