CN103177766B - 半导体存储器件及其操作方法 - Google Patents

Abstract

本发明公开了一种半导体存储器件及其操作方法，在所述半导体存储器件及其操作方法中，包括存储器单元的存储器块划分成存储器组。在编程操作期间，施加到与每个存储器组中所包括的存储器单元相耦接的位线的位线电压的电平根据行译码器与每个存储器组之间的距离而改变。可以改善半导体存储器件中的存储器单元的阈值电压分布特性而不使编程性能恶化。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2011年12月20日提交的申请号为10-2011-0138203的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体存储器件及其操作方法，更具体而言，涉及一种能够改善存储器单元的阈值电压分布特性的半导体存储器件及其操作方法。

背景技术

近来，与一个字线连接的存储器单元的数目根据半导体存储器件（诸如快闪存储器件）的可靠性增强而有所增加。字线的长度和负载随着存储器单元的数目的增加而增加。

行译码器可以在编程操作期间将电压供应给字线。然而，随着字线的负载增加，施加到靠近行译码器的存储器单元的控制栅的编程电压电平与施加到远离行译码器的另一存储器单元的控制栅的编程电压电平不同。

此外，由于这种不同的编程电压电平，靠近行译码器的存储器单元的阈值电压的增加电平与远离行译码器的存储器单元的阈值电压的增加电平不同。因此，存储器单元的阈值电压分布变宽。

阈值电压的宽分布可使编程性能恶化，这是因为在将额外的编程脉冲施加到字线以使远离行译码器的存储器单元的阈值电压增加时用于编程操作所需的时间变长。需要一种改善存储器单元的阈值电压分布而不使编程操作性能恶化的方法。

发明内容

本发明的示例性实施例涉及一种半导体存储器件及其操作方法，所述半导体存储器件在编程操作期间根据行译码器与存储器单元之间的距离而将具有不同电平的电压施加到与存储器单元相耦接的位线，从而增强存储器单元的阈值电压分布特性而不使编程性能恶化。

根据本发明的第一实施例的半导体存储器件包括：存储器块，所述存储器块具有存储器组，每个存储器组包括与字线耦接的单元串；行译码器，所述行译码器被配置成在编程操作期间将编程电压施加到选中的字线；以及位线电压供应电路，所述位线电压供应电路被配置成将位线电压施加到与耦接至选中的字线的存储器单元之中的根据输入数据而确定的编程目标单元相耦接的位线，其中，位线电压的电平根据行译码器与包括编程目标单元的存储器组之间的距离而改变。

根据本发明的第二实施例的半导体存储器件包括：存储器块，所述存储器块具有存储器组，每个存储器组包括与字线耦接的单元串；行译码器，所述行译码器被配置成在编程操作期间将编程电压施加到字线之中的选中的字线；页缓冲器组，所述页缓冲器组包括页缓冲器，所述页缓冲器用于将参考电压施加到与耦接至选中的字线的存储器单元之中的根据输入数据而确定的编程目标单元相耦接的位线；以及参考电压供应电路，所述参考电压供应电路被配置成将参考电压提供给与存储器组相对应的页缓冲器组，其中，参考电压的电平根据行译码器与包括编程目标单元的存储器组之间的距离而改变。

根据本发明的一个实施例的操作半导体存储器件的方法包括以下步骤：将第一电压施加到与第一存储器组中的耦接至选中的字线的第一存储器单元之中的编程目标单元相耦接的位线；将与第一电压不同的第二电压施加到与第二存储器组中的耦接至选中的字线的第二存储器单元之中的另一编程目标单元相耦接的位线；通过将编程电压提供给选中的字线并且将通过电压施加到其他的字线来执行将数据储存在第一存储器单元和第二存储器单元中的编程操作。

在本发明的半导体存储器件及其操作方法中，包括存储器单元的存储器块划分成多个存储器组。在编程操作中，施加到与每个存储器组中所包括的存储器单元电耦接的位线的位线电压根据行译码器与每个存储器组之间的距离而改变。结果，存储器单元的阈值电压分布可以更窄而不使编程的性能恶化。

附图说明

通过结合附图参考以下的详细描述，本发明的上述和其它的特点和优点将变得更显而易见，其中：

图1是说明根据本发明的一个示例性实施例的半导体存储器件的电路的示图；

图2是说明图1的存储器组的电路的示图；

图3是说明图1的页缓冲器组中的页缓冲器的示图；

图4和图5是说明根据本发明的一个示例性实施例的半导体存储器件的操作的流程图；以及

图6是说明在根据本发明的半导体存储器件的操作方法来执行编程操作时存储器单元的阈值电压分布，以及在根据现有半导体存储器件的操作方法来执行编程操作时存储器单元的阈值电压分布的示图。

具体实施方式

在下文中，将参照附图更详细地解释本发明的优选实施例。虽然参照本发明的一些说明性的实施例来描述实施例，但是应当理解的是，本领域技术人员可以设计出的若干其他的变型和实施例将落入本公开原理的主旨和范围内。

将理解的是，当一个元件被提及与另一个元件“连接”或“耦接”时，其可以是直接与所述另一个元件连接或耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”或“直接耦接”时，则不存在中间元件。应当以相同的方式来解释用于描述元件之间的关系的其他用语（即，“在…之间”相对于“直接在…之间”，“相邻”相对于“直接相邻”等）。

本文使用的术语仅出于描述特定实施例的目的，而不意在对本发明进行限定。如本文所使用的，单数形式“一”也意在包括复数形式，除非上下文明确另有所指。还将理解的是，术语“包括”在本文中使用时表示存在所列举的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或更多个其他的特征、整体、步骤、操作、元件、组件和/或它们的组。

图1说明根据本发明的一个示例性实施例的半导体存储器件的电路。图2说明图1的存储器组的电路。

半导体存储器件包括：存储器阵列110，所述存储器阵列110具有存储器块110MB，所述存储器块110MB被划分成多个存储器组MG1至MGk；操作电路130、140、150、160、170以及180，所述操作电路130、140、150、160、170以及180用于对存储器块110MB的选中的页中的存储器单元执行编程操作；以及控制电路，所述控制电路用于控制操作电路130、140、150、160、170以及180。在半导体存储器件是NAND快闪存储器件的情况下，操作电路可以包括电压供应电路、页缓冲器组150、列选择电路160、输入/输出电路170以及参考电压供应电路180。

存储器阵列110包括存储器块110MB。每个存储器块划分成多个存储器组MG1至MGk。

在图2中，存储器组MG1包括连接在位线BL1至BLm与公共源极线CSL之间的存储串ST1至STm。即，存储串ST1至STm分别与位线BL1至BLm连接，并且与公共源极线CSL共同地连接。存储串ST1至STm中的每个具有与公共源极线CSL连接的源极选择晶体管SST、存储器单元C01至Cn1、以及漏极与位线BL1连接的漏极选择晶体管DST。存储器单元C01至Cn1串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST的栅极与源极选择线SSL连接。存储器单元C01至Cn1的栅极分别与字线WL0至WLn连接。漏极选择晶体管DST的栅极与漏极选择线DSL连接。

NAND快闪存储器件的存储器块中所包括的存储器单元可以划分成物理页或逻辑页。例如，与一个字线（例如WL0）连接的存储器单元可以形成物理页PAGE0。与一个字线（例如WL0）连接的以偶数排序的存储器单元可以形成一个偶数物理页，而以奇数排序的存储器单元可以形成一个奇数物理页。所述页（偶数页或奇数页）是用于编程操作或读取操作的单位。在下文中，假设与一个字线连接的存储器单元构成一个逻辑页。

参见图1和图2，控制电路120响应于经由输入/输出电路170而从外部输入的命令信号CMD来输出用于执行编程操作的内部命令信号CMDi。此外，控制电路120根据操作来输出用于控制页缓冲器组150（PB1至PBk）的PB控制信号PB_SIGNALS。以下将描述控制电路120的用于控制页缓冲器PB1至PBk的操作。控制电路120响应于经由输入/输出电路170而从外部输入的地址信号ADD来输出行地址信号RADD和列地址信号CADD。

电压供应电路响应于控制电路120的内部命令信号CMDi而将用于存储器单元的编程操作所需的操作电压（例如Vpgm和Vpass）提供给包括漏极选择线DSL、字线WL0至WLn以及源极选择线SSL的局部线。在本文中，电压供应电路包括电压发生电路130和行译码器140。

电压发生电路130响应于控制电路120的内部命令信号CMDi而将用于存储器单元的编程操作所需的操作电压（例如，Vpgm和Vpass）输出到全局线。在编程操作期间，电压发生电路130将编程电压Vpgm和通过电压Vpass输出到全局线中。在本文中，编程电压Vpgm施加到选中的页中的存储器单元，而通过电压Vpass施加到未选中的页中的存储器单元。

行译码器140将全局线与局部线DSL、WL0至WLn以及SSL连接，使得响应于控制电路120的行地址信号RADD而将从电压发生电路130输出的操作电压传送到存储器阵列110中的存储器块110MB的选中的局部线DSL、WL0至WLn以及SSL。结果，经由全局字线将编程电压Vpgm从电压发生电路130施加到与选中的存储器单元（例如，C01）连接的局部线（例如WL0）。经由全局字线将通过电压Vpass从电压发生电路130提供给与未选中的存储器单元C11至Cn1连接的局部字线（例如，WL1至WLn）。因此，选中的存储器单元C01中的数据通过编程电压Vpgm而被储存。

页缓冲器组PB1至PBk经由位线组BL1至BLk而与存储器组MG1至MGk中的每个连接。页缓冲器组PB1至PBk中的每个包括多个页缓冲器。每个页缓冲器响应于PB控制信号PB_SIGNALS而根据用于在存储器单元C01至C0m中储存数据所输入的数据来选择性地对位线BL1至BLm预充电。或者，每个页缓冲器感测位线BL1至BLm的电压以从存储器单元C01至C0m读取数据。

页缓冲器的构成将在后面描述。

列选择电路160响应于从控制电路120输出的列地址信号CADD来选择页缓冲器组PB1至PBk中所包括的页缓冲器。即，列选择电路160响应于列地址信号CADD而将要储存在存储器单元中的数据顺序地传送到页缓冲器。

输入/输出电路170根据控制电路120的控制而将数据传送到列选择电路160，以在编程操作中将用于在存储器单元中储存数据而从外部输入的数据输入到页缓冲器组PB1至PBk。在列选择电路160根据上述方法将从输入/输出电路170提供的数据传送到页缓冲器组PB1至PBk中的页缓冲器的情况下，页缓冲器将传送的数据储存在内部锁存电路中。

参考电压供应电路180响应于控制电路120的控制信号CS而将具有不同幅度的参考电压Vref1至Vrefk提供给页缓冲器组PB1至PBk中的每个。参考电压供应电路180可以根据存储器组与行译码器140之间的距离短而将具有更高幅度的参考电压提供给与相对应的存储器组连接的页缓冲器组。即，参考电压供应电路180可以将具有最高幅度的第一参考电压Vref1提供给第一页缓冲器组PB1。参考电压供应电路180可以将具有最小幅度的第k参考电压Vrefk施加到第k页缓冲器组PBk。在本发明的另一个实施例中，参考电压供应电路180可以将第k参考电压Vrefk设定成用于将位线放电的电压，例如0V。参考电压供应电路180可以将设定的第k参考电压Vrefk提供给第k页缓冲器组PBk。参考电压供应电路180可以将具有最高电压的第一参考电压Vref1通过增加参考电压的方式逐步地施加到第一页缓冲器组PB1。例如，在存储器块划分成四个存储器组的情况下，这四个存储器组可以根据与行译码器140的相对应的距离而被定义为第一至第四存储器组。这里，参考电压供应电路180可以将位线放电电压（例如，0V）作为第四参考电压施加到与第四存储器组连接的第四页缓冲器组。参考电压供应电路180可以将0.1V的电压作为第三参考电压提供给与第三存储器组连接的第三页缓冲器组。参考电路供应电路180可以将0.15V的电压作为第二参考电压施加到与第二存储器组连接的第二页缓冲器组。参考电压供应电路180可以将0.2V的电压作为第一参考电压提供给与第一存储器组连接的第一页缓冲器组。在本发明的另一个实施例中，参考电压供应电路180可以在将相对应的参考电压施加到每个页缓冲器组时将负电压而不是将正电压施加到每个页缓冲器组。行译码器140与相对应的存储器组之间的距离越短，则施加到与相对应的存储器组连接的页缓冲器组的负电压的绝对值越小。以上实施例参照行译码器140来描述操作。然而，本发明不限定于行译码器140，而是可以使用能够在编程操作中将编程电压施加到选中的字线的每一种元件。此外，在以上实施例中，行译码器140位于存储器块的侧面，但是行译码器140也可以位于存储器阵列的中央处。在这种情况下，存储器阵列实施为具有围绕行译码器140的镜像结构。

图3是说明图1的页缓冲器组中的页缓冲器的示图。

在图3中，页缓冲器根据控制电路（图1中的120）来操作。可以从控制电路输出信号PRECHb、TRANM、TRANM_N、MRST、MSET、TRANTOT、TRANT、TRANTOF、TRANF以及PBSENSE，以下将描述这些信号。

页缓冲器包括位线连接电路N209、预充电电路P201、以及锁存电路LC1、LC2和DNL。

位线连接电路N209响应于连接信号PBSENSE而将位线BL与锁存电路LC1、LC2以及DNL中的一个连接。锁存电路LC1、LC2以及DNL并联地连接到位线连接电路N209。位线连接电路N209与锁存电路LC1、LC2以及DNL之间的节点是感测节点SO。

预充电电路P201响应于预充电信号PRECHb而将感测节点SO预充电。

锁存电路LC1、LC2以及DNL的数目可以根据设计来修改。假设锁存电路包括两个锁存电路LC1和LC2以及动态锁存器DNL。第一锁存电路LC1可以暂时储存从列选择电路160输入的数据，并将储存的数据传送到第二锁存电路LC2。或者，第一锁存电路LC1暂时储存根据读取操作而从存储器单元读取的数据，并将储存的数据输出到列选择电路160。第二锁存电路LC2可以在编程操作执行时根据从第一锁存电路LC1传送的数据而将编程禁止电压或编程允许电压施加到位线。第二锁存电路LC2可以在读取操作中响应于位线的电压而暂时储存存储器单元中的数据。第二锁存电路LC2可以将储存的数据传送到第一锁存电路LC1。

锁存电路包括开关元件和锁存器。将通过第二锁存电路LC2和动态锁存器DNL来描述锁存电路的构成。

锁存电路LC2包括锁存器LAT2、开关元件N213、开关元件N211、开关元件N217和N215、以及开关元件N219。锁存器LAT2用于锁存数据。开关元件N213响应于传输信号TRANM而将锁存器LAT2的第一节点QA[2]与感测节点SO连接。开关元件N211响应于反相传输信号TRANM_N而将锁存器LAT2的第二节点QB[2]与感测节点SO连接。与第一节点（非反相端子，QA[2]）和第二节点（反相端子，QB[2]）中的每个连接的开关元件N217和N215用于响应于设定信号MSET和复位信号MRST来操作。连接在开关元件N217和N215与接地端子之间的开关元件N219用于根据感测节点SO的电压来操作。

在具有不同波形的信号输入到锁存电路LC1的情况下，仅一个锁存电路可以被激活，或者即使锁存电路LC1具有与锁存电路LC2相同的构造，锁存电路LC1也可以具有与锁存电路LC2不同的功能。

动态锁存器DNL包括用于储存数据的第一锁存器DLAT1和DALT2，以及用于将储存在锁存器中的数据传送到感测节点SO的第一锁存数据传输电路TR1和第二锁存数据传输电路TR2。第一锁存器DLAT1和第二锁存器DLAT2共同地连接到第二锁存电路LC2中所包括的锁存器LAT2的第一节点QA[2]。第一锁存器DLAT1和第二锁存器DLAT2包括用于将第一节点QA[2]的数据传送到锁存节点QT和QF的开关元件N223和N233。开关元件N223和N233响应于第一锁存输入信号TRANTOT和第二锁存输入信号TRANTOF而操作。第一锁存器DLAT1和第二锁存器DLAT2包括根据锁存节点QT和QF的电位来操作的开关元件N225和N235。开关元件N225的一个端子与参考电压端子连接。在锁存节点QT的电位具有高电平的情况下，传送参考电压Vref。开关元件N225和N235中的一个与接地端子连接。因此，当锁存节点QF的电位具有低电平时，保持浮置状态。当锁存节点QF的电位具有高电平时，具有低电平的电位传送到第二锁存数据传输电路TR2。第一锁存数据传输电路TR1和第二锁存数据传输电路TR2响应于第一锁存数据传输信号TRANT和第二锁存数据传输信号TRANF而将第一锁存器DLAT1和第二锁存器DLAT2与感测节点连接。

在本发明的一个实施例中，从参考电压供应电路（图1中的180）提供的参考电压输入到第一锁存器DLAT1。即，第一锁存器DLAT1用作参考电压传送电路。

图4和图5是说明根据本发明的一个示例性实施例的半导体存储器件的操作的流程图。

在图4中，在步骤S410中选中第一字线用于编程操作。在步骤S410中，要储存在与第一字线连接的存储器单元中的数据被锁存在页缓冲器中。根据锁存在页缓冲器中的数据而从与第一字线连接的存储器单元中确定编程目标单元和编程禁止单元。

在步骤S420中，确定与连接到第一字线的存储器单元中的每个电连接的位线的电压电平。

参见图5，在步骤S421中验证存储器单元是否为编程禁止单元。

在步骤S422中，如果存储器单元是编程目标单元而不是编程禁止单元，则感测列地址以验证包括存储器单元的存储器组。可以通过控制电路（图1中的120）来感测列地址。

在步骤S423中，在感测列地址之后确定包括相对应的存储器单元的存储器组，在步骤S424中，将包括存储器单元的存储器组的位线电压施加到与存储器单元电连接的位线。本实施例根据图1所示的行译码器140与每个存储器组之间的距离而将不同的电压施加到与每个存储器组中所包括的存储器单元的编程目标单元电连接的位线。

根据步骤S421，在存储器单元是编程禁止单元的情况下，在步骤S425中将编程禁止电压（例如Vcc）施加到位线。

当在步骤S420中确定了与所选中的字线连接的每个存储器单元的位线电压的情况下，在步骤S430中执行编程循环以将数据储存在第一字线的存储器单元中。在经由增量步进脉冲编程（ISSP）方法来执行编程循环的情况下，编程循环包括编程操作、编程验证操作以及编程电压改变操作。

在步骤S431中，执行编程操作以根据锁存在页缓冲器中的数据来增加选中的存储器单元的阈值电压。

参见图3，编程到存储器单元中的数据从图1中的列选择电路160输入到页缓冲器中的第二锁存电路LC2的锁存器LAT2。在锁存器LAT2中储存的是编程目标数据“0”的情况下，存储器单元的阈值电压增加。在储存的是编程禁止数据“1”的情况下，阈值电压被保持而不改变。由于编程电压被施加到与第一字线（例如WL0）连接的每个存储器单元C01至C0k用于编程操作，所以应该在施加通过电压Vpass和编程电压Vpgm之前将编程禁止单元的沟道区预充电，使得编程禁止单元的阈值电压不被改变。为了将编程禁止单元的沟道区预充电，将编程禁止电压（例如，Vcc）施加到与编程禁止单元电连接的位线，如在步骤S421中所述。

在锁存器LAT2中储存的是编程禁止数据“1”的情况下，锁存器LAT2的第二节点QB[2]具有高电平。这里，在第二节点QB[2]根据反相传输信号TRANM_N而与感测节点SO连接并且输入连接信号PBSENSE的情况下，感测节点SO与位线BL连接。因此，编程禁止电压传送到位线BL。

编程允许电压（例如，0V）施加到储存有编程目标数据“0”的存储器单元的位线。存储器单元的沟道区被放电。在一个实施例中，编程允许电压作为参考电压施加到存储器单元的位线。

在锁存器LAT2中储存有编程目标数据“0”的情况下，锁存器LAT2的第一节点QA[2]具有高电平。这里，参考电压端子根据输入的第一锁存数据信号TRANTOT和第一锁存数据传输信号TRANT而与感测节点SO连接。当输入连接信号PBSENSE时，感测节点SO与位线BL连接。于是，参考电压作为编程允许电压传送到位线。

随后，将通过电压Vpass施加到字线WL0至WLn。结果，由于容性耦合现象，在编程禁止单元的沟道区中沟道电压增加到升压电平。

在编程禁止单元的沟道电压增加到升压电平之后，将编程电压Vpgm施加到选中的字线WL0。由于编程目标单元的沟道电压和编程电压之差高，所以电子注入到编程目标单元的浮栅中。编程目标单元的阈值电压增加。然而，由于编程禁止单元的沟道电压与编程电压之差小，所以电子不会注入到编程禁止单元的浮栅中。于是，编程禁止单元的阈值电压不改变。

由于根据行译码器与存储器组之间的距离短而将更高的参考电压施加到与相对应的存储器组中所包括的编程目标单元电连接的位线，所以提供到编程目标单元的编程电压与沟道电压之差变小。因而，可以防止存储器单元的编程数据根据字线的负载而失真的现象。存储器单元的阈值电压分布可以不变宽。即，本实施例可以减小存储器单元的阈值电压分布范围。

在步骤S433中，验证存储器单元的阈值电压是否增加到目标电压。执行编程验证操作以判断是否完成了编程操作。由于编程验证操作对于本领域技术人员是公知的，所以省略了与编程验证操作有关的任何进一步的详细描述。

当存储器单元的阈值电压未增加到目标电平时，在步骤S435中将编程电压增加步进电压。再次执行步骤S431和S433中的编程操作和编程验证操作。在本文中，重复地执行编程循环S430，直到存储器单元的阈值电压增加到目标电平。

如果存储器单元的阈值电压增加到目标电平，则在步骤S440中验证与编程循环相对应的字线是否是最终的字线。在该字线不是存储器块中的最终的字线的情况下，在步骤S450中选中下一字线。然后，重复执行步骤S420、S430、S440以及S450直到选中最终的字线。

如上所述，包括存储器单元的存储器块划分成存储器组。在编程操作中，施加到与每个存储器组中所包括的存储器单元电连接的位线的位线电压根据行译码器与每个存储器组之间的距离而不同。因而，可以增强存储器单元的阈值电压分布特性而不使编程性能恶化。

施加到位线的电压根据储存在页缓冲器中的数据而不同。然而，可以通过经由图3所示的预充电电路P201将感测节点SO预充电以及改变连接信号PBSENSE的电平来改变所述电压。这里，图1中所示的控制电路120改变连接信号PBSENSE的电平并且输出被改变的连接信号PBSENSE。

图6是说明基于根据本发明一个实施例的操作方法以及现有半导体存储器件的操作方法来执行编程操作时存储器单元的不同阈值电压分布的示图。

“A”示出在根据现有半导体存储器件的操作方法来执行编程操作之后存储器单元的阈值电压分布。“B”说明根据本发明的半导体存储器件的操作方法所得的存储器单元的阈值电压。“C”示出A与B之间的差别。

在图6中，与现有半导体存储器件中的存储器单元的阈值电压分布范围相比，根据实施例的半导体存储器件中的存储器单元的阈值电压分布范围窄。根据实施例的操作方法可以改善存储器单元的阈值电压分布特性。

尽管已经参照本发明的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出的若干其它的变型和实施例将落入本公开原理的主旨和范围内。

Claims (15)

1.一种半导体存储器件，包括：

存储器块，所述存储器块具有存储器组，每个存储器组包括与字线耦接的单元串；

行译码器，所述行译码器被配置成在编程操作期间将编程电压施加到选中的字线；以及

页缓冲器电路，所述页缓冲器电路被配置成：包括响应于连接信号而分别连接至位线的感测节点，以及响应于预充电信号而对所述感测节点预充电；以及

控制电路，所述控制电路被配置成：通过改变所述连接信号的电平而在编程操作期间将不同的位线电压施加到位线，

其中，所述位线电压的电平根据所述行译码器与包括编程目标单元的存储器组之间的距离而改变，以及

其中，所述位线电压中的每个位线电压具有负电压电平。

2.如权利要求1所述的半导体存储器件，其中，所述控制电路将编程禁止电压施加到与存储器单元之中的编程禁止单元相耦接的位线。

3.如权利要求1所述的半导体存储器件，其中，所述控制电路将用于对所述位线放电的电压施加到与距所述行译码器有最大距离的存储器组中所包括的编程目标单元相耦接的位线。

4.如权利要求1所述的半导体存储器件，其中，在所述行译码器与包括所述编程目标单元的存储器组之间的距离较小时，所述控制电路将具有较高幅度的电压施加到与所述编程目标单元相耦接的位线。

5.如权利要求1所述的半导体存储器件，其中，所述存储器组中的每个包括一个单元串。

6.一种半导体存储器件，包括：

存储器块，所述存储器块具有存储器组，每个存储器组包括与字线耦接的单元串；

行译码器，所述行译码器被配置成在编程操作期间将编程电压施加到所述字线之中的选中的字线；

页缓冲器电路，所述页缓冲器电路包括页缓冲器，所述页缓冲器用于通过响应于预充电信号而对所述页缓冲器中的感测节点预充电来将不同的参考电压施加到与所述选中的字线的编程目标单元相耦接的位线，所述感测节点响应于连接信号而分别连接至位线；

控制电路，所述控制电路被配置成通过改变所述连接节点的电平而将所述不同的参考电压提供给位线，

其中，所述参考电压的电平根据所述行译码器与包括所述编程目标单元的存储器组之间的距离而改变，以及

其中，所述参考电压中的每个参考电压具有负电压电平。

7.如权利要求6所述的半导体存储器件，其中，所述页缓冲器中的每个页缓冲器包括：

锁存器，所述锁存器用于暂时储存输入数据；以及

参考电压传送电路，所述参考电压传送电路用于根据所述输入数据而将所述参考电压施加到所述位线。

8.如权利要求7所述的半导体存储器件，其中，所述参考电压传送电路根据所述输入数据将所述参考电压施加到与所述编程目标单元相耦接的位线，而将编程禁止电压提供给与编程禁止单元相耦接的位线。

9.如权利要求6所述的半导体存储器件，其中，所述控制电路将对耦接至所述存储器组中所包括的编程目标单元的位线放电的参考电压提供给与所述存储器组之中的距所述行译码器有最大距离的存储器组相对应的页缓冲器中的感测节点。

10.如权利要求6所述的半导体存储器件，其中，在所述行译码器与所述存储器组之间的距离较小时，所述控制电路将具有较高幅度的参考电压提供给与包括所述编程目标单元的存储器组相对应的页缓冲器中的感测节点。

11.如权利要求6所述的半导体存储器件，其中，所述存储器组中的每个包括一个单元串。

12.一种操作半导体存储器件的方法，所述方法包括以下步骤：

产生预充电信号以对响应于连接信号而分别连接至位线的感测节点预充电；

改变所述连接信号的电平以将不同的电压电平施加到所述位线；

利用第一参考电压将第一电压施加到与第一存储器组中的耦接至选中的字线的编程目标单元相耦接的位线；

利用第二参考电压将不同于所述第一电压的第二电压施加到与第二存储器组中的耦接至所述选中的字线的另一编程目标单元相耦接的位线；以及

通过将编程电压提供给所述选中的字线并且将通过电压施加到其它的字线来执行编程操作，所述编程操作将数据储存在所述第一存储器组的编程目标单元和所述第二存储器组中的编程目标单元中，

其中，所述第一电压和所述第二电压分别具有负电压电平，以及

其中，第一参考电压不同于第二参考电压。

13.如权利要求12所述的方法，还包括以下步骤：

将编程禁止电压施加到与耦接至所述选中的字线的存储器单元之中的编程禁止单元相耦接的位线。

14.如权利要求12所述的方法，其中，如果行译码器与所述第一存储器组之间的距离比所述行译码器与所述第二存储器组之间的距离更小，则将高于所述第二电压的所述第一电压施加到与所述编程目标单元相耦接的位线。

15.如权利要求12所述的方法，其中，所述第一存储器组和所述第二存储器组中的每种包括一个单元串。