CN101675481A - 非易失性存储器和补偿沿字线的压降的方法 - Google Patents

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Abstract

由于沿着跨越存储器平面的字线的时间常数的变化而导致的编程效力的变化通过调整该平面两端的位线电压而改变编程速率来补偿。通过这种方式，在对耦合到字线的一组存储单元进行编程的过程中，编程效力的变化显著减少。这将允许贯穿该组存储单元的编程的一致优化并且减少对该组存储单元编程所需的编程脉冲的数量，从而改善性能。在一实施例中，在编程过程中，存储器平面的第一半个部分中更接近字线电压源的位线通过第一电压转换器被设置为第一电压，而存储器平面的第二半个部分中距离字线电压源较远的位线通过第二电压转换器被设置为第二电压。

Description

非易失性存储器和补偿沿字线的压降的方法
技术领域
【0001】本发明一般涉及非易失性半导体存储器，诸如电可擦除可编程只读存储器(EEPROM)和快速EEPROM，且更具体地涉及存储器操作，其中适当的位线电压补偿沿字线的变化。
背景技术
【0002】具有非易失性电荷存储能力的，特别是封装为小型形状因子卡的EEPROM和快速EEPROM形式的固态存储器最近已成为各种移动和手持设备，特别是信息家电和消费类电子产品中进行存储的选择。与同样是固态存储器的RAM(随机存取存储器)不同，闪存(flash memory)是非易失性的，并且即使在电源关闭时仍保持其存储的数据。尽管成本较高，但是闪存正越来越多地用于大容量存储应用中。基于诸如硬盘驱动器和软盘等旋转式磁介质的传统大容量存储不适合移动手持环境。这是因为磁盘驱动器往往是大体积的、容易发生机械故障且具有高延迟和高功率要求。这些不良的属性使基于磁盘的存储在大多数移动且便携式的应用中是不切实际的。另一方面，嵌入式和可拆除卡形式的闪存由于其尺寸小、低功耗、高速度和高可靠性特征非常适于移动手持环境。
【0003】EEPROM和电可编程只读存储器(EPROM)是非易失性存储器，其可被擦除并将新的数据写入或“编程”到其存储单元中。二者均利用了处于场效应晶体管结构的浮动(未连接的)导电栅极，其位于源极和漏极区之间半导体衬底中沟道区域的上方。之后，在浮动栅极上方提供一个控制栅极。晶体管的阈值电压特性由保留在浮动栅极上的电荷量控制。也就是说，在“导通”晶体管以允许在其源极与漏极区域之间导电之前，对于浮动栅极上给定的电荷水平，存在必须被施加到控制栅极的相应电压(阈值)。
【0004】浮动栅极(浮栅)可以容纳一个范围内的电荷，因此可以被编程至阈值电压窗口内的任何阈值电压电平。阈值电压窗口的大小由设备的最小和最大阈值电平界定，最小和最大阈值电平又对应于可编程至浮动栅极上的电荷范围。阈值窗口通常取决于存储设备的特点、工作条件和历史。窗口内每个不同的、可分解的阈值电压电平范围在原则上可用来指定单元的明确的存储状态。当阈值电压被划分为两个不同的区域时，每个存储单元将能够存储一位数据。类似地，当阈值电压窗口被划分为两个以上不同区域时，每个存储单元将能够存储一位以上的数据。
【0005】在常用的具有两种状态的EEPROM单元中，建立至少一个电流拐点电平以将导电窗口分成两个区域。当通过施加预定的固定电压来读取单元时，其源极/漏极电流通过与拐点电平(或参考电流IREF)作比较而被转变到存储状态。如果电流读数比拐点电平的读数高，则单元被确定处于一个逻辑状态(例如，“0”状态)。另一方面，如果电流读数比拐点电平的读数低，则单元被确定处于另一逻辑状态(例如，“1”状态)。因此，这种两状态的单元存储一位的数字信息。可外部编程的参考电流源通常作为存储器系统的一部分来提供，用于产生拐点电平电流。
【0006】为了提高存储容量，随着半导体技术水平的进步，正在以越来越高的密度制造快速EEPROM设备。另一种提供存储容量的方法是使每个存储单元存储两种以上状态。
【0007】对于多状态或多电平的EEPROM存储单元来说，导电窗口由一个以上的拐点划分为两个以上的区域，从而每个单元能够存储一位以上的数据。因此，给定EEPROM阵列可以存储的信息随着每个单元可存储的状态的数量而增加。具有多状态或多电平的存储单元的EEPROM或快速EEPROM在美国专利号5,172,338中描述。
【0008】用作存储单元的晶体管通常通过两种机制之一被编程到“已编程”状态。在“热电注入”中，施加到漏极的高电压加速电子穿过衬底沟道区域。与此同时，施加到控制栅极的高压将热电子拉动穿过薄的栅极电介质到浮动栅极上。在“管道式注入”中，相对于衬底，高压被施加到控制栅极。通过这种方式，电子从衬底被拉到居中的浮动栅极。
【0009存储设备可通过多种机制进行擦除。对于EPROM，存储器体积大，可通过由紫外线辐射从浮动栅极移除电荷来擦除。对于EEPROM，存储单元是电擦除的，通过相对于控制栅极向衬底施加高压以促使浮动栅极中的电子通过隧道穿过薄氧化物到达衬底沟道区域(即福勒诺德海姆隧道效应)进行擦除。通常，EEPROM可逐个字节地擦除。对于快速EEPROM，存储器立刻全部被电擦除或者一次擦除一块或更多块，其中一块可由存储器的512个字节或更多字节构成。
【0010】存储设备通常包括一个或一个以上安装在卡上的存储芯片。每个存储芯片包括由诸如解码器、擦除、写入电路和读取电路等外围电路支持的存储单元阵列。更先进的存储设备利用外部存储控制器进行操作，外部存储控制器执行智能的且更高水平的存储器操作和连接。
【0011】目前有很多正在使用的商业上取得成功的非易失性固态存储设备。这些存储设备可以是快速EEPROM或可采用其他类型的非易失性存储单元。闪存以及制造这些闪存的系统和方法的示例在美国专利5,070,032、5,095,344、5,315,541、5,343,063和5661,053、5,313,421和6,222,762中提供。特别地，具有NAND串结构的闪存设备在美国专利5,570,315、5,903,495和6,046,935中进行了描述。非易失性存储设备也可利用具有用于存储电荷的电介质层的存储单元进行制造。代替之前描述的导电的浮动栅极元件，使用的是电介质层。这种利用电介质存储元件的存储设备已在Eitan等人的IEEE Electron Device Letters(IEEE电子器件快报)的2000年11月第21卷第11期第543-545页的″NROM：A NovelLocalized Trapping，2-Bit Nonvolatile Memory Cell″中进行了描绘。ONO电介质层扩展穿过源极和漏极扩散之间的沟道。一个数据位的电荷位于邻近漏极的电介质层中，而其他数据位的电荷位于邻近源极的电介质层中。例如，美国专利5,768,192和6,011,725披露一种非易失性存储单元，其具有一个夹在两个二氧化硅层之间的陷入(trapping)电介质。多状态数据存储是通过分离地读取电介质内的空间分隔开的电荷存储区域的二进制状态。
【0012】为了提高读取和编程性能，一个阵列中的多个电荷存储元件或存储晶体管被并行读取或编程。因此，一“页”存储元件被一起读取或编程。在现有的存储器架构中，一行通常包含几个交错页或可能构成一页。一页的所有存储元件将被一起读取或编程。
【0013】在典型的存储器架构中，一行存储元件共享共同的字线。然而，随着存储元件的进一步缩小以及存储芯片的更高度的集成，导线变得更细且更坚固。这导致诸如字线中发现的导线RC(阻容)延迟那样的RC延迟变得日趋显著。例如，已经了解这造成了在靠近行解码器的存储元件和远离行解码器的存储元件之间编程的阈值(VT)的差值达0.4V。在对页进行编程的过程中，可能需要额外的编程脉冲来处理这些差值，从而降低了性能。
【0014】因此，存在对高容量且高性能的非易失性存储器的普遍需要。特别地，存在对能够进行高性能大块存储器操作的高容量非易失性存储器的需求。
发明内容
【0015】根据本发明的一个通用方面，由于时间常数沿跨过存储器平面的字线的变化而造成的编程效力(efficacy)的变化通过调整该平面两端的位线电压来更改编程速率而进行补偿。通过这种方式，在对耦合到字线的一组存储单元进行编程的过程中，编程效力的变化显著降低。
【0016】这将减少编程该组存储单元所需的编程脉冲数量，从而提高性能。
【0017】在一个实施例中，在编程过程中，在第一半个存储器平面中更靠近字线电压源的位线被设置为第一电压，而在第二半个存储器平面中距离字线电压源较远的位线被设置为第二电压。具体地，第一电压大于第二电压，使得上述两个半个存储器平面之间的编程效力的变化显著减少。
【0018】根据本发明的另一个实施例，不同的位线电压由各自的位线电压转换器驱动。例如，第一半个存储器平面中的位线被耦合以由第一电压转换器驱动至第一电压，而第二半个存储器平面中的位线被耦合以由第二电压转换器驱动至第二电压。
【0019】通常，可基于与字线电压源诸如行解码器的距离实现两个以上的位线电压。
【0020】根据本发明优选实施例的以下描述将理解本发明的其他特征和优势，以下描述结合所附附图。
附图说明
【0021】图1示意性图解说明其中可以实现本发明的非易失性存储芯片的功能块。
【0022】图2示意性图解说明非易失性存储单元。
【0023】图3图解说明四个不同电荷Q1-Q4的源漏极电流ID和控制栅极电压VCG之间的关系，浮动栅极可以在任何一个时间选择性地存储所述电荷Q1-Q4。
【0024】图4图解说明存储单元的NOR(或非)阵列的示例。
【0025】图5A示意性图解说明组织成NAND串的一串存储单元。
【0026】图5B图解说明由诸如图5A所示的NAND串50构成的存储单元的NAND(与非)阵列200的一个示例。
【0027】图6图解说明处于施加到所选字线的阶梯波形形式的一系列编程电压脉冲。
【0028】图7(A)图解说明耦合到多个存储单元的字线。
【0029】图7(B)图解说明相对访问节点的字线的给定段的电阻和电容的乘积。
【0030】图7(C)图解说明在距访问节点各位置的编程脉冲的响应。
【0031】图7(D)图解说明本发明补偿在编程期间沿字线的RC变化的一般示意图。
【0032】图8(A)图解说明耦合到多个存储单元的字线。
【0033】图8(B)图解说明本发明补偿在编程期间沿字线的RC变化的一般示意图。
【0034】图8(C)图解说明根据一个优选实施例、作为每个存储单元到行解码器的距离的函数的位线电压。
【0035】图8(D)图解说明根据另一优选实施例、作为每个存储单元到行解码器的距离的函数的位线电压。
【0036】图9图解说明根据图8(C)的位线电压图形将位线电压施加到存储器平面中的一种实施。
【0037】图10更为详细地图解说明设定位线电压的优选感测模块。
【0038】图11图解说明图9和10中所示的VBL转换器的一个实施例。
【0039】图12是根据本发明的通用技术图解说明使用沿字线的位线补偿进行编程的流程图。
具体实施方式
【0040】图1到图5图解说明其中可实现本发明的各方面的示例性存储器系统。
【0041】图6到图12图解说明本发明的字线补偿技术和设备的实施例。
【0042】图1示意性图解说明其中可实现本发明的非易失性存储芯片的功能模块。存储芯片100包括存储单元的二维阵列200、控制电路110和外围电路，诸如解码器、读/取电路和多路复用器。
【0043】存储阵列200可由字线通过行解码器230(分成230A、230B)寻址，并且由位线通过列解码器260(分为260A、260B)寻址(参见图4和5)。读/写电路270(分为270A、270B)允许一页存储单元并行地被读取或编程。数据I/O总线231被耦合到读/写电路270。
【0044】在一优选实施例中，一页由共享同一字线的一行邻近的存储单元构成。在一行存储单元分为多页的另一实施例中，提供块多路复用器250(分为250A和250B)，用于向各页复用读/写电路270。例如，分别由存储单元的奇数列和偶数列形成的两页被复用到读/写电路。
【0045】图1图解说明一优选布置，其中各外围电路对存储阵列200的访问以对称的方式在阵列的相对侧上实现，从而每侧上的访问线和电路的密度减少一半。由此，行解码器被分为行解码器230A和230B，而列解码器被分为列解码器260A和260B。在一行存储单元被分成多页的实施例中，页多路复用器250被分成页多路复用器250A和250B。类似地，读/写电路270被分成读/写电路270A和读/写电路270B，读/写电路270A从底部连接到位线，读/写电路270B从阵列200的顶部连接到位线。通过这种方式，读/写模块的密度以及由此感测模块380的密度基本上减少一半。
【0046】控制电路110是一片上控制器，其与读/写电路270合作以在存储阵列200上执行存储器操作。控制电路110通常包括状态机112和诸如片上地址解码器和功率控制模块(未明确显示)等其它电路。状态机112提供存储器操作的芯片级控制。控制电路与主机通过一个外部存储控制器进行通信。
【0047】存储阵列200通常被组织为存储单元的二维阵列，这些存储单元排列成多行和多列，其可通过字线和位线寻址。该阵列可根据NOR型或NAND型架构形成。
【0048】图2示意性地图解说明非易失性存储单元。存储单元10可以由具有诸如浮动栅极或电介质层的电荷存储单元20的场效应晶体管来实现。存储单元10还包括一个源极14、漏极16和控制栅极30。
【0049】目前有很多商业上取得成功的非易失性固态存储设备被使用。这些存储设备可采用不同类型的存储单元，每种类型有一个或更多电荷存储元件。
【0050】典型的非易失性存储单元包括EEPROM和快速EEPROM。EEPROM单元和制造这些EEPROM单元的方法的示例在美国专利5,595,924中提供。快速EEPROM单元、它们在存储器系统中的使用以及制造它们的方法的示例在美国专利5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421和6,222,762中提供。特别地，具有NAND单元结构的存储设备的示例在美国专利5,570,315、5,903,495、6,046,935中进行了描述。而且，利用电介质存储元件的存储设备的示例已在Eitan等人的IEEE Electron Device Letters(IEEE电子器件快报)的2000年11月第21卷第11期第543-545页的″NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell″以及美国专利5,768,192和6,011,725中进行了描述。
【0051】在实践中，通常通过在向控制栅极施加参考电压时感测穿过单元的源极和漏极电极的传导电流来读取该单元的存储状态。因此，对于单元的浮动栅极上的每个给定电荷，可以检测到有关固定参考控制栅极电压的相应传导电流。与此类似，在浮动栅极上可编程的电荷的范围限定了对应的阈值电压窗口或对应的传导电流窗口。
【0052】可替代地，不检测被划分的电流窗口中的传导电流，而是可能在控制栅极为处于测试的给定存储状态设置阈值电压并检测传导电流是否低于或高于阈值电流。在一个实施中，相对于阈值电流的传导电流的检测是通过检查传导电流通过位线电容放电的速率来完成的。
【0053】图3图解说明四个不同电荷Q1-Q4的源-漏极电流ID和控制栅极电压VCG之间的关系，浮动栅极可在任何时候选择性地存储所述四个不同电荷Q1-Q4。4条ID与VCG之间关系的实曲线表示可在存储单元的浮动栅极上编程的四个可能的电荷水平，分别对应于四种可能的存储状态。例如，全体单元的阈值电压窗口范围可能为从0.5V至3.5V。分别代表一个已擦除和6种已编程状态的7种可能的存储状态Gr、A、B、C、D、E、F可通过将阈值窗口划分成每两个区域间隔0.5V的五个区域来划分界线。例如，如果如所示的使用2μA的参考电流IREF，则使用Q1编程的单元可视为处于存储状态“A”，因为其曲线在由VCG＝0.5V和1.0V划分界线的阈值窗口区域中与IREF相交。与此类似，Q4处于存储状态“E”。
【0054】可以从以上的描述中看出，存储单元存储的状态越多，其阈值窗口被划分得就越精细。这将需要编程和读取操作的更高准确性，以便能够达到所需的分辨率。
【0055】图4图解说明存储单元的NOR阵列的示例。在存储阵列200中，每行存储单元通过其源极14和漏极16以菊花链的方式连接在一起。这种设计有时被称为虚拟接地设计。在一行中的单元10将它们的控制栅极30连接到一字线，诸如字线42。在一列中的单元将它们的源极和漏极分别连接到选定的位线，诸如位线34和36。
【0056】图5A示意性地图解说明组织成NAND串的一串存储单元。一NAND串50由一系列以菊花链的方式通过其源极和漏极连接的存储晶体管M1、M2...Mn(例如，n＝4，8，16或更大)组成。一对选择晶体管S1，S2分别通过NAND串的源极端54以及漏极端56控制至外部的存储晶体管链连接。在一个存储阵列中，当源极选择晶体管S1被导通时，源极端被耦合到源极线(参见图5B)。与此类似，当漏极选择晶体管S2被导通时，NAND串的漏极端被耦合到存储阵列的位线。该链中的每个存储晶体管10充当一个存储单元。它具有一个电荷存储元件20以存储给定量的电荷，以便表示预期的存储状态。每个存储晶体管的控制栅极30提供对读写操作的控制。如将在图5B中看到的，一行NAND串的相应存储晶体管的控制栅极30都连接到同一字线。与此类似，每个选择晶体管S1、S2的控制栅极32分别通过晶体管的源极端54和漏极端56提供对NAND串的控制访问。同样，一行NAND串的对应选择晶体管的控制栅极32都连接到同一选择线。
【0057】当在编程过程中NAND串内的被寻址的存储晶体管10被读取或者被校验时，其控制栅极30被提供一个适当的电压。同时，NAND串50内的其余未寻址的存储晶体管通过在其控制栅极上施加足够的电压而完全导通。通过这种方式，从各存储晶体管的源极到NAND串的源极端54的导电路径被有效创建，同样，也有效创建了从各存储晶体管的漏极到单元的漏极端56的导电路径。具有这种NAND串结构的存储设备在美国专利5,570,315、5,903,495、6,046,935中作了描述。
【0058】图5B图解说明存储单元的NAND阵列200的一个示例，所述存储单元阵列200由NAND串50构成，如图5A所示。沿着NAND串的每一列，位线，诸如位线36被耦合到每个NAND串的漏极端56。沿着每组NAND串，源极线如源极线34被耦合到每个NAND串的源极端54。而且，沿着一组NAND串中的一行存储单元的控制栅极被连接到字线，诸如字线42。沿着一组NAND串中一行选择晶体管的控制栅极被连接到选择线，如选择线44。一组NAND串中的整行存储单元可通过该组NAND串的字线以及选择线上的适当电压来寻址。当NAND串内的存储晶体管正在被读取时，该串中剩余的存储晶体管通过与它们相关的字线硬导通，从而流过该串的电流基本上取决于正在被读取的单元中存储的电荷水平。
存储器操作期间补偿沿字线的变化
【0059】在典型的存储器架构中，一行存储元件共享共同的字线。例如，一行存储单元的每个存储单元将其控制栅极耦合到该字线。然而，随着存储元件进一步缩小以及存储芯片的更高度的集成，导线变得更细且更坚固。这导致如字线中发现的导线RC延迟这样的导线RC延迟变得日趋显著。例如，已经了解这造成了在靠近行解码器的存储元件和远离行解码器的存储元件之间编程的阈值(VT)的差值高达0.4V。在对页进行编程的过程中，可能需要额外的编程脉冲来处理这些差值，从而降低了性能。
【0060】一种可能的解决方案是通过为字线使用电阻较小的材料来改善制造存储芯片的工艺。然而，工艺改变难以实现，而且即使可行，最终也将达到极限。
【0061】根据本发明的一个方面，由于时间常数沿跨过存储器平面的字线的变化而造成的编程效力的变化通过调整该平面两端的位线电压来更改编程速率而进行补偿。通过这种方式，在对耦合到字线的一组存储单元进行编程的过程中，编程效力的变化显著减少。
【0062】图6图解说明施加到选择的字线、阶梯波形形式的一系列编程电压脉冲。当一个单元被编程到给定状态时，该单元将被施加连续的编程电压脉冲，每次试图向浮动栅极添加递增的电荷。在编程脉冲之间，再次读取或验证该单元以确定其相对于拐点电平的源-漏极电流。当已经验证单元达到期望状态时，对该单元的编程停止。采用的编程脉冲序列可能具有增长的周期或振幅以抵消被编程到存储单元的电荷存储单元中的积累的电子。编程电路通常应用一系列编程脉冲至选定的字线。通过这种方式，其控制栅极连接到字线的一页存储单元可以被一起编程。一旦该页的一存储单元已被编程达到其目标状态，该存储单元将被禁止编程，而其他单元继续被编程，直到该页的所有单元已经被编程验证。
【0063】图7(A)-7(D)示意性地图解说明根据本发明的通用实施例各种工作电压沿着字线的变化。
【0064】图7(A)图解说明耦合到多个存储单元的字线。根据存储器架构的类型，每个存储单元10可以来自于NOR单元，如图4中所示的NOR单元，或者来自于NAND串50，如图5A中所示的NAND串。在一个实施例中，字线WL 42可以在耦合到字线解码器230的一端从访问节点46被访问。在存储操作期间，来自字线解码器的工作字线电压被提供给访问节点46。因此，访问节点46可以被视为字线电压源。存储阵列中的一行存储单元共享字线WL 42。每个存储单元10在距访问节点46的各种位置将其控制栅极30耦合到WL 42。
【0065】图7(B)图解说明字线的给定段相对于访问节点的电阻和电容的乘积。字线WL 42由一个具有有限电阻的导体形成。一段字线的电阻与该段的长度成比例。另一方面，段的电容基本与其长度无关。因此，该字线的一段的RC的乘积作为其相对访问节点的长度的函数线形增长。
【0066】图7(C)图解说明距访问节点的不同位置处的编程脉冲的响应。当单个编程脉冲(见图6)被提供给到字线的访问节点时，它必然遇到RC电路。一般来说，在距访问节点的位置r，RC的值由RC(r)给定。在该位置，电压VWL(r)是关于长至r的该字线的段的对于输入编程脉冲的响应。该响应是以RC(r)给定的时间常数对该字线的一部分进行充电。在时间t和位置r处被充电的电压是VWL(r，t)＝VWL(r＝0)[1-EXP(-t/RC(r))]。在位置r处和时间t被放电的电压是VWL(r，t)＝VWL(r＝0)EXP(-t/RC(r))。也就是说，乘积RC是时间常数，其确定了在位置r处字线的充电或放电的速率。在一个单位的时间常数后，字线将被充电到63.2％。在两个单位的时间常数后，字线将被充电到86.5％，等等。因此，RC越大，充电和放电的速率将越低。对于矩形编程脉冲，字线将在脉冲的上升沿充电，并在脉冲的下降沿放电。
【0067】对于进一步远离行解码器的单元来说，RC沿字线变化的效果是RC延迟更大，并且因此编程脉冲的效力被降低。已经注意到这种效果在利用56nm技术的集成电路芯片中很显著。例如，已经了解它造成在靠近行解码器的单元和远离行解码器的单元之间编程的VT值的差达到0.4V(对于相同数量的编程脉冲)。对于距离行解码器最远的那些单元，编程的VT值的差需要附加编程脉冲达到同一VT。
【0068】图7(D)图解说明本发明的总体方案，以补偿在编程期间沿字线的RC变化。必要地，编程过程中根据每个单元与访问节点46或行解码器230之间的距离调整位线电压。一般来说，在编程过程中，编程效力取决于控制栅极与衬底之间的电场或控制栅极和位线之间的电势差。在传统编程过程中的位线电压通常维持在VBL＝0的最小值。如果位线电压更高，则编程效力会降低，因为影响电子通过隧道方式从衬底至浮动栅极的电场将减弱。由于更接近行解码器的单元编程更快，因此在其编程过程中更高的位线电压被施加以使它们相对远离行解码器的那些单元的编程速度降低。这将使相同数量的编程脉冲将沿着字线的所有单元编程至大约相同的VT。
【0069】图8(A)-8(D)示意性地图解说明根据本发明的优选实施例沿字线的各工作电压的变化。字线WL被划分为四个部分，部分1最接近访问节点46或行解码器230，部分4距离访问节点46或行解码器230最远。为了便于比较，图8(A)与7(A)相同，图8(B)与图7(D)相同。
【0070】图8(C)图解说明根据优选实施例作为每个存储单元与行解码器之间的距离的函数的位线电压。必要地，为了简化连线和电路，字线两端的位线电压被量化为有限数目的多个值。图8(C)显示被划分成两部分的字线穿过的平面。该平面最接近行解码器的左半部分包含字线的部分1和2，该平面远离行解码器的右半部分包括字线的部分3和4。该平面的左半部分的位线电压VBL(r)＝V1，而该平面的右半部分的位线电压VBL(r)＝V0。V1和V0的最佳值将取决于特定的存储设备并且可以通过试验来确定。在大多数情况下，V0＝0。
【0071】图8(D)图解说明根据另一实施例作为每个存储单元与行解码器之间的距离的函数的位线电压。在该实施例中，字线穿过的平面被分成四个部分，对应字线的部分1-4。部分1、2、3和4的位线电压分别为VBL(r)＝V11，V10，V01和V00。
【0072】图9图解说明根据图8(C)的位线电压图在存储器平面中施加位线电压的一种实施方式。例如，存储器平面形成整个存储阵列200，字线在行方向跨越该阵列，位线32在列方向跨越该阵列。字线电压通过行解码器230的访问节点46提供给选定的字线诸如WL 42。位线单个地耦合到读/写电路270中的感测模块(该读/写电路270在图1中在读/写电路270A和270B之间分配)。每个感测模块有一节点A，其可以将被耦合的位线设定为地电压或预定的位线电压。对于图8(C)中所示的两部分实施例，在图9中显示的平面的左半部分中的位线均被耦合到节点A-1701-1，利用VBL转换器710该节点被设定为预定电压V1。另一方面，平面的右半部分中的位线均被耦合到节点A-0701-0，该节点被设定为预定电压V0(例如，地电压)。
【0073】图10更为详细地图解说明设置位线电压的优选感测模块。感测模块480包括感测放大器600，用于感测节点SEN2481处的电流。传感节点SEN2可以选择性地通过电压钳610和隔离晶体管482耦合到位线36和存储单元10或读出总线499。然而，在编程过程中，感测放大器600和电压钳610被禁用。必要地，位线电压在节点节点A 701设置。当通过信号BLS导通隔离晶体管时，位线被耦合到节点613，节点613依次通过多个电路级如下拉电路486(由信号INV启动)和下拉隔离晶体管550(由信号GRS启动)耦合到节点节点A 701。在编程过程中，当位线电压将通过节点A 701设定时，晶体管482、550和下拉电路486都被导通，从而位线36被耦合到节点A 701。
【0074】如结合图9描述的，存储器平面的左半部分上的各感测模块的节点A 701被耦合到节点节点A-1701-1，该节点又由VBL转换器700被驱动至电压V1。类似地，存储器平面的右半部分上的各感测模块的节点A 701被耦合到节点节点A-0701-0，其被设定为地电压。
【0075】尽管给出了针对图8(C)的两部分实施例的说明，但是清楚的是，对于平面被划分成多个部分的情形，每个部分的各自的位线将其节点A耦合到预定电压。对于离行解码器最远的部分来说，预定电压被设定为地电压。对于其他部分，预定电压由各自的VBL转换器进行设定。
【0076】图11图解说明图9和10中所示的VBL转换器的一个实施例。VBL转换器700插入到各感测模块的节点A和地之间。具体地，由串联的两个电阻R1和R2形成的分压器被插入到节点A和地之间。在一个实施例中，可通过DAC受控电路数字调节电阻R2。差分放大器720用来驱动节点A。差分放大器具有两个差动输入端722和724。参考电压VREF连接到输入端722，而R1和R2之间分接(tap)的电压连接到输入端724。这样，在节点A处的电压可通过调整R2的值被设置为期望的值。
【0077】图12是根据本发明的通用技术图解说明利用沿着字线的位线补偿进行编程的流程图。
步骤800：提供一个非易失性存储器，其包括一组耦合到字线的存储单元，并且该组中的每个存储单元可通过位线访问。
步骤810：提供访问字线的访问节点，用于向其施加编程电压，该组的每个存储单元位于字线相对于访问节点的相应距离。例如，访问节点来自于行解码器230(参见图8(A))。
步骤820：将该组的每个存储单元的位线电压设置为其对应距离的函数。例如，可以采用图8(C)或8(D)的位线电压概图。
步骤830：通过向访问节点施加编程电压来并行编程该组的存储单元。
快速通过写实现
【0078】在另一个优选实施例中，还实现了“快速通过写”(“QPW”)编程技术。一旦单元的编程接近确认分界点，编程将通过位线电压的适当偏置或修改编程脉冲切换到较慢(即较细)的模式。通过这种方式，更大的编程步骤可最初用于快速收敛，而没有超出目标状态的危险。QPW编程算法已在于2005年12月29日递交的题为“Methods for ImprovedProgram-Verify Operations in Non-Volatile Memories”的美国专利申请11/323,596中公开，该专利申请通过引用整体并入本文。
【0079】QPW编程技术可与本发明的补偿技术相结合。这两种技术均对位线电压作出调整以实现它们的目标。QPW技术在特定的时间调整位线电压而字线变化的补偿调整作为与行解码器单元的单元位移的函数的位线电压。因此，两个调整可以线性施加而不会彼此降低效果。例如，对具有如图8(C)中所示的两部分概图的位线电压来说，平面的左半部分可将位线设为0.35V，而右半部分保持在0V。当QPW被实施时，最初的位线电压与图8(C)相同。当给定单元使其编程接近分界点时，单元的位线将有例如0.7V的增加以将编程减慢至接近分界点。因此，如果单元位于平面的左半部分中，则其位线电压将为1.05V，并且如果单元位于平面的右半部分中，则其位线电压将为0.7V。
【0080】本发明的另一实现也将在平面的左半部分实现QPW，同时在平面的右半部分上不利用QPW。
【0081】尽管介绍了针对在编程过程中具有穿过字线的两部分(图8(C))或四部分概图(图8(D))的位线电压的示例，但是其它概图也是可能的。在理想的情形下，当存储单元进一步远离访问点或行解码器以补偿降低的编程效力，其会以模拟的方式降低位线电压(图8(B))。
【0082】此处引用的所有专利、专利申请、文章、书籍、说明书、其他出版物、文献和内容通过引用整体并入本文。对于所并入的的任何出版物、文献或内容与本申请文件的文本之间在术语的限定或使用方面的不一致或冲突，将以本文件中使用的术语的限定为准。
【0083】尽管已经描述了本发明的各方面的某些实施例，但是应当理解本发明的保护范围以所附权利要求的整个范围为准。

Claims (33)

1.一种对非易失性存储器包括的一组存储单元并行编程的方法，该组存储单元耦合到一字线，并且该组中的每个存储单元可通过位线进行访问，所述方法包括：
提供对所述字线的访问节点，用于向其施加编程电压，其中该组中的每个存储单元位于相对所述访问节点的所述字线的相应距离；
设置该组中的每个存储单元的位线电压为所述每个存储单元的所述相应距离的函数；以及
通过向所述访问节点施加所述编程电压来并行编程该组存储单元。
2.根据权利要求1所述的方法，其中该组中的每个存储单元的所述位线电压作为每个存储单元的所述相应距离的单调函数而降低。
3.根据权利要求1所述的方法，其中所述编程电压包括一系列的电压脉冲。
4.根据权利要求3所述的方法，其中所述电压脉冲的振幅随着每个脉冲而增加。
5.根据权利要求3所述的方法，其中：
该组中的每个存储单元通过相应的RC网络从所述访问节点接收所述编程电压，所述相应的RC网络由相对所述访问节点的所述字线的所述相应距离限定。
6.根据权利要求5所述的方法，其中：
每个存储单元接收的所述编程电压具有的编程效力由于所述相应的RC网络的原因而由有限的充电和放电时间改变；且
所述设置该组中的所述存储单元的位线电压为所述相应距离的函数补偿所改变的编程效力。
7.根据权利要求1所述的方法，其中所述字线被分成两半，第一半个部分更接近所述访问节点，而第二半个部分距离所述访问节点较远；且
该函数为耦合到所述字线的所述第一半个部分的存储单元产生第一位线电压，以及为耦合到所述字线的所述第二半个部分的存储单元产生第二位线电压。
8.根据权利要求7所述的方法，其中所述第二位线电压为地电势。
9.根据权利要求1所述的方法，其中所述字线被分成多个部分；且
所述函数为耦合到所述字线的每个部分的存储单元产生不同的位线电压。
10.根据权利要求1所述的方法，其中所述非易失性存储器是快速EEPROM。
11.根据权利要求1所述的方法，其中所述非易失性存储器具有NAND结构。
12.根据权利要求1所述的方法，其中所述非易失性存储器位于可移动存储卡上。
13.根据权利要求1所述的方法，其中所述非易失性存储器具有带浮动栅极结构的存储单元。
14.根据权利要求1所述的方法，其中所述非易失性存储器包括具有电介质层结构的存储单元。
15.根据权利要求1-14之一所述的方法，其中所述非易失性存储器具有各个存储一位数据的存储单元。
16.根据权利要求1-14之一所述的方法，其中所述非易失性存储器具有各个存储一位以上的数据的存储单元。
17.一种非易失性存储器，其包括：
位于存储器平面内的存储单元阵列；
一组存储单元，其耦合到跨越所述存储器平面的字线，该组存储单元的每个存储单元可通过所述存储器平面的一列中的位线进行访问；
到所述字线的一访问节点，用于向其施加编程电压，该组中的每个存储单元位于相对所述访问节点的所述字线的相应距离处；
被分成多个直列部分的所述存储器平面，每个部分包括一组位线；和
每组位线的独立电压源，用于提供位线电压，所述位线电压为与所述访问节点的所述相应距离的函数。
18.根据权利要求17所述的非易失性存储器，其中该组中的每个存储单元的所述位线电压作为每个存储单元的所述相应距离的单调函数而降低。
19.根据权利要求17所述的非易失性存储器，其中所述编程电压包括一系列的电压脉冲。
20.根据权利要求19所述的非易失性存储器，其中所述电压脉冲的振幅随着每个脉冲而增加。
21.根据权利要求19所述的非易失性存储器，其中：
该组中的每个存储单元通过相应的RC网络从所述访问节点接收所述编程电压，所述RC网络由相对所述访问节点的所述字线的所述相应距离限定。
22.根据权利要求21所述的非易失性存储器，其中：
每个存储单元接收的所述编程电压具有的编程效力由于所述相应的RC网络的原因而由有限的充电和放电时间改变；且
提供的位线电压是与所述访问节点的所述相应距离的函数的每组位线的所述独立电压源补偿所改变的编程效力。
23.根据权利要求17所述的非易失性存储器，其中所述字线被分成两半，第一半个部分更接近所述访问节点，而第二半个部分距离所述访问节点较远；且
该函数为耦合到所述字线的所述第一半个部分的存储单元产生第一位线电压，以及为耦合到所述字线的所述第二半个部分的存储单元产生第二位线电压。
24.根据权利要求23所述的非易失性存储器，其中所述第二位线电压是地电势。
25.根据权利要求17所述的非易失性存储器，其中所述字线被分成多个部分；且
所述函数为耦合到所述字线的每个部分的存储单元产生不同的位线电压。
26.根据权利要求17所述的非易失性存储器，其中所述非易失性存储器是快速EEPROM。
27.根据权利要求17所述的非易失性存储器，其中所述非易失性存储器具有NAND结构。
28.根据权利要求17所述的非易失性存储器，其中所述非易失性存储器位于可移动存储卡上。
29.根据权利要求17所述的非易失性存储器，其中所述非易失性存储器具有带浮动栅极结构的存储单元。
30.根据权利要求17所述的非易失性存储器，其中所述非易失性存储器包括具有电介质层结构的存储单元。
31.一种非易失性存储器，其包括：
位于存储器平面内的存储单元阵列；
一组存储单元，其耦合到跨越所述存储器平面的字线，该组存储单元的每个存储单元可通过所述存储器平面的一列中的位线进行访问；
到所述字线的一访问节点，用于向其施加编程电压，该组中的每个存储单元位于相对所述访问节点的所述字线的相应距离处；
被分成多个直列部分的所述存储器平面，每个部分包括一组位线；
每组位线的独立电压源，用于提供位线电压，所述位线电压为与所述访问节点的所述相应距离的函数；和
用于通过向所述访问节点施加所述编程电压来并行编程该组存储单元的装置。
32.根据权利要求17-31之一所述的非易失性存储器，其中所述非易失性存储器具有各个存储一位数据的存储单元。
33.根据权利要求17-31之一所述的非易失性存储器，其中所述非易失性存储器具有各个存储一位以上的数据的存储单元。
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