CN107705813B - 非易失性存储装置及其电阻补偿电路 - Google Patents

非易失性存储装置及其电阻补偿电路 Download PDF

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Abstract

一种非易失性存储装置可以包括存储单元阵列，所述存储单元阵列包括耦接在多个字线和多个位线之间的多个存储单元。所述非易失性存储装置可以包括电阻补偿电路，所述电阻补偿电路被配置为根据要访问的存储单元的位置来产生补偿电阻值。

Description

非易失性存储装置及其电阻补偿电路
相关申请的交叉引用
本申请要求2016年8月8日在韩国知识产权局提交的第10-2016-0100600号的韩国申请的优先权，其如所充分地阐述地通过引用全部合并于此。
技术领域
各种实施例总体而言可以涉及一种半导体装置，更具体地，涉及一种非易失性存储装置及其电阻补偿电路。
背景技术
半导体存储装置包括耦接在多个字线和多个位线之间的多个存储单元。
当从外部装置或主机装置提供地址信号时，半导体存储装置通过经由字线解码器和位线解码器对地址信号进行解码来访问对应的存储单元。
字线和位线可以是，例如，金属布线，而且位于远离字线解码器和位线解码器处的存储单元(远处单元)可以具有比位于接近字线解码器和位线解码器处的存储单元(近处单元)大的电阻。
即，存储单元的电阻与字线地址和位线地址密切相关。
使用电流源的写入电路以及使用电压源的读取电路可以被设计为具有大的驱动能力，以防止由于远处单元和近处单元之间大的电阻差引起的写入错误和读取错误。
然而，随着写入电路和读取电路的驱动能力增加，半导体存储装置的功耗增加。
发明内容
根据一个实施例，提供一种非易失性存储装置。所述非易失性存储装置可以包括存储单元阵列，所述存储单元阵列包括耦接在多个字线和多个位线之间的多个存储单元。所述非易失性存储装置可以包括电阻补偿电路，所述电阻补偿电路被配置为根据存储单元的位置来产生补偿电阻值。
根据一个实施例，提供一种非易失性存储装置。所述非易失性存储装置可以包括全局字线，所述全局字线从行选择电路延伸并且具有耦接到存储单元阵列的短路部分。所述非易失性存储装置可以包括全局位线，所述全局位线从读取/写入电路延伸并且具有耦接到存储单元阵列的短路部分。所述非易失性存储装置可以包括电阻补偿电路，所述电阻补偿电路被配置为电耦接到全局字线的短路部分以及全局位线的短路部分，并且根据存储单元的位置来产生补偿电阻值。
根据一个实施例，提供一种电阻补偿电路。所述电阻补偿电路可以包括解码电路，被配置为通过接收地址信号来确定要访问的存储单元的位置。所述电阻补偿电路可以包括控制信号发生电路，被配置为基于所述解码电路的输出信号而产生第一控制信号和第二控制信号。所述电阻补偿电路可以包括切换电路，被配置为基于第一控制信号而允许通过电阻提供单元来产生补偿电阻值。所述电阻补偿电路可以包括选择电路，被配置为基于第二控制信号而将补偿电阻值提供给要访问的存储单元的布线。
附图说明
图1是图示根据一个实施例的非易失性存储装置的示例的代表的配置图。
图2是图示根据一个实施例的电阻补偿电路的示例的代表的配置图。
图3是图示根据一个实施例的电阻补偿电路的示例的代表的配置图。
图4是说明根据一个实施例的根据存储单元阵列的区域的电阻差的示图。
图5A是图示根据一个实施例的切换电路、选择电路和电阻提供单元的配置的示例的代表的示图。
图5B是图示根据一个实施例的切换电路和电阻提供单元的配置的示例的代表的示图。
图6是图示根据一个实施例的控制信号发生电路的输出信号的示例的代表的示图。
图7A是图示根据一个实施例的切换电路、选择电路和电阻提供单元的配置的示例的代表的示图。
图7B是图示根据一个实施例的切换电路和电阻提供单元的配置的示例的代表的示图。
图8是图示根据一个实施例的控制信号发生电路的输出信号的示例的代表的示图。
图9是说明根据一个实施例的电阻补偿概念的电路图。
图10至图12是图示根据一个实施例的存储单元的配置的示例的代表的示图。
图13是图示根据一个实施例的存储单元阵列的配置的示例的代表的示图。
图14至图18是图示根据各种实施例的电子装置的代表示例的配置图。
具体实施方式
下面将参照附图来描述各种实施例，所述附图给出了本公开的各个方面的简化示意图。然而，本公开可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，提供这些实施例作为示例使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本公开的各个方面和特征。
将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等来描述各种元件，但这些元件不受这些术语的限制。这些术语是用来将一个元件与另一元件区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件也可以被称作第二元件或第三元件。
此外，应当理解，附图是简化的图示，而不一定按比例绘制，它们也不描绘对于理解本公开不必要的细节。因此，可以预期来自附图的变化包括因例如制造技术和/或公差而导致的变化。因此，例如，所描述的实施例不应被解释为限于本文所示的特定形状，而是可以包括例如由于制造导致的形状上的偏差。此外，在附图中，为了清楚起见，层和区域的长度和尺寸可以被夸大。附图中相同的附图标记表示相同的元件。
还应当理解，当层被称为在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在中间层。
还要注意，在本说明书中，“连接/耦接”不仅是指一个组件直接耦接另一个组件，还指通过中间组件间接耦接另一个组件。此外，只要没有具体提及，单数形式还可以包括复数形式，反之亦然。
在下面的描述中，阐述了大量具体细节以提供对本公开的透彻理解。可以在无这些具体细节中的一些或全部的情况下实施本公开。在其它情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本公开。
还应注意，在某些情况下，对于相关领域的技术人员明显的是，与一个实施例有关描述的特征或元件可以单独使用或者与另一实施例的其它特征或元件组合使用，除非另外具体说明。
虽然将图示和描述本公开的一些实施例，但是本领域技术人员将理解的是，在不脱离本公开的原则和精神的情况下，可以在实施例的这些示例中做出改变。
图1是图示根据一个实施例的非易失性存储装置的示例的代表的配置图。
参考图1，根据实施例的非易失性存储装置10可以包括控制器110、存储单元阵列120、行选择电路130、列选择电路140、读取/写入(读取和写入)电路150以及电阻补偿电路160。
控制器110可以控制非易失性存储装置10的整体操作，以在主机装置(未示出)和非易失性存储装置10之间传送和接收数据。
存储单元阵列120可以具有非易失性存储单元以阵列形式耦接的结构。构成存储单元阵列120的存储单元可以由例如各种类型的存储单元(诸如快闪存储单元、使用硫族化物合金的相变随机存取存储(PRAM)单元、使用隧道磁阻(TMR)效应的磁性RAM(MRAM)单元、使用过渡金属氧化物的电阻式RAM(RERAM)单元、聚合物RAM单元、使用钙钛矿的RAM单元以及使用铁电式电容器的铁电式RAM(FRAM)单元，但是存储单元不限于此)之中的任一种来配置。存储单元阵列120可以用其中根据数据储存节点的电阻状态来确定储存数据的电平的存储单元来实现。
在一个实施例中，存储单元阵列120可以具有二维(2D)结构或层叠结构，所述二维(2D)结构为存储单元布置在同一平面上，所述层叠结构为至少两个或更多个阵列层层叠在同一平面上。在另一方面中，存储单元阵列120可以具有交叉点阵列结构，在交叉点阵列结构中一对存储单元形成在相对于半导体衬底的平面的垂直方向上，使得该对存储单元共享预设的第一信号线并且串联耦接在一对第二信号线之间。
在一个实施例中，存储单元阵列120可以具有包括多个存储单元对的结构，以及存储单元对中的每个共享位线而且串联耦接在下字线和上字线之间。
构成存储单元阵列120的每个存储单元可以是在一个存储单元中储存1比特位数据的单电平单元(SLC)或者在一个存储单元中储存2比特位数据或更多数据的多电平单元(MLC)。
行选择电路130和列选择电路140可以是地址解码器，并且可以被配置为接收地址信号。行选择电路130和列选择电路140可以经由控制器110的控制来解码在存储单元阵列120中要访问的存储单元的行地址和列地址，即要访问的存储单元的字线地址和位线地址。
读取/写入电路150可以被配置为通过控制器110的控制从数据输入/输出(输入和输出)(I/O)电路块(未示出)接收数据来将数据写入存储单元阵列120中，或者通过控制器110的控制将从存储单元阵列120的选中存储单元读取出的数据提供给数据I/O电路块。
电阻补偿电路160可以被配置为基于地址信号来补偿耦接到字线和位线的存储单元的电阻分量。
存储单元耦接到的字线和位线可以是，例如，金属布线。当考虑到非易失性存储装置10的物理位置关系时，基于行选择电路130和读取/写入电路150，位于远处的存储单元可以具有比位于近处的存储单元大的电阻。
然而，不可以物理地减小具有高电阻的存储单元的电阻。因此，电阻补偿电路160可以产生与存储单元到行选择电路130和读取/写入电路150的距离成反比的补偿电阻值。电阻补偿电路160可以被配置为提供补偿电阻值，使得存储单元具有相同的布线电阻。
在一个实施例中，基于位于离行选择电路130和读取/写入电路150最远的存储单元的电阻值，电阻补偿电路160可以基于地址信号根据存储单元的位置来产生用于补偿电阻差的电阻值。
在一个实施例中，电阻补偿电路160可以在字线方向和位线方向上将存储单元阵列120划分为多个区域。电阻补偿电路160可以基于位于离行选择电路130或读取/写入电路150最远的区域的电阻值来产生针对每个区域的补偿电阻值。
将描述存储单元阵列120在字线方向上被划分为8个区域的示例。例如，当位于离行选择电路130最远的区域的电阻值为“A”时，在存储单元阵列120中的区域的电阻值按靠近行选择电路130的顺序可以是(1/8)A、(2/8)A、(3/8)A、(4/8)A、(5/8)A、(6/8)A、(7/8)A和(8/8)A。
因此，电阻补偿电路160可以根据所述区域来产生补偿电阻值(7/8)A、(6/8)A、(5/8)A、(4/8)A、(3/8)A、(2/8)A、(1/8)A、0A，并且将产生的补偿电阻值提供给这些区域。
类似地，电阻补偿电路160可以在位线方向上将存储单元阵列120划分为多个区域，并且将补偿电阻值提供给这些区域。
因此，构成存储单元阵列120的存储单元可以基本上具有相同的布线电阻或者可以具有类似的布线电阻，而不管其位置如何。
在一个实施例中，电阻补偿电路160可以被配置为进一步提供在从行选择电路130延伸的全局字线GWL和存储单元阵列120之间的字线侧的补偿电阻值。例如，电阻补偿电路160可以被配置为：在输出端口之中的一个端口L_Port_WL可以耦接到行选择电路130侧的全局字线GWL，而另一个端口H_Port_WL可以耦接到存储单元阵列120侧的全局字线GWL。
电阻补偿电路160可以被配置为进一步提供在从读取/写入电路150延伸的全局位线GBL和存储单元阵列120之间的位线侧的补偿电阻值。例如，电阻补偿电路160可以被配置为：在输出端口之中的一个端口H_Port_BL可以耦接到读取/写入电路150侧的全局位线GBL，而另一个端口L_Port_BL可以耦接到存储单元阵列120侧的全局位线GBL。
图2是图示根据一个实施例的电阻补偿电路的示例的代表的配置图。
参考图2，根据实施例的电阻补偿电路20可以包括解码电路210、控制信号发生电路220、切换电路230、选择电路240和电阻提供单元250。
解码电路210可以响应于地址信号ADD来确定在写入操作或读取操作中访问的存储单元阵列120的位置(区域)。例如，存储单元阵列120可以在字线方向和位线方向上被划分为多个区域。
在一个实施例中，解码电路210可以基于地址信号ADD的较高N比特位信号来确定所访问的存储单元阵列120的区域。用于确定区域的地址信号的较高比特位的数量可以根据存储单元阵列120的划分区域的数量来确定。
控制信号发生电路220可以被配置为响应于解码电路210的输出信号来产生用于确定补偿电阻值的多个比特位的第一控制信号以及用于将补偿电阻值施加到存储单元阵列120的多个比特位的第二控制信号。第一控制信号可以是切换信号，而第二控制信号可以是选择信号。
电阻提供单元250可以被配置为包括多个布线。在一个实施例中，电阻提供单元250可以是可以设置在存储单元阵列120中的多个虚设单元线。
通常，当电阻器使用与字线/位线的材料不同的材料(例如，在硅衬底上的用于电阻器的材料和多晶硅层等)来形成时，位线/字线的合成电阻值可以根据工艺偏差和工艺变化来改变。因此，当电阻提供单元250使用经与字线/位线工艺相同的工艺制造的虚设单元线来配置时，电阻补偿电路20可以提供与字线/位线的电阻值相同的电阻值。电阻补偿电路20占用的面积可以在没有额外的无源元件的情况下，使用经字线/位线工艺制造的虚设单元线来最小化。
切换电路230可以耦接在构成电阻提供单元250的多个布线之间。切换电路230可以被配置为响应于第一控制信号来确定构成电阻提供单元250的多个布线的串联关系或并联关系，并且允许根据连接关系来产生补偿电阻值。
选择电路240可以被配置为响应于第二控制信号来将通过电阻提供单元250和切换电路230产生的补偿电阻值施加到字线和位线。在另一方面中，选择电路240可以被配置为响应于第二控制信号而允许电阻提供单元250设置在字线和位线中。
在一个实施例中，全局字线可以被配置为：全局字线的一部分可以电短路以将补偿电阻值施加到字线。全局字线可以被配置为：作为选择电路240的输出端口的一个端口L_Port_WL以及另一个端口H_Port_WL可以电耦接到全局字线的短路部分。
在一个实施例中，全局位线可以被配置为：全局位线的一部分可以电短路以将补偿电阻值施加到位线。全局位线可以被配置为：作为选择电路240的输出端口的一个端口H_Port_BL以及另一个端口L_Port_BL可以电耦接到全局字线的短路部分。
当特定存储单元被访问时，通过电阻补偿电路20确定的补偿电阻值可以被反映到对应的存储单元的字线和位线，因此远处单元和近处单元可以基本上具有彼此相同的布线电阻或可以具有彼此相似的布线电阻。
图3是图示根据一个实施例的电阻补偿电路的示例的代表的配置图。
参考图3，电阻补偿电路20-1可以包括解码电路210-1、控制信号发生电路220-1、切换电路230-1、选择电路240-1和电阻提供单元250-1。
解码电路210-1可以包括第一解码器212和第二解码器214。
第一解码器212可以响应于行地址RA来确定在写入操作或读取操作中访问的存储单元阵列120的行方向位置(区域)。第二解码器214可以响应于列地址CA来确定在写入操作或读取操作中访问的存储单元阵列120的列方向位置(区域)。
存储单元阵列120可以在字线方向和位线方向上被划分为多个区域。
控制信号发生电路220-1可以包括第一切换信号发生单元222、第一选择信号发生单元224、第二切换信号发生单元226和第二选择信号发生单元228。
第一切换信号发生单元222可以被配置为响应于第一解码器212的输出信号而产生用于确定字线的补偿电阻值的多个比特位的第一切换信号。
第一选择信号发生单元224可以被配置为响应于第一解码器212的输出信号而产生用于将补偿电阻值施加到字线的多个比特位的第一选择信号。
第二切换信号发生单元226可以被配置为响应于第二解码器214的输出信号而产生用于确定位线的补偿电阻值的多个比特位的第二切换信号。
第二选择信号发生单元228可以被配置为响应于第二解码器214的输出信号而产生用于将补偿电阻值施加到位线的多个比特位的第二选择信号。
切换电路230-1可以被配置为包括第一切换单元232和第二切换单元234。选择电路240-1可以被配置为包括第一选择单元242和第二选择单元244。电阻提供单元250-1可以被配置为包括第一电阻单元252和第二电阻单元254。
第一切换单元232可以耦接在构成第一电阻单元252的多个布线之间。第一切换单元232可以被配置为响应于第一切换信号来确定构成第一电阻单元252的多个布线的串联关系或并联关系，并且允许根据连接关系产生字线侧的补偿电阻值。
第二切换单元234可以耦接在构成第二电阻单元254的多个布线之间。第二切换单元234可以被配置为响应于第二切换信号来确定构成第二电阻单元254的多个布线的串联关系或并联关系，并且允许根据连接关系产生位线侧的补偿电阻值。
第一选择单元242可以被配置为响应于第一选择信号而将通过第一电阻单元252和第一切换单元232产生的字线侧的补偿电阻值施加到字线。在一个实施例中，第一选择单元242可以被配置使得全局字线GWL可以经由作为第一选择单元242的输出端口的一个端口H_Port_WL和另一个端口L_Port_WL来延伸，以进一步提供在全局字线GWL和存储单元阵列120之间的字线侧的补偿电阻值。
第二选择单元244可以被配置为响应于第二选择信号而将通过第二电阻单元254和第二切换单元234产生的位线侧的补偿电阻值施加到位线。在一个实施例中，第二选择单元244可以被配置为：全局位线GBL可以经由作为第二选择单元244的输出端口的一个端口H_Port_BL和另一端口L_Port_BL来延伸，以进一步提供在全局位线GBL和存储单元阵列120之间的位线侧的补偿电阻值。
第一电阻单元252和第二电阻单元254中的每个可以包括多个布线，并且第一电阻单元252和第二电阻单元254的电阻值可以通过第一切换单元232和第二切换单元234而被确定为字线侧的补偿电阻值和位线侧的补偿电阻值。补偿电阻值还可以通过第一选择单元242和第二选择单元244提供给字线和位线，因此存储单元可以基本上具有相同的布线电阻或者可以具有类似的布线电阻，而不管存储单元的位置如何。
图4是说明根据一个实施例的根据存储单元阵列的区域的电阻差的示图。
图4中图示了存储单元阵列120在字线方向上被划分为八个区域的示例。
当非易失性存储装置可以不包括电阻补偿电路160和20时，存储单元的布线电阻与字线地址成比例地增加，如41所示。
当假设位于离行选择电路130最远的存储单元的布线电阻为2K时，根据针对区域的字线地址的布线电阻可以列在下表1中。
[表1]
区域 WL地址 电阻
1 0x0～0x0FF 0.25K
2 0x100～0x1FF 0.5K
3 0x200～0x2FF 0.75K
4 0x300～0x3FF 1K
5 0x400～0x4FF 1.25K
6 0x500～0x5FF 1.5K
7 0x600～0x6FF 1.75K
8 0x700～0x7FF 2K
即，与位于区域8中的存储单元的布线电阻相比，位于区域1中的存储单元的布线电阻可以必要地补偿1.75K。类似地，与位于区域8中的存储单元的布线电阻相比，位于区域2中的存储单元的布线电阻可以必要地补偿1.5K。
例如，根据一个实施例的解码电路210和210-1可以通过响应于行地址RA和列地址CA来确定要被访问的存储单元的区域而产生区域确定信号。
控制信号发生电路220和220-1可以响应于区域确定信号而产生由多个比特位A1到A8配置的第一控制信号以及由多个比特位S1到S6配置的第二控制信号。
由于布线电阻根据区域来补偿，因此在字线方向上划分的所有区域中的存储单元可以基本上具有相同的布线电阻或者可以具有类似的布线电阻，如42所示。
图5A是图示根据一个实施例的切换电路、选择电路和电阻提供单元的配置的示例的代表的示图，而图6是图示根据一个实施例的控制信号发生电路的输出信号的示图。
参考图5A，构成电阻提供单元250和250-1的第一电阻单元252和第二电阻单元254中的每个可以包括多个布线2501A、2501B、2501C、2501D和2501E。如上所述，多个布线2501A到2501E可以是在存储单元阵列120的制造工艺中同时制造的虚设单元线，但是不限于此。
构成切换电路230和230-1的第一切换单元232和第二切换单元234中的每个可以包括多个切换元件Q1到Q8，所述多个切换元件Q1到Q8被配置为电耦接多个布线2501A到2501E并且响应于第一控制信号A1到A8来驱动。在一个实施例中，多个切换元件Q1至Q8中的每个可以是MOS晶体管。
在一个实施例中，多个布线2501A到2501E可以包括在预设位置中的多个输出端口P1到P5。
第一电阻单元252和第二电阻单元254中的每个的输出端口P1到P5可以电耦接到构成选择电路240和240-1的第一选择单元242和第二选择单元244中的每个的输入端子。第一选择单元242和第二选择单元244中的每个可以包括多个切换元件M1到M6，其中多个切换元件M1到M6被配置为响应于第二控制信号S1到S6而将多个输出端口P1到P5之中选中的两个端口耦接到选择电路240和240-1的第一端口H_Port和第二端口L_Port。
参考图6，第一控制信号A1到A8和第二控制信号S1到S6可以响应于根据要访问的存储单元的地址而产生的区域确定信号来产生。补偿电阻值可以通过第一控制信号A1到A8和切换电路230和230-1来确定。补偿电阻值可以通过第二控制信号S1到S6和选择电路240和240-1被施加到字线和位线。
图5B是图示根据一个实施例的切换电路和电阻提供单元的配置的示例的代表的示图。
参考图5B，构成切换电路230和230-1的第一切换单元232-0和第二切换单元234-0中的每个可以包括多个切换元件T1到T8，所述多个切换元件T1到T8被配置为电耦接多个布线2501A到2501E并且响应于第一控制信号A1到A8来驱动。在一个实施例中，多个切换元件T1到T8中的每个可以是双向阈值切换(OTS)元件。
三端OTS元件可以包括第一端子、第二端子和控制端子。在一个实施例中，使用三端OTS元件的多个切换元件T1到T8中的每个的第一端子和第二端子可以耦接在多个布线2501A到2501E之间，并且其控制端子可以接收第一控制信号A1到A8。
由于OTS元件具有非常小的电阻，因此当切换元件T1到T8中的每个导通时，电阻分布可以保持为非常小的值。由于OTS元件的截止电流也非常小，因此可以非常精确地实现目标电阻值。
在图4到图6所示的存储单元阵列120的区域划分、第一控制信号A1到A8和第二控制信号S1到S6的产生、电阻提供单元250和250-1的配置、切换电路230和230-1的配置以及选择电路240和240-1的配置可以仅仅是示例，并且可以采用基于地址信号根据存储单元的位置来产生补偿电阻值以及提供产生的补偿电阻值的任何配置。
图7A是图示根据一个实施例的切换电路、选择电路和电阻提供单元的配置的示例的代表的示图，而图8是图示根据一个实施例的解码电路和控制信号发生电路的输出信号的示例的代表的示图。
参考图7A，构成电阻提供单元250和250-1的第一电阻单元252-1和第二电阻单元254-1中的每个可以包括多个布线2503A、2503B、2503C、2503D、2503E、2503F和2503G。如上所述，多个布线2503A到2503G可以是在存储单元阵列120的制造工艺中同时制造的虚设单元线。
构成切换电路230和230-1的第一切换单元232-1和第二切换单元234-1中的每个可以包括多个切换元件Q11到Q16，所述多个切换元件Q11到Q16被配置为电耦接多个布线2503A到2503G并且响应于多个比特位的第一控制信号A11到A16来驱动。
在一个实施例中，多个布线2503A到2503G可以包括在预设位置中的多个输出端口P11到P15。
第一电阻单元252-1和第二电阻单元254-1中的每个的输出端口P11到P15可以电耦接到构成选择电路240和240-1的第一选择单元242-1和第二选择单元244-1中的每个的输入端子。第一选择单元242-1和第二选择单元244-1中的每个可以包括多个切换元件M11到M16，其中多个切换元件M11到M16被配置为响应于多个比特位的第二控制信号S11到S16而将从多个输出端口P11到P15之中选中的两个端口耦接到选择电路240和240-1的第一端口H_Port和第二端口L_Port。
参考图8，第一控制信号A11到A16和第二控制信号S11到S16可以响应于根据要访问的存储单元的地址而产生的区域确定信号来产生。补偿电阻值可以通过第一控制信号A11到A16和切换电路230和230-1来确定。补偿电阻值可以通过第二控制信号S11到S16和选择电路240和240-1而被施加到字线和位线。
图7B是图示根据一个实施例的切换电路和电阻提供单元的配置的示例的代表的示图。
参考图7B，构成切换电路230和230-1的第一切换单元232-2和第二切换单元234-2中的每个可以包括多个切换元件T11到T16，所述多个切换元件T11到T16被配置为电耦接多个布线2503A到2503G并且响应于第一控制信号A11到A16来驱动。在一个实施例中，多个切换元件T11到T16中的每个可以是双向阈值切换(OTS)元件。
在一个实施例中，使用三端OTS元件的多个切换元件T11到T16中的每个的第一端子和第二端子可以耦接在多个布线2503A到2503G之中预定数量的布线2503A、2503B、2503C和2503D之间，而且控制端子可以接收第一控制信号A11到A16。
图9是说明根据一个实施例的电阻补偿概念的电路图。
通常，耦接在位线BL和字线WL之间的存储单元MC的布线电阻可以被确定为位线电阻器R_BL和字线电阻器R_WL。
在本技术中，还可以设置有位线侧的补偿电阻器RC_BL和字线侧的补偿电阻器RC_WL。
位线侧的补偿电阻器RC_BL和字线侧的补偿电阻器RC_WL可以是基于地址信号(即，存储单元MC的位置)在电阻补偿电路160和20中产生的电阻器。
在一个实施例中，位线侧的补偿电阻器RC_BL可以介于图5A或图7A所示的作为第二选择单元244和244-1的输出端口的第一端口H_Port_BL和第二端口L_Port_BL之间。
在一个实施例中，字线侧的补偿电阻RC_WL可以介于图5A或图7A所示的作为第一选择单元242和242-1的输出端口的第一端口H_Port_WL和第二端口L_Port_WL之间。
根据本技术的非易失性存储装置10可以基本上具有相同的布线电阻或者可以具有类似的布线电阻，而不管存储单元的位置如何。
在一个实施例中，GYSW可以是全局位线切换信号，LYSW可以是局部位线切换信号，GXSW可以是全局字线切换信号，而LXSW可以是局部字线切换信号。
图10到图12是图示根据实施例的存储单元的配置的示例的代表的示图。
图10图示存储单元MC-1的示例，凭借其使储存节点SN和访问元件D串联耦接。
储存节点SN可以使用其电阻值根据施加的电流量而改变的材料来配置。访问元件D可以是，例如，二极管。
图11图示存储单元MC-2的示例，凭借其使储存节点SN和访问元件OTS串联耦接。在一个实施例中，访问元件OTS可以是OTS切换元件。
图12图示存储单元MC-3的示例，凭借其使储存节点SN和访问元件TR串联耦接。在一个实施例中，访问元件TR可以是MOS晶体管，例如，垂直沟道晶体管。
图13是图示根据一个实施例的存储单元阵列的配置的示例的代表的示图。
在图13中所示的存储单元阵列120-1可以具有交叉点阵列结构。
例如，第一存储单元MC1可以布置在第一布线L1和第二布线L2之间，而第二存储单元MC2可以布置在第二布线L2和第三布线L3之间。
第二布线L2可以沿相对于衬底(未示出)平面的垂直方向布置在第一布线L1的上侧。第三布线L3可以沿相对于衬底平面的垂直方向布置在第二布线L2的上侧。
在交叉点阵列结构中，根据存储单元到行选择电路和列选择电路的距离的电阻差可以被进一步加强。然而，所有存储单元可以通过采用电阻补偿电路160和20而基本上具有相同的布线电阻或者可以具有类似的布线电阻，因此可以保证读取裕度和写入裕度。
图14到图18是图示根据本技术精神的各种实施例的电子装置的代表的示例的配置图。
图14是图示根据本技术精神的一个实施例的作为电子装置的处理器的代表的示例的配置图。
]参考图14，处理器30可以包括控制器310、算术运算单元320、储存单元330和高速缓冲存储单元340。
控制器310可以通过从外部装置接收诸如命令或数据的信号来控制处理器30的整体操作，诸如解码命令、对数据执行输入、输出或处理等的操作。
算术运算单元320可以根据控制器310中命令的解码结果来执行若干个算术运算。算术运算单元320可以包括至少一个算术与逻辑单元(ALU)，但是不限于此。
储存单元330可以用作寄存器，并且可以被配置为在处理器30中储存数据。储存单元330可以包括数据寄存器、地址寄存器、浮点寄存器和其它各种寄存器。储存单元330可以储存地址，在所述地址中储存有在算术运算单元320中运算的数据、根据运算结果的数据以及要在算术运算单元320中处理的数据。
储存单元330可以由非易失性存储装置形成，并且例如，储存单元330可以包括如图1和图2所示的电阻补偿电路160和20。因此，电阻补偿电路160可以基于要访问的存储单元的地址信号来补偿要访问的存储单元的布线电阻。
高速缓冲存储单元340可以用作临时储存空间。
在图14中所示的处理器30可以是电子装置的中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用处理器(AP)等。
图15和图16是图示根据本技术精神的各种实施例的作为电子装置的数据处理系统的代表的示例的配置图。
在图15中所示的数据处理系统40可以包括处理器410、接口420、主存储装置430和辅助存储装置440。
数据处理系统40可以执行输入、处理、输出、通信、储存等以执行用于数据处理的一系列操作，并且可以是电子装置，诸如计算机服务器、个人便携式终端、便携式计算机、网络平板计算机、无线终端、移动通信终端、数字内容播放器、照相机、卫星导航系统、摄像机、磁带录音机、远程信息处理设备、音频/视频(AV)系统或智能电视(TV)。
在一个实施例中，数据处理系统40可以是数据储存装置。数据处理系统40可以是诸如硬盘、光学驱动器、固态盘或数字通用盘(DVD)的盘型装置或诸如通用串行总线(USB)存储器、安全数字(SD)卡、记忆棒、智能媒体卡、内部/外部多媒体卡或紧凑型闪存卡的卡型装置。
处理器410可以通过接口420在主存储装置430和外部装置之间交换数据，而且处理器410可以执行整体操作，诸如对通过接口420从外部装置输入的命令进行解码，以及对储存在系统中的数据进行操作或比较。
接口420可以提供在外部装置和数据处理系统40之间可交换命令和数据的环境。根据数据处理系统40的应用环境，接口420可以是包括输入装置(例如，键盘、小键盘、鼠标、语音识别装置等)和输出装置(例如，显示器、扬声器等)的人机接口装置或卡接口装置或盘接口装置(例如，集成驱动电路(IDE)、小型计算机系统接口(SCSI)、串行高级技术附件(SATA)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)等)。
主存储装置430可以储存数据处理系统40的操作所需的应用程序、控制信号、数据等，并且可以用作储存空间，该存储空间可以传送和运行来自辅助存储装置440的程序或数据。主存储装置430可以使用非易失性存储装置来实现。
辅助存储装置440可以是用于储存程序代码、数据等的空间，并且可以是大容量存储装置。例如，辅助存储装置440可以使用图1所示的非易失性存储装置10来实现。
主存储装置430和辅助存储装置440可以采用图1所示的非易失性存储装置10，并且可以包括电阻补偿电路160和20。电阻补偿电路160和20可以基于存储单元的地址信号来补偿要被访问的存储单元的布线电阻。
图16中所示的数据处理系统50可以包括存储器控制器510和非易失性存储装置520。
存储器控制器510可以被配置为响应于来自主机的请求而访问非易失性存储装置520。存储器控制器510可以包括处理器511、工作存储器513、主机接口(IF)515和存储器接口(IF)517。
处理器511可以被配置为控制存储器控制器510的整体操作。工作存储器513可以储存存储器控制器510的操作所需的应用程序、数据、控制信号等。
主机接口515可以执行用于在主机和存储器控制器510之间交换数据和控制信号的协议转换，并且存储器接口517可以执行用于在存储器控制器510和非易失性存储装置520之间交换数据和控制信号的协议转换。
在一个实施例中，非易失性存储装置520和/或工作存储器513可以采用图1所示的非易失性存储装置10，而且可以包括电阻补偿电路160和20。因此，电阻补偿电路160和20可以基于存储单元的地址信号来补偿要访问的存储单元的布线电阻。
图16中所示的数据处理系统50可以用作便携式电子装置的盘装置或内部/外部存储卡。数据处理系统50可以用作图像处理器和其它应用芯片组。
图17和图18是图示根据本技术精神的各种实施例的电子装置的代表的其它示例的配置图。
图17中所示的电子装置60可以包括处理器601、存储器控制器603、非易失性存储装置605、输入/输出(I/O)装置607和功能模块600。
存储器控制器603可以根据处理器601的控制来控制非易失性存储装置605的数据处理操作，例如写入操作、读取操作等。
编程在非易失性存储装置605中的数据可以根据处理器601和存储器控制器603的控制通过I/O装置607来输出。例如，I/O装置607可以包括显示装置、扬声器装置等。
在一个实施例中，非易失性存储装置605可以采用图1所示的非易失性存储装置10，而且可以包括电阻补偿电路160和20。因此，电阻补偿电路160和20可以基于存储单元的地址信号来补偿要访问的存储单元的布线电阻。
I/O装置607也可以包括输入装置，并且I/O装置607可以通过输入装置来输入用于控制处理器601的操作的控制信号或者要在处理器601中处理的数据。
在一个实施例中，存储器控制器603可以用处理器601的一部分来实现或者是独立于处理器601的芯片组。
功能模块600可以是可以执行根据在图17中所示的电子装置60的应用示例而选中的功能的模块，并且在图17中图示了作为功能模块600的示例的通信模块609和图像传感器611。
通信模块609可以提供电子装置60耦接到有线通信网络或无线通信网络以交换数据和控制信号的通信环境。
图像传感器611可以将光学图像转换为数字图像信号，并且将数字图像信号传送到处理器601和存储器控制器603。
当功能模块600包括通信模块609时，图17的电子装置60可以是诸如无线通信终端的便携式通信装置。当功能模块600可以包括图像传感器611时，电子装置60可以是数字照相机、数字摄像机或者是数字照相机和数字摄像机中的任意一种附接到其上的电子系统(例如，个人计算机(PC)、膝上型计算机、移动通信终端等)。
电子装置60也可以包括通信模块609和图像传感器611两者。
在图18中所示的电子装置70可以包括卡接口701、存储器控制器703和非易失性存储装置705。
图18是图示用作存储卡或智能卡的电子装置70的原理图，而且在图18所示的电子装置70可以是PC卡、多媒体卡、嵌入式多媒体卡、安全数字卡和通用串行总线(USB)驱动器之中的任意一种。
卡接口701可以根据主机的协议对在主机和存储器控制器703之间的数据交换执行交互。在一个实施例中，卡接口701可以指可以支持在主机中使用的协议的硬件、安装在可以支持主机中使用的协议的硬件中的软件或信号传输方法。
存储器控制器703可以控制非易失性存储装置705和卡接口701之间的数据交换。
非易失性存储装置705可以采用图1所示的非易失性存储装置10，而且可以包括电阻补偿电路160和20。因此，电阻补偿电路160和20可以基于存储单元的地址信号来补偿要访问的存储单元的布线电阻。
本公开的上述实施例是说明性的而不是限制性的。各种替代和等同是可能的。实施例不受本文所述的实施例的限制。实施例也不限于任何特定类型的半导体器件。鉴于本公开，其它附加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (21)

1.一种非易失性存储装置，包括：
存储单元阵列，所述存储单元阵列包括耦接在多个字线和多个位线之间的多个存储单元；以及
电阻补偿电路，被配置为根据要访问的存储单元的位置来产生补偿电阻值，以及将补偿电阻值提供给对应的字线和对应的位线，
行选择电路，被配置为基于行地址信号来选择所述多个字线之中的至少一个；以及
列选择电路，被配置为基于列地址信号来选择所述多个位线之中的至少一个，
其中，所述存储单元阵列在字线方向和位线方向上被划分为多个区域，以及
所述电阻补偿电路被配置为基于根据要访问的存储单元距所述行选择电路和所述列选择电路的距离而产生的区域确定信号来产生补偿电阻值。
2.如权利要求1所述的非易失性存储装置，其中，所述电阻补偿电路被配置为产生与距所述行选择电路和所述列选择电路的距离成反比的补偿电阻值。
3.如权利要求2所述的非易失性存储装置，其中，所述电阻补偿电路被配置为产生与距所述行选择电路的距离成反比的字线侧的补偿电阻值，以及产生与距所述列选择电路的距离成反比的位线侧的补偿电阻值。
4.如权利要求1所述的非易失性存储装置，其中，所述电阻补偿电路被配置为包括电阻提供单元，所述电阻提供单元的电阻值根据要访问的存储单元的位置而确定。
5.如权利要求1所述的非易失性存储装置，其中，所述电阻补偿电路被配置为包括多个布线，所述多个布线的电阻值根据要访问的存储单元的位置而确定。
6.如权利要求1所述的非易失性存储装置，其中，所述存储单元阵列包括多个虚设单元线，以及
所述电阻补偿电路被配置为根据要访问的存储单元的位置来改变所述多个虚设单元线的电阻。
7.如权利要求1所述的非易失性存储装置，其中，所述存储单元阵列包括多个虚设单元线，以及
所述电阻补偿电路被配置为根据要访问的存储单元的位置来确定所述多个虚设单元线的电连接关系。
8.如权利要求1所述的非易失性存储装置，其中，所述字线是具有电短路部分的全局字线，以及
所述电阻补偿电路被配置为电耦接到所述全局字线的短路部分。
9.如权利要求1所述的非易失性存储装置，其中，所述位线是具有电短路部分的全局位线，以及
所述电阻补偿电路被配置为电耦接到所述全局位线的短路部分。
10.如权利要求1所述的非易失性存储装置，其中，所述多个存储单元中的每个包括：
储存节点；以及
访问元件，所述访问元件与所述储存节点串联耦接，
其中，所述储存节点用其电阻值能够根据施加的电流量而改变的材料来配置。
11.一种非易失性存储装置，包括：
全局字线，所述全局字线从行选择电路延伸并且具有耦接到存储单元阵列的短路部分；
全局位线，所述全局位线从读取/写入电路延伸并且具有耦接到存储单元阵列的短路部分；以及
电阻补偿电路，被配置为电耦接到所述全局字线的短路部分以及所述全局位线的短路部分，并且根据要访问的存储单元的位置来产生补偿电阻值。
12.如权利要求11所述的非易失性存储装置，其中，所述电阻补偿电路被配置为产生与距所述行选择电路的距离成反比的字线侧的补偿电阻值，以及产生与距所述读取/写入电路的距离成反比的位线侧的补偿电阻值。
13.如权利要求11所述的非易失性存储装置，其中，所述存储单元阵列包括多个虚设单元线，以及
所述电阻补偿电路被配置为根据要访问的存储单元的位置、通过改变所述多个虚设单元线的电阻而产生补偿电阻值。
14.如权利要求11所述的非易失性存储装置，其中，所述存储单元包括：
储存节点；以及
访问元件，所述访问元件与所述储存节点串联耦接，
其中，所述储存节点用其电阻值能够根据施加的电流量而改变的材料来配置。
15.一种电阻补偿电路，包括：
解码电路，被配置为通过接收地址信号来确定要访问的存储单元的位置；
控制信号发生电路，被配置为基于所述解码电路的输出信号而产生第一控制信号和第二控制信号；
切换电路，被配置为基于第一控制信号而允许通过电阻提供单元来产生补偿电阻值；以及
选择电路，被配置为基于第二控制信号来补偿要访问的存储单元的布线电阻值。
16.如权利要求15所述的电阻补偿电路，其中，所述切换电路被配置为产生与距用于选择存储单元的字线的行选择电路的距离成反比的字线侧的补偿电阻值，以及产生与距用于选择存储单元的位线的列选择电路的距离成反比的位线侧的补偿电阻值。
17.如权利要求15所述的电阻补偿电路，其中，包括存储单元的存储单元阵列在字线方向和位线方向上被划分为多个区域，
所述解码电路被配置为根据要访问的存储单元的位置而产生区域确定信号，以及
所述控制信号发生电路被配置为基于区域确定信号而产生第一控制信号和第二控制信号。
18.如权利要求15所述的电阻补偿电路，其中，所述电阻提供单元被配置为包括多个布线，所述多个布线的电阻值根据要访问的存储单元的位置而确定。
19.如权利要求15所述的电阻补偿电路，其中，包括存储单元的存储单元阵列包括多个虚设单元线，以及
所述电阻提供单元被配置为包括所述多个虚设单元线。
20.如权利要求15所述的电阻补偿电路，还包括：
第一解码器，被配置为基于行地址信号而产生字线侧的区域确定信号；
第一切换信号发生单元，被配置为基于所述字线侧的区域确定信号而产生第一切换信号；
第一选择信号发生单元，被配置为基于所述字线侧的区域确定信号而产生第一选择信号；
第一切换单元，被配置为基于第一切换信号通过所述电阻提供单元而产生所述字线侧的补偿电阻值；以及
第一选择单元，被配置为基于第一选择信号将字线侧的补偿电阻值提供给要访问的存储单元的字线。
21.如权利要求15所述的电阻补偿电路，还包括：
第二解码器，被配置为基于列地址信号而产生位线侧的区域确定信号；
第二切换信号发生单元，被配置为基于所述位线侧的区域确定信号而产生第二切换信号；
第二选择信号发生单元，被配置为基于所述位线侧的区域确定信号而产生第二选择信号；
第二切换单元，被配置为基于第二切换信号通过所述电阻提供单元而产生所述位线侧的补偿电阻值；以及
第二选择单元，被配置为基于第二选择信号而将位线侧的补偿电阻值提供给要访问的存储单元的位线。
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