KR102590991B1 - 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 비휘발성 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및 접근하고자 하는 메모리 셀의 위치에 따른 보상 저항값을 생성하여, 대응하는 워드라인 및 비트라인으로 제공하도록 구성되는 저항 보상 회로;를 포함하도록 구성될 수 있다.

Description

비휘발성 메모리 장치 및 이를 위한 저항 보상 회로{Non-Volatile Memory Apparatus and Circuit for Compensation of Resistance Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로에 관한 것이다.
반도체 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함한다.
외부 장치 또는 호스트 장치로부터 어드레스 신호가 제공되면 워드라인 디코더 및 비트라인 디코더에서 어드레스 신호를 디코딩하여 대응하는 메모리 셀에 접근할 수 있게 된다.
워드라인 및 비트라인은 예를 들어 금속 배선일 수 있으며, 워드라인 디코더 및 비트라인 디코더로부터 원거리에 위치한 메모리 셀(원거리 셀)은 워드라인 디코더 및 비트라인 디코더에 근접해 있는 메모리 셀(근거리 셀)보다 높은 저항을 갖는다.
즉, 메모리 셀의 저항은 워드라인 어드레스 및 비트라인 어드레스와 밀접한 관계가 있다.
전류원을 사용하는 라이트(write) 회로 및 전압원을 사용하는 리드(read) 회로의 경우 원거리 셀과 근거리 셀 간의 큰 저항차이로 인한 라이트 오류 및 리드 오류를 방지하기 위해 큰 구동 능력을 갖도록 설계될 필요가 있다.
하지만 라이트 및 리드 회로의 구동 능력이 클수록 반도체 메모리 장치의 소비 전력이 증가하게 된다.
본 기술의 실시예는 근거리 셀과 원거리 셀 간의 저항 차이를 보상할 수 있는 반도체 메모리 장치 및 이를 위한 저항 보상 회로를 제공할 수 있다.
본 기술의 일 실시예에 의한 비휘발성 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및 접근하고자 하는 메모리 셀의 위치에 따른 보상 저항값을 생성하여, 대응하는 워드라인 및 비트라인으로 제공하도록 구성되는 저항 보상 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 비휘발성 메모리 장치는 로우 선택 회로로부터 연장되며 일 부분이 단절되어 메모리 셀 어레이에 접속되는 글로벌 워드라인; 읽기 쓰기 회로로부터 연장되며 일 부분이 단절되어 상기 메모리 셀 어레이에 접속되는 글로벌 비트라인; 및 상기 글로벌 워드라인의 단절된 부분 및 상기 글로벌 비트라인의 단절된 부분에 전기적으로 접속되며, 접근하고자 하는 메모리 셀의 위치에 따른 보상 저항값을 생성하도록 구성되는 저항 보상 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항 보상 회로는 어드레스 신호를 제공받아 접근하고자 하는 메모리 셀의 위치를 판별하는 디코딩 회로; 상기 디코딩 회로의 출력 신호에 응답하여 제 1 제어신호 및 제 2 제어신호를 생성하는 제어신호 생성회로; 상기 제 1 제어신호에 응답하여 저항 제공부에 의해 보상 저항값을 생성하도록 구성되는 스위칭 회로; 및 상기 제 2 제어신호에 응답하여 상기 보상 저항값을 상기 접근하고자 하는 메모리 셀의 배선으로 제공하도록 구성되는 선택 회로;를 포함하도록 구성될 수 있다.
본 기술에 의하면 근거리 셀과 원거리 셀 간의 저항 차이를 보상할 수 있다.
특히 라이트 회로 및 리드 회로에 부담을 주지 않고 저항 차이를 보상함에 따라, 반도체 메모리 장치의 소비 전력을 최소화하면서도, 라이트 마진 및 리드 마진을 충분히 확보할 수 있다.
도 1은 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 저항 보상 회로의 구성도이다.
도 3은 일 실시예에 의한 저항 보상 회로의 구성도이다.
도 4는 메모리 셀 어레이의 구역별 저항 차이를 설명하기 위한 도면이다.
도 5a는 일 실시예에 의한 스위칭 회로, 선택 회로 및 저항 제공부의 구성을 나타낸 도면이다.
도 5b는 일 실시예에 의한 스위칭 회로 및 저항 제공부의 구성을 나타낸 도면이다.
도 6은 일 실시예에 의한 제어신호 생성 회로의 출력 신호를 나타낸 도면이다.
도 7a는 일 실시예에 의한 스위칭 회로, 선택 회로 및 저항 제공부의 구성을 나타낸 도면이다.
도 7b는 일 실시예에 의한 스위칭 회로 및 저항 제공부의 구성을 나타낸 도면이다.
도 8은 일 실시예에 의한 제어신호 생성 회로의 출력 신호를 나타낸 도면이다.
도 9는 일 실시예에 의한 저항 보상 개념을 설명하기 위한 회로도이다.
도 10 내지 도 12는 실시예들에 의한 메모리 셀의 구성을 설명하기 위한 도면이다.
도 13은 일 실시예에 의한 메모리 셀 어레이의 구성을 설명하기 위한 도면이다.
도 14 내지 도 18은 실시예들에 의한 전자장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 비휘발성 메모리 장치(10)는 컨트롤러(110), 메모리 셀 어레이(120), 로우 선택 회로(130), 컬럼 선택 회로(140), 읽기 쓰기 회로(150) 및 저항 보상 회로(160)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치(미도시)와 비휘발성 메모리 장치(10) 간에 데이터가 송수신될 수 있도록 비휘발성 메모리 장치(10)의 전반적인 동작을 제어할 수 있다.
메모리 셀 어레이(120)는 비휘발성 메모리 셀들이 어레이 형태로 접속된 구조를 가질 수 있다. 메모리 셀 어레이(120)를 구성하는 메모리 셀은 예를 들어 플래시 메모리 셀, 칼코겐 화합물을 이용한 상변화 메모리 셀, 자기 터널링 효과를 이용한 자성 메모리 셀, 전이 금속 산화물을 이용한 저항 메모리 셀, 폴리머 메모리 셀, 페로브스카이트를 이용한 메모리 셀, 강유전 캐패시터를 이용한 강유전 메모리 셀 등을 이용하여 구성할 수 있으나 이에 한정되지 않는다. 메모리 셀 어레이(120)는 특히 데이터 저장 노드의 저항 상태에 따라 저장되는 데이터의 레벨이 결정되는 메모리 셀을 이용하여 구현할 수 있다.
일 실시예에서, 메모리 셀 어레이(120)를 구성하는 메모리 셀들은 동일 평면 상에 배치되거나, 동일 평면 상에 배치되는 셀 어레이가 적어도 2층 이상 적층된 구조를 가질 수 있다. 다른 관점에서, 메모리 셀 어레이(120)는 한 쌍의 메모리 셀이 기 설정된 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되도록 반도체 기판의 평판면에 대해 수직 방향으로 형성되는 크로스 포인트 어레이 구조를 가질 수 있다.
일 실시예에서, 메모리 셀 어레이(120)은 복수의 메모리 셀 쌍을 구비하며, 각 한 쌍의 메모리 셀이 비트라인을 공유하고, 하부 워드라인과 상부 워드라인 간에 직렬 접속된 구조를 가질 수 있다.
메모리 셀 어레이(120)을 구성하는 각 메모리 셀은 하나의 셀에 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(Single Level Cell; SLC), 또는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)일 수 있다.
로우 선택 회로(130) 및 컬럼 선택 회로(140)는 어드레스 디코더일 수 있으며, 각각 어드레스 신호를 인가받도록 구성된다. 그리고 컨트롤러(110)의 제어에 의해 메모리 셀 어레이(120) 내 액세스하고자 하는 메모리 셀의 로우 어드레스 및 컬럼 어드레스 즉, 워드라인 어드레스 및 비트라인 어드레스를 디코딩할 수 있다.
읽기 쓰기 회로(150)는 데이터 입출력 회로 블럭(미도시)으로부터 데이터를 제공받아, 컨트롤러(110)의 제어에 의해 메모리 셀 어레이(120)에 데이터를 라이트하거나, 컨트롤러(110)의 제어에 의해 메모리 어레이(120)의 선택된 메모리 셀로부터 독출된 데이터를 데이터 입출력 회로 블록으로 제공하도록 구성될 수 있다.
저항 보상 회로(160)는 어드레스 신호에 기초하여, 각각의 워드라인 및 비트라인 간에 접속된 메모리 셀들에 대한 저항 성분을 보상하도록 구성될 수 있다.
메모리 셀들이 접속되는 워드라인 및 비트라인은 예를 들어 금속 배선일 수 있다. 비휘발성 메모리 장치(10)의 물리적인 위치 관계를 고려할 때, 로우 선택 회로(130) 및 읽기 쓰기 회로(150)를 기준으로, 이들로부터 원거리에 위치한 메모리 셀 일수록 근거리에 위치한 메모리 셀보다 높은 저항을 가질 수 있다.
하지만 높은 저항을 갖는 셀들에 대한 저항을 감소시키는 것은 물리적으로 불가능하다. 그러므로 저항 보상 회로(160)는 로우 선택 회로(130) 및 읽기 쓰기 회로(140)와의 거리에 반비례하는 보상 저항값을 생성한다. 그리고, 각 메모리 셀들이 동일한 배선 저항을 가질 수 있도록 보상 저항값을 제공하도록 구성될 수 있다.
일 실시예에서, 저항 보상 회로(160)는 로우 선택 회로(130) 및 읽기 쓰기 회로(140)로부터 가장 원거리에 위치하는 메모리 셀의 저항값을 기준으로, 어드레스 신호에 기초하여, 메모리 셀들의 위치별로 보상할 저항값을 생성할 수 있다.
일 실시예에서, 저항 보상 회로(160)는 메모리 셀 어레이(120)를 워드라인 방향 및 비트라인 방향으로 복수의 구역으로 구분할 수 있다. 그리고 로우 선택 회로(130) 또는 읽기 쓰기 회로(140)로부터 가장 원거리에 위치하는 구역의 저항값을 기준으로, 각 구역에 대한 보상 저항값을 생성할 수 있다.
메모리 셀 어레이(120)를 워드라인 방향으로 8개의 구역으로 구분한 경우를 예로 들어 설명한다. 로우 선택 회로(130)에서 가장 원거리에 위치하는 구역의 저항값이 예를 들어 A라 하면, 로우 선택 회로(130)에서 가까운 순으로, 각 구역의 저항값은 (1/8)A, (2/8)A, (3/8)A, (4/8)A, (5/8)A, (6/8)A, (7/8)A, (8/8)A가 될 것이다.
따라서, 저항 보상 회로(160)는 각 구역에 대하여 (7/8)A, (6/8)A, (5/8)A, (4/8)A, (3/8)A, (2/8)A, (1/8)A, 0A의 보상 저항값을 생성하여 제공할 수 있다.
마찬가지로, 비트라인 방향으로도 메모리 셀 어레이(120)를 복수의 구역으로 구분하여, 각 구역 별로 보상 저항값을 제공할 수 있다.
따라서, 메모리 셀 어레이(120)를 구성하는 메모리 셀들은 위치에 무관하게 실질적으로 같거나 유사한 배선 저항을 가질 수 있게 된다.
일 실시예에서, 저항 보상 회로(160)는 로우 선택 회로(130)로부터 연장되는 글로벌 워드라인(GWL)과 메모리 셀 어레이(120) 간에 워드라인측 보상 저항값이 추가되도록 구성될 수 있다. 이를 위해, 저항 보상 회로(160)의 출력 포트 중 일 포트(L_Port_WL)는 로우 선택 회로(130) 측의 글로벌 워드라인(GWL)에 접속되고, 타 포트(H_Port_WL)는 메모리 셀 어레이(120) 측의 글로벌 워드라인(GWL)에 접속되도록 구성될 수 있다.
또한, 저항 보상 회로(160)는 읽기 쓰기 회로(150)로부터 연장되는 글로벌 비트라인(GBL)과 메모리 셀 어레이(120) 간에 비트라인측 보상 저항값이 추가되도록 구성될 수 있다. 이를 위해, 저항 보상 회로(160)의 출력 포트 중 일 포트(H_Port_BL)는 읽기 쓰기 회로(150) 측의 글로벌 비트라인(GBL)에 접속되고, 타 포트(L_Port_BL)는 메모리 셀 어레이(120) 측의 글로벌 비트라인(GBL)에 접속되도록 구성될 수 있다.
도 2는 일 실시예에 의한 저항 보상 회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 저항 보상 회로(20)는 디코딩 회로(210), 제어신호 생성 회로(220), 스위칭 회로(230), 선택 회로(240) 및 저항 제공부(250)를 포함할 수 있다.
디코딩 회로(210)는 어드레스 신호(ADD)에 응답하여, 라이트 또는 리드 동작시 접근되는 메모리 셀 어레이(120)의 위치(구역)를 판별할 수 있다. 이를 위하여, 메모리 셀 어레이(120)는 워드라인 방향 및 비트라인 방향으로 각각 복수의 구역으로 구분될 수 있다.
일 실시예에서, 디코딩 회로(210)는 어드레스 신호(ADD) 중 상위 N비트의 신호에 기초하여 접근되는 메모리 셀 어레이(120)의 구역을 판별할 수 있다. 메모리 셀 어레이(120)가 몇 개의 구역으로 구분되었는지에 따라, 구역 판별을 위해 이용될 수 있는 어드레스 신호(ADD)의 상위 비트 수가 결정될 수 있다.
제어신호 생성 회로(220)는 디코딩 회로(210)의 출력 신호에 응답하여, 보상 저항값을 결정하기 위한 복수 비트의 제 1 제어신호 및, 보상 저항값을 메모리 셀 어레이(120)에 인가하기 위한 제 2 제어신호를 생성하도록 구성될 수 있다. 제 1 제어신호는 스위칭 신호일 수 있고, 제 2 제어신호는 선택 신호일 수 있다.
저항 제공부(250)는 복수의 배선을 포함하도록 구성될 수 있다. 일 실시예에서, 저항 제공부(250)는 메모리 셀 어레이(120)에 구비될 수 있는 복수의 더미 셀 라인일 수 있다.
일반적으로, 워드라인/비트라인과는 다른 물질, 예를 들어 실리콘 기판의 저항 및 폴리실리콘 등을 통해 저항을 생성하게 되면, 공정 산포 및 공정 변화에 따라 결과적인 저항값이 달라질 수 있다. 따라서, 워드라인/비트라인 공정과 동일한 공정으로 제조되는 더미 셀 라인을 이용하여 저항 제공부(250)를 구성할 경우, 워드라인/비트라인과 동일한 저항값을 제공할 수 있는 장점이 있다. 또한, 추가적인 수동 소자를 사용하지 않고, 공정시 제조되는 더미 셀 라인을 이용함에 따라, 저항 보상 회로(20)가 점유하는 면적을 최소화할 수 있다.
스위칭 회로(230)는 저항 제공부(250)를 구성하는 복수의 배선 간에 접속될 수 있다. 스위칭 회로(230)는 제 1 제어신호에 응답하여 저항 제공부(250)를 구성하는 복수의 배선들에 대한 직렬 또는 병렬 연결 관계를 결정하고, 이에 따라 보상 저항값이 생성되도록 구성될 수 있다.
선택 회로(240)는 제 2 제어신호에 응답하여 저항 제공부(250) 및 스위칭 회로(240)에 의해 생성된 보상 저항값이 워드라인 및 비트라인에 인가되도록 구성될 수 있다. 다른 관점에서, 선택 회로(240)는 제 2 제어신호에 응답하여 워드라인 및 비트라인 각각에 저항 제공부(250)가 개입되도록 구성될 수 있다.
일 실시예에서, 워드라인에 보상 저항값을 인가하기 위하여 글로벌 워드라인의 일 부분이 전기적으로 단절되도록 구성할 수 있다. 그리고, 글로벌 워드라인의 단절된 부분에 선택 회로(240)의 출력 포트인 일 포트(L_Port_WL)와 타 포트(H_Port_WL)가 전기적으로 연결되도록 구성할 수 있다.
일 실시예에서, 비트라인에 보상 저항값을 인가하기 위하여 글로벌 비트라인의 일 부분이 전기적으로 단절되도록 구성할 수 있다. 그리고, 글로벌 비트라인의 단절된 부분에 선택 회로(240)의 출력 포트인 일 포트(H_Port_BL)와 타 포트(H-Port_BL)가 전기적으로 연결되도록 구성할 수 있다.
특정 메모리 셀에 대한 접근이 이루어질 때, 저항 보상 회로(20)에 의해 결정된 보상 저항값이 해당 메모리 셀의 워드라인 및 비트라인에 반영될 수 있고, 따라서, 원거리 셀 및 근거리 셀이 모두 실질적으로 같거나 유사한 배선 저항을 가질 수 있게 된다.
도 3은 일 실시예에 의한 저항 보상 회로의 구성도이다.
도 3을 참조하면, 저항 보상 회로(20-1)는 디코딩 회로(210-1), 제어신호 생성 회로(220-1), 스위칭 회로(230-1), 선택 회로(240-1) 및 저항 제공부(250-1)를 포함할 수 있다.
디코딩 회로(210-1)는 제 1 디코더(212) 및 제 2 디코더(214)를 포함할 수 있다.
제 1 디코더(212)는 로우 어드레스(RA)에 응답하여, 라이트 또는 리드 동작시 접근되는 메모리 셀 어레이(120)의 로우 방향 위치(구역)를 판별할 수 있다. 제 2 디코더(214)는 컬럼 어드레스(CA)에 응답하여, 라이트 또는 리드 동작시 접근되는 메모리 셀 어레이(120)의 컬럼 방향 위치(구역)을 판별할 수 있다.
이를 위하여, 메모리 셀 어레이(120)는 워드라인 방향 및 비트라인 방향으로 각각 복수의 구역으로 구분될 수 있음은 물론이다.
제어신호 생성 회로(220-1)는 제 1 스위칭 신호 생성부(222), 제 1 선택 신호 생성부(224), 제 2 스위칭 신호 생성부(226) 및 제 2 선택 신호 생성부(228)를 포함할 수 있다.
제 1 스위칭 신호 생성부(222)는 제 1 디코더(212)의 출력 신호에 응답하여, 워드라인에 대한 보상 저항값을 결정하기 위한 복수 비트의 제 1 스위칭 신호를 생성하도록 구성될 수 있다.
제 1 선택 신호 생성부(224)는 제 1 디코더(212)의 출력 신호에 응답하여, 워드라인에 보상 저항값을 인가하기 위한 제 1 선택 신호를 생성하도록 구성될 수 있다.
제 2 스위칭 신호 생성부(226)는 제 2 디코더(214)의 출력 신호에 응답하여, 비트라인에 대한 보상 저항값을 결정하기 위한 복수 비트의 제 2 스위칭 신호를 생성하도록 구성될 수 있다.
제 2 선택 신호 생성부(228)는 제 2 디코더(214)의 출력 신호에 응답하여, 비트라인에 보상 저항값을 인가하기 위한 제 2 선택 신호를 생성하도록 구성될 수 있다.
스위칭 회로(230-1)는 제 1 스위칭부(232) 및 제 2 스위칭부(234)를 포함하도록 구성될 수 있다. 선택 회로(240-1)는 제 1 선택부(242) 및 제 2 선택부(244)를 포함하도록 구성될 수 있다. 저항 제공부(250-1)는 제 1 저항부(252) 및 제 2 저항부(254)를 포함하도록 구성될 수 있다.
제 1 스위칭부(232)는 제 1 저항부(252)를 구성하는 복수의 배선 간에 접속될 수 있다. 제 1 스위칭부(232)는 제 1 스위칭 신호에 응답하여 제 1 저항부(252)를 구성하는 복수의 배선들에 대한 직렬 또는 병렬 연결 관계를 결정하고, 이에 따라 워드라인측 보상 저항값이 생성되도록 구성될 수 있다.
제 2 스위칭부(234)는 제 2 저항부(254)를 구성하는 복수의 배선 간에 접속될 수 있다. 제 2 스위칭부(234)는 제 2 스위칭 신호에 응답하여 제 2 저항부(254)를 구성하는 복수의 배선들에 대한 직렬 또는 병렬 연결 관계를 결정하고, 이에 따라 비트라인측 보상 저항값이 생성되도록 구성될 수 있다.
제 1 선택부(242)는 제 1 선택 신호에 응답하여 제 1 저항부(252) 및 제 1 스위칭부(232)에 의해 생성된 워드라인측 보상 저항값이 워드라인에 인가되도록 구성될 수 있다. 일 실시예에서, 제 1 선택부(242)는 글로벌 워드라인(GWL)과 메모리 셀 어레이(120) 간에 워드라인측 보상 저항값이 추가될 수 있도록, 글로벌 워드라인(GWL)이 제 1 선택부(242)의 출력 포트인 일 포트(L_Port_WL)와 타 포트(H_Port_WL) 를 경유하여 연장되도록 구성될 수 있다.
제 2 선택부(244)는 제 2 선택 신호에 응답하여 제 2 저항부(254) 및 제 2 스위칭부(234)에 의해 생성된 비트라인측 보상 저항값이 비트라인에 인가되도록 구성될 수 있다. 일 실시예에서, 제 2 선택부(244)는 글로벌 비트라인(GBL)과 메모리 셀 어레이(120) 간에 비트라인측 보상 저항값이 추가될 수 있도록, 글로벌 비트라인(GBL)이 제 2 선택부(244)의 출력 포트인 일 포트(H_Port_BL)와 타 포트(L_Port_BL)를 경유하여 연장되도록 구성될 수 있다.
이와 같이, 제 1 저항부(252) 및 제 2 저항부(254) 각각이 복수의 배선을 포함하고, 제 1 스위칭부(232) 및 제 2 스위칭부(234)에 의해 제 1 저항부(252) 및 제 2 저항부(254)의 저항값을 각각 워드라인측 보상 저항값 및 비트라인측 보상 저항값으로 결정한다. 그리고, 제 1 선택부(242) 및 제 2 선택부(244)에 의해 워드라인 및 비트라인 각각에 보상 저항값을 추가시켜, 메모리 셀들이 위치에 무관하게 실질적으로 동일하거나 유사한 배선 저항을 가질 수 있게 된다.
도 4는 메모리 셀 어레이의 구역별 저항 차이를 설명하기 위한 도면이다.
도 4에는 예를 들어 메모리 셀 어레이(120)를 워드라인 방향으로 8개의 구역으로 구분한 경우를 도시하였다.
저항 보상 회로(160, 20)를 구비하지 않는 경우 워드라인 어드레스에 비례하여 메모리 셀의 배선 저항도 증가한다(41).
로우 선택 회로(130)로부터 가장 원거리에 위치하는 메모리 셀의 배선 저항이 2K라 가정하면, 각 구역에 대한 워드라인 어드레스 별 배선 저항은 다음과 같다.
구역 워드라인 어드레스 저항
1 0x0 ~ 0x0FF 0.25K
2 0x100 ~ 0x1FF 0.5K
3 0x200 ~ 0x2FF 0.75K
4 0x300 ~ 0x3FF 1K
5 0x400 ~ 0x4FF 1.25K
6 0x500 ~ 0x5FF 1.5K
7 0x600 ~ 0x6FF 1.75K
8 0x700 ~ 0x7FF 2K
즉, 구역 1에 위치하는 메모리 셀들은 구역 8에 위치하는 메모리 셀보다 1.75K의 배선 저항을 추가로 보상받을 필요가 있다. 유사하게, 구역 2에 위치하는 메모리 셀들은 구역 8에 위치하는 메모리 셀보다 1.5K의 배선 저항을 추가로 보상받을 필요가 있다.
이를 위해, 일 실시예에 의한 디코딩 회로(210, 210-1)는 로우 어드레스(RA) 및 컬럼 어드레스(CA)에 응답하여 접근하고자 하는 메모리 셀의 구역을 판별하여 구역 판별 신호를 생성할 수 있다.
제어신호 생성 회로(220, 220-1)는 구역 판별 신호에 응답하여 제 1 제어신호(A1~A8) 및 제 2 제어신호(S1~S6)를 생성할 수 있다.
각 구역별로 배선 저항을 보상함에 따라 워드라인 전 영역에 걸쳐 메모리 셀들이 실질적으로 같거나 유사한 배선 저항을 가질 수 있게 된다(42).
도 5a는 일 실시예에 의한 스위칭 회로, 선택 회로 및 저항 제공부의 구성을 나타낸 도면이고, 도 6은 일 실시예에 의한 제어신호 생성 회로의 출력 신호를 나타낸 도면이다.
도 5a를 참조하면, 저항 제공부(250, 250-1)를 구성하는 제 1 저항부(252) 및 제 2 저항부(254)는 각각 복수의 배선(2501A, 2501B, 2501C, 2501D, 2501E)을 포함할 수 있다. 상술하였듯이, 복수의 배선(2501A, 2501B, 2501C, 2501D, 2501E)은 메모리 셀 어레이(120) 제조 공정시 동시에 제조되는 더미 셀 라인일 수 있으나, 이에 한정되는 것은 아니다.
스위칭 회로(230, 230-1)를 구성하는 제 1 스위칭부(232) 및 제 2 스위칭부(234)는 각각 복수의 배선(2501A, 2501B, 2501C, 2501D, 2501E) 간을 전기적으로 접속하며, 제 1 제어신호(A1~A8)에 응답하여 구동되는 복수의 스위칭 소자(Q1~Q8)을 포함할 수 있다. 일 실시예에서, 복수의 스위칭 소자(Q1~Q8) 각각은 MOS 트랜지스터일 수 있다.
일 실시예에서, 복수의 배선(2501A, 2501B, 2501C, 2501D, 2501E)은 기 설정된 위치에 복수의 출력 포트(P1~P5)를 구비할 수 있다.
각 출력 포트(P1~P5)는 선택 회로(240, 240-1)를 구성하는 제 1 선택부(242) 및 제 2 선택부(244) 각각의 입력단에 전기적으로 접속될 수 있다. 제 1 선택부(242) 및 제 2 선택부(244)는 제 2 제어신호(S1~S6)에 응답하여, 복수의 출력 포트(P1~P5) 중 선택된 두 개의 포트를 제 1 포트(H_Port) 및 제 2 포트(L_Port)에 접속하도록 구성되는 복수의 스위칭 소자(M1~M6)를 포함할 수 있다.
도 6과 같이, 접근하고자 하는 어드레스에 따라 생성되는 구역 판별 신호에 응답하여 제 1 제어신호(A1~A8)와 제 2 제어신호(S1~S6)가 생성된다. 그리고 제 1 제어신호(A1~A8) 및 스위칭 회로(230, 230-1)에 의해 보상 저항값이 결정된다. 따라서, 제 2 제어신호(S1~S6) 및 선택 회로(240, 240-1)에 의해 보상 저항값을 워드라인 및 비트라인에 인가할 수 있다.
도 5b는 일 실시예에 의한 스위칭 회로 및 저항 제공부의 구성을 나타낸 도면이다.
도 5b에 도시한 스위칭 회로(230, 230-1)를 구성하는 제 1 스위칭부(232-0) 및 제 2 스위칭부(234-0)는 각각 복수의 배선(2501A, 2501B, 2501C, 2501D, 2501E) 간을 전기적으로 접속하며, 제 1 제어신호(A1~A8)에 응답하여 구동되는 복수의 스위칭 소자(T1~T8)을 포함할 수 있다. 일 실시예에서, 복수의 스위칭 소자(T1~T8) 각각은 오보닉 임계 스위칭(Ovonic Threshold Switching; OTS) 소자일 수 있다.
3단자 OTS 소자는 제 1 단자, 제 2 단자 및 제어 단자를 구비할 수 있다. 본 실시예에서, 3단자 OTS 소자를 이용한 복수의 스위칭 소자(T1~T8)는 제 1 단자와 제 2 단자가 인접하는 배선(2501A, 2501B, 2501C, 2501D, 2501E) 간에 접속되고, 제어단자를 통해 제 1 제어신호(A1~A8)를 인가받을 수 있다.
OTS 소자는 매우 작은 저항을 갖기 때문에 각 스위칭 소자(T1~T8)가 턴온 상태일 때의 저항값 분포를 매우 작은 값으로 유지할 수 있다. 또한, 오프 커런트(off current) 또한 매우 작기 때문에 목표하는 저항값을 매우 정확히 구현할 수 있다.
도 4 내지 도 6에 도시한 메모리 셀 어레이(120)에 대한 구역의 구분, 제 1 및 제 2 제어신호(A1~A8, S1~S6)의 생성, 저항 제공부(250, 250-1)의 구성, 스위칭 회로(230, 230-1)의 구성 및 선택 회로(240, 240-1)의 구성은 단지 실시예일뿐이며, 어드레스 신호에 기초하여 메모리 셀의 위치 별로 보상 저항값을 생성하여 제공할 수 있는 구성이라면 어느 것이든지 채택 가능함은 물론이다.
도 7a는 일 실시예에 의한 스위칭 회로, 선택 회로 및 저항 제공부의 구성을 나타낸 도면이고, 도 8은 일 실시예에 의한 디코딩 회로 및 제어신호 생성 회로의 출력 신호를 나타낸 도면이다.
도 7a를 참조하면, 저항 제공부(250, 250-1)를 구성하는 제 1 저항부(252-1) 및 제 2 저항부(254-1)는 각각 복수의 배선(2503A, 2503B, 2503C, 2503D, 2503E, 2503F, 2503G)을 포함할 수 있다. 상술하였듯이, 복수의 배선(2503A, 2503B, 2503C, 2503D, 2503E, 2503F, 2503G)은 메모리 셀 어레이(120) 제조 공정시 동시에 제조되는 더미 셀 라인일 수 있다.
스위칭 회로(230, 230-1)를 구성하는 제 1 스위칭부(232-1) 및 제 2 스위칭부(234-1)는 각각 복수의 배선(2503A, 2503B, 2503C, 2503D, 2503E, 2503F, 2503G) 간을 전기적으로 접속하며, 제 1 제어신호(A11~A16)에 응답하여 구동되는 복수의 스위칭 소자(Q11~Q16)을 포함할 수 있다.
일 실시예에서, 복수의 배선(2503A, 2503B, 2503C, 2503D, 2503E, 2503F, 2503G)은 기 설정된 위치에 복수의 출력 포트(P11~P15)를 구비할 수 있다.
각 출력 포트(P11~P15)는 선택 회로(240, 240-1)를 구성하는 제 1 선택부(242-1) 및 제 2 선택부(244-1) 각각의 입력단에 전기적으로 접속될 수 있다. 제 1 선택부(242-1) 및 제 2 선택부(244-1)는 제 2 제어신호(S11~S16)에 응답하여, 복수의 출력 포트(P11~P15) 중 선택된 두 개의 포트를 제 1 포트(H_Port) 및 제 2 포트(L_Port)에 접속하도록 구성되는 복수의 스위칭 소자(M11~M16)를 포함할 수 있다.
도 8과 같이, 접근하고자 하는 어드레스에 따라 생성되는 구역 판별 신호에 응답하여 제 1 제어신호(A11~A16)와 제 2 제어신호(S11~S16)가 생성될 수 있다. 그리고 제 1 제어신호(A11~A16) 및 스위칭 회로(230, 230-1)에 의해 보상 저항값이 결정된다. 그러므로, 제 2 제어신호(S11~S16) 및 선택 회로(240, 240-1)에 의해 보상 저항값을 워드라인 및 비트라인에 인가할 수 있다.
도 7b는 일 실시예에 의한 스위칭 회로 및 저항 제공부의 구성을 나타낸 도면이다.
도 7b에 도시한 스위칭 회로(230, 230-1)를 구성하는 제 1 스위칭부(232-2) 및 제 2 스위칭부(234-2)는 각각 복수의 배선(2503A, 2503B, 2503C, 2503D, 2503E, 2503F, 2503G) 간을 전기적으로 접속하며, 제 1 제어신호(A11~A16)에 응답하여 구동되는 복수의 스위칭 소자(T11~T16)을 포함할 수 있다. 일 실시예에서, 복수의 스위칭 소자(T11~T16) 각각은 오보닉 임계 스위칭(Ovonic Threshold Switching; OTS) 소자일 수 있다.
본 실시예에서, 3단자 OTS 소자를 이용한 복수의 스위칭 소자(T11~T16)는 제 1 단자와 제 2 단자가 인접하는 지정된 개수의 배선(2503A, 2503B, 2503C, 2503D) 간에 접속되고, 제어단자를 통해 제 1 제어신호(A11~A16)를 인가받을 수 있다.
도 9는 일 실시예에 의한 저항 보상 개념을 설명하기 위한 회로도이다.
일반적으로, 비트라인(BL) 및 워드라인(WL)간에 접속되는 메모리 셀(MC)의 배선 저항은 비트라인 저항(R_BL) 및 워드라인 저항(R_WL)에 의해 결정될 수 있다.
본 기술에서는 이에 더하여, 비트라인측 보상 저항(RC_BL) 및 워드라인측 보상 저항(RC_WL)이 추가로 개입될 수 있다.
비트라인측 보상 저항(RC_BL) 및 워드라인측 보상 저항(RC_WL)은 어드레스 신호에 기초하여, 즉 메모리 셀(MC)의 위치에 기초하여 생성되는 저항 보상 회로(160, 20)에서 생성되는 저항일 수 있다.
일 실시예에서, 비트라인측 보상 저항(RC_BL)은 도 5a 또는 도 7a에 도시한 선택 회로(244, 244-1)의 출력 포트인 제 1 포트(H_Port_BL) 및 제 2 포트(L_Port_BL) 간에 개재될 수 있다.
일 실시예에서, 워드라인측 보상 저항(RC_WL)은 도 5a 또는 도 7a에 도시한 선택 회로(242, 242-1)의 출력 포트인 제 1 포트(H_Port_WL 및 제 2 포트(L_Port_WL) 간에 개재될 수 있다.
그러므로, 본 기술에 의한 비휘발성 메모리 장치(10)는 메모리 셀들의 위치와 무관하게, 메모리 셀들이 실질적으로 같거나 동일한 배선 저항을 가질 수 있다.
도 10 내지 도 12는 실시예들에 의한 메모리 셀의 구성을 설명하기 위한 도면이다.
도 10은 메모리 셀(MC-1)의 일 예로서, 저장노드(SN)와 액세스 소자(D)가 직렬 연결된 형태를 나타낸다.
저장노드(SN)는 인가되는 전류량에 따라 저항값이 변화되는 물질을 이용하여 구성할 수 있다. 액세스 소자(D)는 예를 들어 다이오드일 수 있다.
도 11은 메모리 셀(MC-2)의 일 예로서, 저장노드(SN)와 액세스 소자(OTS)가 직렬 연결된 형태를 나타낸다. 본 실시예에서, 액세스 소자(OTS)는 오보닉 임계 스위칭 소자일 수 있다.
도 12는 메모리 셀(MC-3)의 일 예로서, 저장노드(SN)와 액세스 소자(TR)가 직렬 연결된 형태를 나타낸다. 본 실시예에서, 액세스 소자(TR)는 모스 트랜지스터일 수 있으며, 바람직하게는 수직채널 트랜지스터일 수 있다.
도 13은 일 실시예에 의한 메모리 셀 어레이의 구성을 설명하기 위한 도면이다.
도 13에 도시한 메모리 셀어레이(120-1)는 크로스 포인트 어레이 구조일 수 있다.
즉, 제 1 배선(L1)과 제 2 배선(L2) 간에 제 1 메모리 셀(MC1)가 배치될 수 있고, 제 2 배선(L2)과 제 3 배선(L3) 간에 제 2 메모리 셀(L3)이 배치될 수 있다.
제 2 배선(L2)은 기판(미도시)의 평판면에 대해 제 1 배선(L1)보다 수직 방향 상측에 배치될 수 있다. 제 3 배선(L3)은 기판의 평판면에 대해 제 2 배선(L2)보다 수직 방향 상측에 배치될 수 있다.
크로스 포인트 어레이 구조에서, 로우 선택 회로 및 컬럼 선택 회로로부터의 거리에 따른 저항 차이는 더욱 심화될 수 있다. 하지만, 상술한 저항 보상 회로(160, 20)의 도입에 의해 모든 셀들이 실질적으로 같거나 유사한 배선 저항을 갖도록 할 수 있으므로, 리드 마진 및 라이트 마진을 보장할 수 있다.
도 14 내지 도 18은 실시예들에 의한 전자장치의 구성도이다.
도 14은 본 발명의 일 실시예에 의한 전자장치의 일 예인 프로세서의 구성도이다.
도 14을 참조하면, 프로세서(30)는 제어부(310), 연산부(320), 저장부(330) 및 캐시 메모리부(340)를 포함할 수 있다.
제어부(310)는 외부 장치로부터 명령어, 데이터 등과 같은 신호를 수신하여 명령어의 해독, 데이터의 입력이나 출력, 기타 처리 등을 수행하는 등 프로세서(30)의 전반적인 동작을 제어할 수 있다.
연산부(320)는 제어부(310)가 명령어를 해독한 결과에 따라 여러가지 연산 동작을 수행할 수 있다. 연산부(320)는 적어도 하나의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있으나 이에 한정되지 않는다.
저장부(330)는 레지스터로 기능할 수 있으며 프로세서(30) 내에서 데이터를 저장하는 부분일 수 있다. 저장부(330)는 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 및 그 외 다양한 레지스터를 포함할 수 있다. 저장부(330)는 연산부(320)에서 연산을 수행하는 데이터, 수행 결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 기억할 수 있다.
이러한 저장부(330)는 비휘발성 메모리 장치로 구성될 수 있고, 예를 들어 도 1에 도시한 것과 같이 저항 보상 회로(160)를 포함할 수 있다. 따라서, 접근하고자 하는 메모리 셀의 어드레스 신호에 기초하여 메모리 셀의 배선 저항을 보상할 수 있다.
캐시 메모리부(340)는 임시 저장 공간으로 작용할 수 있다.
도 14에 도시한 프로세서(30)는 전자장치의 중앙처리장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP)), 어플리케이션 프로세서(Application Processor; AP) 등이 될 수 있다.
도 15 및 16은 본 발명의 일 실시예에 의한 전자장치의 다른 예로, 데이터 처리 시스템의 구성도를 나타낸다.
먼저, 도 15에 도시한 데이터 처리 시스템(40)은 프로세서(410), 인터페이스(420), 주기억장치(430) 및 보조기억장치(440)를 포함할 수 있다.
데이터 처리 시스템(40)은 데이터를 처리하는 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며, 컴퓨터 서버, 개인 휴대 단말기, 휴대용 컴퓨터, 웹 테이블릿 컴퓨터, 무선 단말기, 이동통신 단말기, 디지털 콘텐츠 플레이어, 카메라, 위성항법장치, 비디오 카메라, 녹음기, 텔레메틱스 장치, AV 시스템, 스마트 TV 등의 전자장치일 수 있다.
다른 실시예에서, 데이터 처리 시스템(40)은 데이터 저장 장치일 수 있으며, 하드디스크, 광학 드라이브, 고상 디스크, DVD 등과 같은 디스크 형태이거나, USB(Universal Serial Bus)메모리, 시큐어 디지털(Secure Digital; SD) 카드, 메모리 스틱, 스마트 미디어 카드, 내외장 멀티미디어 카드, 컴펙트 플래시 카드 등의 카드 형태일 수 있다.
프로세서(410)는 인터페이스(420)를 통한 주기억장치(430)와 외부장치 간의 데이터의 교환을 제어하며, 이를 위해 외부장치에서 인터페이스(420)를 통해 입력된 명령어들의 해독, 시스템에 저장된 자료의 연산, 비교 등의 동작 전반을 제어한다.
인터페이스(420)는 외부장치와 데이터 처리 시스템(40) 간에 명령 및 데이터가 교환될 수 있는 환경을 제공한다. 인터페이스(420)는 데이터 처리 시스템(40)의 적용 환경에 따라 입력장치(키보드, 키패드, 마우스, 음성 인식장치 등), 출력장치(디스플레이, 스피커)를 포함하는 맨-머신 인터페이스 장치이거나, 또는 카드 인터페이스 장치, 또는 디스크 인터페이스 장치(IDE(Integrated Drive Electronics), SCSI(Small Computer System Interface), SATA(Serial Advanced Technology Attachment), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association 등) 등일 수 있다.
주기억장치(430)는 데이터 처리 시스템(40)이 동작하는 데 필요한 어플리케이션, 제어신호, 데이터 등을 저장하며, 보조기억장치(440)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억 장소로 기능한다. 주기억장치(430)는 비휘발성 메모리 장치를 이용하여 구현할 수 있다.
보조기억장치(440)는 프로그램 코드나 데이터 등을 보관하기 위한 공간이며, 고용량의 기억장치일 수 있다. 보조기억장치(440)는 예를 들어 비휘발성 메모리 장치를 이용하여 구현할 수 있다.
주기억장치(430) 및 보조기억장치(440) 각각은 도 1에 도시한 비휘발성 메모리 장치(10)를 채택할 수 있으며, 저항 보상 회로(160)를 포함할 수 있다. 따라서, 접근하고자 하는 메모리 셀의 어드레스 신호에 기초하여 메모리 셀의 배선 저항을 보상할 수 있다.
도 16에 도시한 데이터 처리 시스템(50)은 메모리 컨트롤러(510) 및 비휘발성 메모리 장치(520)를 포함할 수 있다.
메모리 컨트롤러(510)는 호스트의 요구에 응답하여 비휘발성 메모리 장치(520)를 액세스 하도록 구성되며, 이를 위해 프로세서(511), 동작 메모리(513), 호스트 인터페이스(515) 및 메모리 인터페이스(517)를 구비할 수 있다.
프로세서(511)는 메모리 컨트롤러(510)의 전반적인 동작을 제어하고, 동작 메모리(513)는 메모리 컨트롤러(510)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다.
호스트 인터페이스(515)는 호스트와 메모리 컨트롤러(510) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행하고, 메모리 인터페이스(517)는 메모리 컨트롤러(510)와 비휘발성 메모리 장치(520)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다.
일 실시예에서, 비휘발성 메모리 장치(520) 및/또는 동작 메모리(513)는 도 1에 도시한 비휘발성 메모리 장치(10)를 채택할 수 있으며, 저항 보상 회로(160)를 포함할 수 있다. 따라서, 접근하고자 하는 메모리 셀의 어드레스 신호에 기초하여 메모리 셀의 배선 저항을 보상할 수 있다.
도 16에 도시한 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 전자장치의 다른 예를 나타낸다.
도 17에 도시한 전자장치(60)는 프로세서(601), 메모리 컨트롤러(603), 비휘발성 메모리 장치(605), 입출력 장치(607) 및 기능모듈(600)을 포함할 수 있다.
메모리 컨트롤러(603)는 프로세서(601)의 제어에 따라 비휘발성 메모리 장치(605)의 데이터 처리 동작, 예를 들어 프로그램, 리드 등의 동작을 제어할 수 있다.
비휘발성 메모리 장치(605)에 프로그램된 데이터는 프로세서(601) 및 메모리 컨트롤러(603)의 제어에 따라 입출력 장치(607)를 통해 출력될 수 있다. 이를 위해 입출력 장치(607)는 디스플레이 장치, 스피커 장치 등을 포함할 수 있다.
일 실시예에서, 비휘발성 메모리 장치(605)는 도 1에 도시한 비휘발성 메모리 장치(10)를 채택할 수 있으며, 저항 보상 회로(160)를 포함할 수 있다. 따라서, 접근하고자 하는 메모리 셀의 어드레스 신호에 기초하여 메모리 셀의 배선 저항을 보상할 수 있다.
입출력 장치(607)는 또한 입력 장치를 포함할 수 있으며, 이를 통해 프로세서(601)의 동작을 제어하기 위한 제어 신호, 또는 프로세서(601)에 의해 처리될 데이터를 입력할 수 있다.
본 발명의 다른 실시예에서, 메모리 컨트롤러(603)는 프로세서(601)의 일부로 구현되거나 프로세서(601)와 별도의 칩셋으로 구현될 수 있다.
기능모듈(600)은 도 17에 도시한 전자 시스템(60)의 적용 예에 따라 선택된 기능을 수행할 수 있는 모듈이 될 수 있으며, 도 17에는 통신모듈(609)과 이미지 센서(611)를 그 예로 나타내었다.
통신모듈(609)은 전자 시스템(60)이 유선 또는 무선 통신망에 접속하여 데이터 및 제어신호를 교환할 수 있는 통신 환경을 제공한다.
이미지 센서(611)는 광학 이미지를 디지털 이미지 신호들로 변환하여 프로세서(601) 및 메모리 컨트롤러(603)로 전달한다.
통신모듈(609)을 구비한 경우, 도 17의 전자 시스템(60)은 무선통신 단말기와 같은 휴대용 통신기기일 수 있다. 이미지 센서(611)를 구비한 경우 전자 시스템(60)은 디지털 카메라, 디지털 캠코더, 또는 이들 중 어느 하나가 부착된 전자 시스템(PC, 노트북, 이동통신 단말기 등)일 수 있다.
전자장치(60)가 통신모듈(609) 및 이미지 센서(611)를 모두 구비할 수 있음은 물론이다.
도 18에 도시한 전자 시스템(70)은 카드 인터페이스(701), 메모리 컨트롤러(703) 및 비휘발성 메모리 장치(705)를 포함할 수 있다.
도 18에 도시한 전자 시스템(70)은 메모리 카드 또는 스마트 카드의 예시도로, PC카드, 멀티미디어 카드, 임베디드 멀티미디어 카드, 시큐어 디지털 카드, USB 드라이브 중 어느 하나가 될 수 있다.
카드 인터페이스(701)는 호스트의 프로토콜에 따라 호스트와 메모리 컨트롤러(703) 사이에서 데이터 교환을 인터페이싱한다. 일 실시예에서, 카드 인터페이스(701)는 호스트가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 또는 호스트가 사용하는 프로토콜을 지원하는 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 컨트롤러(703)는 비휘발성 메모리 장치(705)와 카드 인터페이스(701) 사이에서 데이터 교환을 제어한다.
비휘발성 메모리 장치(705)는 도 1에 도시한 비휘발성 메모리 장치(10)를 채택할 수 있으며, 저항 보상 회로(160)를 포함할 수 있다. 따라서, 접근하고자 하는 메모리 셀의 어드레스 신호에 기초하여 메모리 셀의 배선 저항을 보상할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 비휘발성 메모리 장치
20 : 저항 보상 회로

Claims (20)

  1. 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    접근하고자 하는 메모리 셀의 위치에 따른 보상 저항값을 생성하여, 대응하는 워드라인 및 비트라인으로 제공하도록 구성되는 저항 보상 회로;
    로우 어드레스에 응답하여 상기 복수의 워드라인 중 적어도 하나를 선택하는 로우 선택 회로;
    컬럼 어드레스에 응답하여 상기 복수의 비트라인 중 적어도 하나를 선택하는 컬럼 선택 회로;
    를 포함하도록 구성되고,
    상기 메모리 셀 어레이는 상기 복수의 워드라인 방향 및 상기 복수의 비트라인 방향 각각에 대해 복수의 구역으로 구분되고,
    상기 저항 보상 회로는 상기 로우 선택 회로 및 상기 컬럼 선택 회로로부터 상기 접근하고자 하는 메모리 셀까지의 거리에 따라 생성된 구역 판별 신호에 기초하여 상기 보상 저항값을 생성하도록 구성되는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저항 보상 회로는 상기 로우 선택 회로 및 상기 컬럼 선택 회로로부터의 거리와 반비례하는 보상 저항값을 생성하도록 구성되는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 저항 보상 회로는, 상기 로우 선택 회로로부터의 거리와 반비례하는 워드라인측 보상 저항값을 생성하고, 상기 컬럼 선택 회로로부터의 거리와 반비례하는 비트라인측 보상 저항값을 생성하도록 구성되는 비휘발성 메모리 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저항 보상 회로는, 상기 접근하고자 하는 메모리 셀의 위치에 따라 저항값이 결정되는 저항 제공부를 포함하도록 구성되는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저항 보상 회로는, 상기 접근하고자 하는 메모리 셀의 위치에 따라 저항값이 결정되는 복수의 배선을 포함하도록 구성되는 비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 더미 셀 라인을 포함하고,
    상기 저항 보상 회로는, 상기 접근하고자 하는 메모리 셀의 위치에 따라 상기 복수의 더미 셀 라인의 저항을 가변시키도록 구성되는 비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 더미 셀 라인을 포함하고,
    상기 저항 보상 회로는, 상기 접근하고자 하는 메모리 셀의 위치에 따라 상기 복수의 더미 셀 라인의 전기적 접속 관계를 결정하도록 구성되는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 워드라인은 글로벌 워드라인이고, 상기 글로벌 워드라인의 일 부분은 전기적으로 단절되도록 구성되며,
    상기 저항 보상 회로는 상기 글로벌 워드라인의 단절된 부분에 전기적으로 접속되도록 구성되는 비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 비트라인은 글로벌 비트라인이고, 상기 글로벌 비트라인의 일 부분은 전기적으로 단절되도록 구성되며,
    상기 저항 보상 회로는 상기 글로벌 비트라인의 단절된 부분에 전기적으로 접속되도록 구성되는 비휘발성 메모리 장치.
  11. 로우 선택 회로로부터 연장되며 일 부분이 단절되어, 복수의 워드라인 및 복수의 비트라인 간에 접속된 메모리 셀 어레이에 접속되는 글로벌 워드라인;
    컬럼 선택 회로로부터 연장되며 일 부분이 단절되어 상기 메모리 셀 어레이에 접속되는 글로벌 비트라인; 및
    상기 글로벌 워드라인의 단절된 부분 및 상기 글로벌 비트라인의 단절된 부분에 전기적으로 접속되며, 접근하고자 하는 메모리 셀의 위치에 따른 보상 저항값을 생성하도록 구성되는 저항 보상 회로;
    를 포함하고,
    상기 메모리 셀 어레이는 상기 복수의 워드라인 방향 및 상기 복수의 비트라인 방향 각각에 대해 복수의 구역으로 구분되고,
    상기 저항 보상 회로는 상기 로우 선택 회로 및 상기 컬럼 선택 회로로부터 상기 접근하고자 하는 메모리 셀까지의 거리에 따라 생성된 구역 판별 신호에 기초하여 상기 보상 저항값을 생성하도록 구성되도록 구성되는 비휘발성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 저항 보상 회로는, 상기 로우 선택 회로로부터의 거리와 반비례하는 워드라인측 보상 저항값을 생성하고, 상기 컬럼 선택 회로로부터의 거리와 반비례하는 비트라인측 보상 저항값을 생성하도록 구성되는 비휘발성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 메모리 셀 어레이는 복수의 더미 셀 라인을 포함하고,
    상기 저항 보상 회로는, 상기 접근하고자 하는 메모리 셀의 위치에 따라 상기 복수의 더미 셀 라인의 저항을 가변시켜 상기 보상 저항값을 생성하도록 구성되는 비휘발성 메모리 장치.
  14. 어드레스 신호를 제공받아 접근하고자 하는 메모리 셀의 위치를 판별하는 디코딩 회로;
    상기 디코딩 회로의 출력 신호에 응답하여 제 1 제어신호 및 제 2 제어신호를 생성하는 제어신호 생성회로;
    상기 제 1 제어신호에 응답하여 저항 제공부에 의해 보상 저항값을 생성하도록 구성되는 스위칭 회로; 및
    상기 제 2 제어신호에 응답하여 상기 보상 저항값을 상기 접근하고자 하는 메모리 셀의 배선으로 제공하도록 구성되는 선택 회로;
    를 포함하도록 구성되는 저항 보상 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 스위칭 회로는, 상기 메모리 셀의 워드라인을 선택하기 위한 로우 선택 회로로부터의 거리와 반비례하는 워드라인측 보상 저항값을 생성하고, 상기 메모리 셀의 비트라인을 선택하기 위한 컬럼 선택 회로로부터의 거리와 반비례하는 비트라인측 보상 저항값을 생성하도록 구성되는 저항 보상 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 메모리 셀이 구비되는 메모리 셀 어레이는 워드라인 방향 및 비트라인 방향 각각에 대해 복수의 구역으로 구분되고,
    상기 디코딩 회로는 상기 접근하고자 하는 메모리 셀의 위치에 따른 구역 판별 신호를 생성하며,
    상기 제어신호 생성회로는 상기 구역 판별 신호에 응답하여 상기 제 1 제어신호 및 상기 제 2 제어신호를 생성하도록 구성되는 저항 보상 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 저항 제공부는, 상기 접근하고자 하는 메모리 셀의 위치에 따라 저항값이 결정되는 복수의 배선을 포함하도록 구성되는 저항 보상 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 메모리 셀이 구비되는 메모리 셀 어레이는 복수의 더미 셀 라인을 포함하고,
    상기 저항 제공부는, 상기 복수의 더미 셀 라인을 포함하도록 구성되는 저항 보상 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    로우 어드레스 신호에 응답하여 워드라인측 구역 판별 신호를 생성하는 제 1 디코더;
    상기 워드라인측 구역 판별 신호에 기초하여 제 1 스위칭 신호를 생성하는 제 1 스위칭 신호 생성부;
    상기 워드라인측 구역 판별 신호에 기초하여 제 1 선택 신호를 생성하는 제 1 선택 신호 생성부;
    상기 제 1 스위칭 신호에 응답하여 상기 저항 제공부에 의해 워드라인측 보상 저항값을 생성하는 제 1 스위칭부;
    상기 제 1 선택 신호에 응답하여 상기 워드라인측 보상 저항값을 상기 접근하고자 하는 메모리 셀의 워드라인으로 제공하도록 구성되는 제 1 선택부;
    를 더 포함하도록 구성되는 저항 보상 회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    컬럼 어드레스 신호에 응답하여 비트라인측 구역 판별 신호를 생성하는 제 2 디코더;
    상기 비트라인측 구역 판별 신호에 기초하여 제 2 스위칭 신호를 생성하는 제 2 스위칭 신호 생성부;
    상기 비트라인측 구역 판별 신호에 기초하여 제 2 선택 신호를 생성하는 제 2 선택 신호 생성부;
    상기 제 2 스위칭 신호에 응답하여 상기 저항 제공부에 의해 비트라인측 보상 저항값을 생성하는 제 2 스위칭부;
    상기 제 2 선택 신호에 응답하여 상기 비트라인측 보상 저항값을 상기 접근하고자 하는 메모리 셀의 비트라인으로 제공하도록 구성되는 제 2 선택부;
    를 더 포함하도록 구성되는 저항 보상 회로.
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CN201710038501.2A CN107705813B (zh) 2016-08-08 2017-01-19 非易失性存储装置及其电阻补偿电路
TW106124188A TWI734809B (zh) 2016-08-08 2017-07-19 非揮發性記憶體裝置及其電阻補償電路

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
KR102487550B1 (ko) * 2018-06-29 2023-01-11 삼성전자주식회사 메모리 장치 및 그 동작 방법
CN110718257A (zh) * 2018-07-11 2020-01-21 西安格易安创集成电路有限公司 一种电压偏置电路及方法
JP2020087493A (ja) 2018-11-26 2020-06-04 キオクシア株式会社 半導体記憶装置
US11205479B2 (en) 2020-05-13 2021-12-21 Micron Technology, Inc. Passive compensation for electrical distance
US11488663B2 (en) * 2020-06-17 2022-11-01 Micron Technology, Inc. Electrical distance-based wave shaping for a memory device
CN116168744A (zh) * 2021-11-24 2023-05-26 浙江驰拓科技有限公司 一种存储芯片的电阻补偿装置、方法及存储芯片
US20230343385A1 (en) * 2022-04-21 2023-10-26 Sandisk Technologies Llc Ir drop compensation for sensing memory
CN117238330B (zh) * 2023-11-14 2024-03-12 杭州广立微电子股份有限公司 一种芯片时序调节装置和芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110026293A1 (en) * 2009-07-29 2011-02-03 Elpida Memory, Inc. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5562586A (en) * 1978-10-30 1980-05-12 Fujitsu Ltd Semiconductor memory device
US5574695A (en) * 1994-03-04 1996-11-12 Kabushiki Kaisha Toshiba Semiconductor memory device with bit line load circuit for high speed operation
US5869983A (en) * 1997-03-24 1999-02-09 Intel Corporation Method and apparatus for controlling compensated buffers
CN1734674A (zh) * 2005-06-06 2006-02-15 复旦大学 相变存储单元阵列写电流的对称位线补偿方法
KR20100014675A (ko) * 2007-03-29 2010-02-10 쌘디스크 코포레이션 비휘발성 메모리 및 워드 라인에 따른 전압 강하를 보상하기 위한 방법
US7532518B2 (en) * 2007-06-25 2009-05-12 Spansion Llc Compensation method to achieve uniform programming speed of flash memory devices
US7751245B2 (en) * 2007-10-10 2010-07-06 Micron Technology, Inc. Programming sequence in NAND memory
KR20090126102A (ko) * 2008-06-03 2009-12-08 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20100064715A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20100123149A (ko) * 2009-05-14 2010-11-24 삼성전자주식회사 저항체를 이용한 반도체 메모리 장치
US8526237B2 (en) * 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US8824212B2 (en) * 2011-05-02 2014-09-02 Macronix International Co., Ltd. Thermally assisted flash memory with segmented word lines
KR20130021739A (ko) 2011-08-23 2013-03-06 삼성전자주식회사 저항성 메모리 장치, 이의 테스트 시스템 및 저항성 메모리 장치의 테스트 방법
KR101986335B1 (ko) * 2012-10-08 2019-06-05 삼성전자주식회사 보상 저항성 소자를 포함하는 저항성 메모리 장치
US8743618B1 (en) * 2012-11-15 2014-06-03 Sandisk Technologies Inc. Bit line resistance compensation
KR102024523B1 (ko) * 2012-12-26 2019-09-24 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US9202579B2 (en) * 2013-03-14 2015-12-01 Sandisk Technologies Inc. Compensation for temperature dependence of bit line resistance
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
TWI534819B (zh) * 2014-07-31 2016-05-21 常憶科技股份有限公司 於靜態電流測試下檢測全域字元線缺陷
KR102190868B1 (ko) 2014-09-17 2020-12-15 삼성전자주식회사 비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110026293A1 (en) * 2009-07-29 2011-02-03 Elpida Memory, Inc. Semiconductor device

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