CN1734674A - 相变存储单元阵列写电流的对称位线补偿方法 - Google Patents

Abstract

本发明属大规模数字集成电路技术领域，具体为一种利用对称位线补偿相变存储单元阵列写电流不均匀性的方法。该方法利用一根与原位线相同的连接线，按比例模拟位线的电阻分布，进而对称地补偿原位线分布电阻引起的电压降，以提高写电流的均匀性，同时用分段对称位线补偿方法进一步提高写电流的均匀性，并通过存储单元阵列中相邻列的驱动位线和补偿位线共享以减少存储单元阵列面积。本发明方法没有增加外围电路的规模和复杂性，但获得了远优于位线电流调整方法的补偿效果。

Description

相变存储单元阵列写电流的对称位线补偿方法

技术领域

本发明属于大规模数字集成电路技术领域，具体涉及一种利用对称位线补偿相变存储单元阵列写电流不均匀性的方法。

背景技术

闪存技术(FLASH)是目前不挥发存储器市场中的主流产品，但是FLASH结构中的浮栅由于存储电荷的需要无法随着特征尺寸的变小而一直减薄，因此遭遇发展瓶颈。而相变存储器作为一种新兴的不挥发存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面都具有极大的优越性，成为未来不挥发存储技术市场主流产品最有力的竞争者。[1]目前应用最广泛的是Ge，Sb，Te的合金(以下简称GST)，在电等形式的能量作用下，该材料可在多晶和非晶两相间发生可逆转变，相应地，电阻在低阻和高阻间发生可逆变化，从而用于信息1或0的存储。典型相变材料的I-V特性曲线如图1所示，当处于多晶态时，其I-V曲线基本符合欧姆特性，随着外加偏压的增加，流经GST的电流逐渐增大，当电流达到图中所标识的Reset位置时，局部熔融的GST在淬冷过程中来不及规律性地成键，材料便进入非晶态，电阻增大导致电流迅速减小，对于非晶态，令电流增大至图中的set位置，GST可成键进入稳定的多晶态，对应于低阻态。相变材料的多晶与非晶两种稳定的组态构成了存储器完成数据记忆的基础。

目前应用最广泛的相变存储单元当属1T1R的串联结构，图2为其示意图。MOS管2作为选通管，源、漏中一端接地，另一端与作为存储介质的相变材料1相连，而相变材料1的另一端则与位线相连。由于相变材料在多晶态与非晶态分别有低阻与高阻两种对外表象，因而这一单一存储单元可以用来存储“0”或“1”即一位二进制数据。下面详细说明该1T1R存储单元的工作原理。

从位线向GST单元注入不同的写电流来实现材料在高或低阻值之间的转换。当选通MOS管被选中，由位线向GST单元注入一个高而短的脉冲电流后，材料进入非晶态(高阻态)，对应的逻辑值为“0”；若位线向GST单元注入一个低而长的脉冲电流，则材料进入多晶态(低阻态)，对应的逻辑值为“1”。上述两种写脉冲的形状如图3所示。读操作则是在读取GST单元所存储的数据时，在位线上加一个不至于使材料发生相变的较小的读电压，通过测取电流的大小判别当前的记忆状态。

相变存储器写操作的特殊性在于：相变材料从高阻态转为低阻态时所需的set电流既有上限，又有下限，从而构成了一个set窗口。如图4所示，与set电流相对应的两个电压分别为set电压的上、下限V_{set_min}与V_{set_max}，其中V_{set_min}为GST材料开始发生相转变的阈值电压V_th，而V_{set_max}为GST材料开始局部发生熔化的reset电压。

由于GST组分控制和生产工艺引入的不确定性，在一个大规模的存储阵列中，GST存储单元的set窗口往往是不一样的。图5给出了Samsung64M相变存储单元阵列中大量GST存储单元set窗口的统计分布，这个统计结果提供了设计存储单元阵列时不得不考虑的一些参数：set窗口的平均值为1.55V，标准差σ为380mV距平均值3σ的最小set窗口为390mV，这意味着有0.13％的单元可能无法成功完成相转变。[2]除此之外，在一个大规模存储单元阵列中，过长的位线会引入更严重的问题，图6示例了一个长位线或非阵列结构，写驱动源位于位线的最底部。由于位线本身的电阻效应，写驱动电平在流经位线到达较远的存储单元时会产生一个电压降。如果在写驱动电流的设计上满足了最近单元的set窗口，那么最远的单元有可能无法完成相转变；反过来，如果满足了最远单元的set窗口，那么最近的单元有可能就进入了reset电流区域，从而引起逻辑错误。

为了解决set电流分布不均匀的问题，Samsung提出了一种单元电流调整(Cell CurrentRegulation，CCR)方法，如图7所示，其主体思想是将一条位线上的单元按离写驱动源的距离划分为几个不同的分组，对离写驱动源较远的存储单元提供较大的写驱动电压，对离写驱动源较近的存储单元提供较小的写驱动电压，使不同区域的存储单元尽可能获得比较均匀的set电流，减轻位线分布电阻效应的影响。但是这一方法要求外围电路产生多个不同的写驱动电平，同时向写驱动电路提供必要的位线地址进行信号选择，大大增加了外围电路的规模与复杂度。

在当今的相变存储器研究领域，外围电路规模过大已经成为存储芯片面积据高不下的最主要原因之一，Samsung的单元电流调整方法进一步加重了外围电路面积负担，提高了可靠性，牺牲了生产成本，无法从根本上改善相变存储器的整体水准。

关于这一问题，目前还没有其它更有效的解决方法出现。

发明内容

本发明的目的在于提出一种利用对称位线补偿相变存储单元阵列写电流不均匀性的方法，该方法丝毫没有增加外围电路的规模与复杂性，而是通过对存储单元阵列组态的微小调整，对位线分布电阻进行补偿，最终获得远优于位线电流调整(CCR)方法的补偿效果，使得不同位置的存储单元，其写电流均匀性大大提高。

本发明提出的相变存储单元阵列读写电流的对称位线补偿(Symmetric Bit lineCompensation，SBC)方法，是利用一根与原位线相同的连接线，对称的补偿在原位线上由于不同的存储单元离写驱动源距离不同引起的电阻差异，从而使写电流值的相对变化减小，达到提高可靠性的目的。在这种方法下，对于任何一个存储单元，编写电流除均流过单元内的一个相变电阻和一个MOS选通管外，将流过相同长度的位线。因此，对于任何一个存储单元，位线上电压降的影响趋向相同，由此使得不同位置上的单元，其位置对编写电流的影响大大减弱，不同的位线电压降影响存储电路可靠性的问题将大大缓解。该问题之所以仍然不能完全消除，是因为各单元内的MOS选通管此时具有不同的衬底偏置效应，因而在相同的栅电压下具有不同的导通电阻。

对于位线过长，即存储阵列规模过大的情况，衬底偏置的影响较为突出。为此，本发明进一步提出一种分段对称位线补偿方法(Divided Symmetric Bit line Compensation，DSBC)。对于位线较长以致其分布电阻阻值超过晶态下相变电阻阻值的情况，进一步将存储单元开关选通器件何信息存储器件位置互换，以补偿单调变化的衬底偏置效应。例如将单元内的MOS选通管与相变电阻的位置互换。这样，虽然经历位置互换的MOS管的衬底偏置效应增加了，但每条位线所连接的单元内，各个MOS选通管的衬底偏置效应的相对差别却大大减小了。最终使得不同单元在更显著的衬底偏置效应下具有更加趋向一致的电流。因而，电路工作的可靠性又一次得到了提升。

以上方法改变了存储单元的结构和相关的布线情况：每个单元增加了1个位线接触点。这将导致单元面积的增大，对提高存储密度十分不利。为此，本发明在SBC和DSBC的基础上，结合前两者的结构，进一步提出共享位线的方法，使得原先每个单元所需的2个位线接触点均可以与邻近单元共用，即将存储单元阵列中相邻的驱动位线何补偿位线共享，每个存储单元平均只占用一个金属接触孔面积。这样，平均每个单元所需的位线接触点仅为1个(与传统的1T1R方法相同)，在尽可能消除位线电压降以保证可靠性的同时，较高的存储密度得到了保证。我们称此改进的共享位线方法为共享位线形式的对称位线补偿(SSBC)方法。

对于根据上述共享位线形式的对称位线补偿方法构成的嵌套其他结构(如与非结构)的共享位线形式存储单元阵列，将基本的存储单元换成不同的电路结构形成复式存储单元，但是在复式存储单元的抽象层次上仍维持原来的位线共享形式阵列，则可进一步减小存储单元阵列的面积。可见本发明方法，包括SBC方法，DSBC方法，SSBC方法适用于任何与非(NAND)和或非(NOR)结构的存储单元阵列。

附图说明

图1为相变材料Ge₂Sb₂Te₅的I-V特性曲线。

图2为相变存储单元的结构示意图。

图3为提供相变材料发生相转变能量的电流脉冲示意图。

图4为GST存储单元set窗口示意图。

图5为GST存储单元set窗口统计分布图。

图6为或非组态存储单元阵列的结构示意图。

图7为单元电流调整(CCR)方法结构示意图。

图8为对称位线补偿(SBC)方法结构示意图。

图9为对称位线补偿(SBC)方法补偿效果曲线。

图10为MOS选通管宽长比对对称位线补偿(SBC)方法的调制效应曲线。

图11为MOS选通管栅压对对称位线补偿(SBC)方法的调制效应曲线。

图12为分段对称位线补偿(DSBC)方法结构示意图。

图13为分段对称位线补偿(DSBC)方法补偿效果曲线。

图14为共享位线形式的对称位线补偿(SSBC)方法结构示意图。

图15为共享位线形式的对称位线补偿(SSBC)方法嵌套使用与非结构示意图。

具体实施方式

图1至图7已经在背景资料和发明原理中做简要说明。

本发明的原理如下：

图8为根据上述工作原理提出的对称位线补偿相变存储单元阵列写电流不均匀性的方法的实例。它的核心是将原或非阵列中的一条位线的所有存储单元选通管2的源端用一条与位线相同的对称位线6连接起来，并在离写驱动源4最远的位置接入真实的地。3为写驱动电路，4为行地址译码器，WL为字线。当离写驱动源4最近的单元被选中时，该单元的MOS管导通，其他单元的MOS管均关断，写驱动电流通过的路径为WA₀B₀G，当次近的单元被选中时，写驱动电流通过的路径为WA₁B₁G；以此类推，当最远的单元被选中时，写驱动电流通过的路径为WA_nB_nG。由此可见，由位线分布电阻引起的差异被一条完全相同的对称位线6补偿了。由于对称位线的分布电阻给不同行的MOS选通管引入了不同的衬底偏置电压，同时，因为所有的字线电压都是相等的，由此还引入了不同的栅源偏置电压，所以导致不同行的MOS管工作在不同的线性区。在这里，MOS管的电阻差异是引起写电流分布不均匀的主要因素。

下面对这一补偿方法进行简单的评估：

在存储器阵列中的字线电压一般比较高，使MOS选通管工作在深线性区，所以

$I_{\mathrm{DS}}=\mathrm{\β}[(V_{\mathrm{GS}}-V_T)V_{\mathrm{DS}}-\frac{1}{2}{V_{\mathrm{DS}}}^2]\≈\mathrm{\β}(V_{\mathrm{GS}}-V_T)V_{\mathrm{DS}}$

$R_{\mathrm{DS}}=\frac{1}{\mathrm{\β}(V_{\mathrm{GS}}-V_T)}$

其中I_DS为MOS管输出电流，V_GS为栅源电压，V_DS为漏源电压，V_T为MOS管阈值电压，β为MOS管的工艺参数。

当距离写驱动源最近的存储单元被选中时，写驱动电流通过的路径为WA₀B₀G，该存储单元的MOS选通管衬底偏置效应最显著：

$V_T=V_{T0}+\mathrm{\γ}(\sqrt{2{\mathrm{\Φ}}_F+I_{\mathrm{near}}{R}_{\mathrm{BL}}}-\sqrt{2{\mathrm{\Φ}}_F})$

其中V_T0为无衬底偏置时的阈值电压，γ为衬底偏置效应系数，Φ_F为MOS管的费米势，R_BL为位线的分布电阻。

设写驱动源的位线驱动电压为V_write，则

$V_{\mathrm{write}}=I_{\mathrm{near}}[R_{\mathrm{BL}}+R_{\mathrm{GST}}+\frac{1}{\mathrm{\β}(V_{\mathrm{GS}}-V_T)}]$

$=I_{\mathrm{near}}\{R_{\mathrm{BL}}+R_{\mathrm{GST}}+\frac{1}{\mathrm{\β}[V_G-I_{\mathrm{near}}{R}_{\mathrm{BL}}-V_{T0}-\mathrm{\γ}(\sqrt{2{\mathrm{\Φ}}_F+I_{\mathrm{near}}{R}_{\mathrm{BL}}}-\sqrt{2{\mathrm{\Φ}}_F})]}\}$

其中R_GST为GST材料在多晶态时的欧姆电阻，V_G为字选中电压。

令 $R_{\mathrm{DS}\left(\mathrm{near}\right)}=\frac{1}{\mathrm{\β}[V_G-I_{\mathrm{near}}{R}_{\mathrm{BL}}-V_{T0}-\mathrm{\γ}(\sqrt{2{\mathrm{\Φ}}_F+I_{\mathrm{near}}{R}_{\mathrm{BL}}}-\sqrt{2{\mathrm{\Φ}}_F})]}$

则V_write＝I_near[R_BL+R_GST+R_DS(near)]

$I_{\mathrm{near}}=\frac{V_{\mathrm{write}}}{R_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}\left(\mathrm{near}\right)}}$

其中R_DS(near)是I_near的函数，考虑到该方法的补偿效果是令写驱动电流在不同行的存储单元中趋于均匀，我们令R_DS(near)＝R_DS(Iideal)，其中I_ideal是最理想的set电流值，这里取典型值0.4mA。经过上述处理，可以认为I_near的计算值在I_ideal10％以内的误差范围中波动时，还是接近实际情况的。

当距离写驱动源最远的存储单元被选中时，写驱动电流通过的路径为WA_nB_nG，该存储单元的MOS选通管无衬底偏置效应，因此

$V_{\mathrm{write}}=I_{\mathrm{far}}[R_{\mathrm{BL}}+R_{\mathrm{GST}}+\frac{1}{\mathrm{\β}(V_G-V_{T0})}]$

令 $R_{\mathrm{DS}\left(\mathrm{far}\right)}=\frac{1}{\mathrm{\β}(V_G-V_{T0})}$

则V_write＝I_far[R_BL+R_GST+R_DS(far)]

$I_{\mathrm{far}}=\frac{V_{\mathrm{write}}}{R_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}\left(\mathrm{far}\right)}}$

为考察本方法在长位线存储单元阵列中的可行性，定义

$\mathrm{\σ}=\left|\frac{I_{\mathrm{far}}-I_{\mathrm{near}}}{I_{\mathrm{near}}}\right|$

并据此绘出σ-R_BL曲线，如图9所示。

计算中采用的0.25μm工艺典型值如下：

β＝1.15×10^-4A/V²

V_T0＝0.43V

γ＝0.4

R_GST＝1.2kΩ

Ф_F＝0.36V

V_G＝4V

从图中可以看出，采用对称位线补偿方法(SBC)以后，当位线分布电阻R_BL达到1kΩ时，写驱动电流最大、最小值的归一化差别为8.24％，比原来减小了13.33个百分点。

如果对方法中的一些参数进行调整，补偿效果将的到进一步改善。图10描绘了MOS选通管采用不同宽长比对补偿效果产生的影响。当宽长比分别为1、1.2、1.4时，对1kΩ的位线分布电阻，写驱动电流的归一化差别分别为8.24％、7.52％、6.92％，宽长比越大，补偿效果越好。直观地看，当MOS选通管地宽长比增大时，其导通电阻就越小，在写驱动电流通过的路径总电阻中所占的比例也就越小，这样对称位线电阻就能发挥主导作用，改善补偿的效果。

图11描绘了MOS选通管采用不同的栅电压(字选通电压)时对补偿效果产生的影响。当栅电压分别为4V和4.5V时，对1kΩ的位线分布电阻，写驱动电流的归一化差别分别是824％和6.65％，栅电压越高，补偿效果越好。其原因同样是MOS选通管的导通电阻在写驱动电流通过的路径总电阻中所占的比例减少，对称位线补偿起主导作用。

同时采用宽长比为1.4的MOS选通管和4.5V的栅电压，写驱动电流的归一化差别可达5.53％。

由此可见，MOS选通管的导通电阻在对称位线补偿方法中起到至关重要的作用，为了进一步提高不同行MOS选通管导通电阻的均匀性，可以采用分段对称位线补偿(DividedSymmetric Bitline Compensation)方法。

如图12所示，分段对称位线补偿方法在前m行采用与对称位线补偿方法相同的结构，从第m行开始令MOS选通管与GST材料位置互易，m的选取原则是使第m行以前的位线分布电阻与GST材料在多晶态时的电阻相同。在这一方法中，第0行的MOS选通管与第m行的MOS选通管在选中时的具有完全相同的衬底偏置效应。由于对第m行以后所有的MOS选通管人为增加了一个衬底偏置，所以整条位线上的MOS选通管的衬底偏置比原来更趋于均匀化，从而MOS选通管的导通电阻也更趋于均匀化。

下面对这一补偿方法进行简单的评估：

当第0行或第m行的存储单元被选中时，MOS选通管的衬底偏置效应最显著，对应于导通电阻最大，写驱动电流也最小，此时

$I_{\mathrm{set}0}=I_{\mathrm{near}}=\frac{V_{\mathrm{write}}}{R_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}\left(\mathrm{near}\right)}}$

其中 $R_{\mathrm{DS}\left(\mathrm{near}\right)}=\frac{1}{\mathrm{\β}[V_G-I_{\mathrm{near}}{R}_{\mathrm{BL}}-V_{T0}-\mathrm{\γ}(\sqrt{2{\mathrm{\Φ}}_F+I_{\mathrm{near}}{R}_{\mathrm{BL}}}-\sqrt{2{\mathrm{\Φ}}_F})]}$

这里采用了与前面相同的处理，令分母中的I_near＝I_ideal＝0.4mA。

当位线分布电阻未超过R_GST时，分段对称位线补偿方法的补偿效果同第一种方法完全相同。

当位线分布电阻超过R_GST而又小于2R_GST时，衬底偏置电压最小的是第(m-1)行的MOS选通管，所以当这一行的存储单元被选中时，位线中通过的写驱动电流最大，此时

$R_{\mathrm{DS}(n-1)}=\frac{1}{\mathrm{\β}\{V_G-I_{(m-1)}(R_{\mathrm{BL}}-R_{\mathrm{GST}})-V_{T0}-\mathrm{\γ}[\sqrt{2{\mathrm{\Φ}}_F+I_{(m-1)}(R_{\mathrm{BL}}-R_{\mathrm{GST}})}-\sqrt{2{\mathrm{\Φ}}_F}\left]\right\}}$

$I_{\mathrm{set}(m-1)}=\frac{V_{\mathrm{write}}}{R_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}(m-1)}}$

$\mathrm{\σ}=\frac{I_{\mathrm{set}(m-1)}-I_{\mathrm{set}0}}{I_{\mathrm{set}0}}$

当位线分布电阻超过2R_GST时，第n行的MOS选通管衬底偏置电压最小，所以当这一行的存储单元被选中时，位线中通过的写驱动电流最大，此时

$R_{\mathrm{DS}\left(n\right)}=\frac{1}{\mathrm{\β}[V_G-I_n{R}_{\mathrm{GST}}-V_{T0}-\mathrm{\γ}(\sqrt{2{\mathrm{\Φ}}_F+I_n{R}_{\mathrm{GST}}}-\sqrt{2{\mathrm{\Φ}}_F})]}$

$I_{\mathrm{setn}}=\frac{V_{\mathrm{write}}}{R_{\mathrm{BL}}+R_{\mathrm{GST}}+R_{\mathrm{DS}\left(n\right)}}$

$\mathrm{\σ}=\frac{I_{\mathrm{setn}}-I_{\mathrm{set}0}}{I_{\mathrm{set}0}}$

据此绘出的σ-R曲线如图13所示。

从图中可以看出，对于长位线的存储单元阵列，分段对称位线补偿方法具有更好的补偿效果。同时，在这一方法中，MOS选通管的宽长比和写驱动电压对补偿效果具有相同的调制效应。

对称位线补偿方法虽然有效地提高了写驱动电流的均匀性，但是由于在每个MOS选通管的源端都要增加一个接触孔与上层的补偿位线金属互连，所以增加了存储阵列的整体面积。为了克服单元面积大的缺陷，可以采用共享位线形式的对称位线补偿方法(SharedSymmetric Bitline Compensation，SSBC)，如图14所示。第一列的存储单元结构即普通的对称位线补偿方法，第二列的存储结构由第一列沿其补偿位线6水平翻转得到，这样第一列的存储单元便与第二列的存储单元共享一根补偿位线6；同样地，第三列的存储单元结构由第二列沿其驱动位线7水平翻转得到，这样第二列的存储单元便与第一列的存储单元共享一根驱动位线7。由于相邻列存储单元的位线共享，所以相邻的列的存储单元不能同时被选中，奇数列的存储单元必须与偶数列的存储单元采用不同的字线来选中。比如当第二列驱动位线7和第一条字线WL₀为高电平时，第二列第一行的存储单元9被选中，此时驱动电流从第二列的写驱动源5出发经过该存储单元9由第一列补偿位线6流入地；而当第二列驱动位线7和第一条WL₁为高电平时，第三列第一行的存储单元10被选中，此时驱动电流从第二列的写驱动源5出发经过该存储单元10由第二列补偿位线8流入地。在这个结构中，除了阵列两边的驱动位线11外所有的驱动位线和补偿位线都别相邻列的存储单元共享，平均每个存储单元只占用一个接触孔，所以整个存储阵列占用的面积与传统结构基本相当。

为了进一步减小存储阵列面积，可以采用图15所示的共享位线形式的对称位线补偿方法嵌套与非结构阵列。如果把类似16、17、18的结构看成一个复式的存储单元，那么该阵列结构的抽象形式同图14完全相同。MOS管25、27作为奇数列复式存储单元的选通管，MOS管26则作为偶数列复式存储单元的选通管。复式存储单元内部的结构采用GST电阻与MOS选通管并联的与非结构，选通操作采用负逻辑，即当MOS选通管21、22等输入低电平时，管子处于高组态，电流通过上方的GST电阻，相应地GST电阻被选中，而输入高电平时，管子导通将GST电阻短路，因此字线12、13中同时有且只能有一个为低电平。一般来说，每个复式存储单元中的与非结构包括2ⁿ个由一个GST电阻和一个MOS选通管构成的基本存储单元。例如，当字线14为高电平时，奇数列复式存储单元被选中，此时若写驱动源4输出写驱动电流，则复式存储单元17被选中，MOS选通管21、22等中只有一个管子为高阻态，则驱动电流流过与之并联的GST电阻，其他的MOS选通管均处于导通状态将与之并联的GST电阻短路。由于在复式存储单元内部采用了与非结构，所以可以节省部分场氧化区的面积，使整个存储阵列的面积进一步减小，对称位线补偿方法的劣势在这样的结构中可以得到完全弥补。

本发明提出的对称位线补偿方法，利用一根与原位线对称的连接线的电阻补偿原位线的分布电阻，在提高写驱动电流均匀性的同时，又没有增加外围电路占用的面积，其多种衍生形式如共享位线形式的对称位线补偿和共享位线形式的对称位线补偿嵌套与非阵列结构的优化甚至进一步缩小了存储单元阵列所占用的面积，为提高相变存储器的集成密度提供了一种新的技术。

参考文献

[1]S.Lai，”Current status of the phase change memory and its future，”in IEDM TechnicalDigest..2003，pp.36.5.1-36.5.4

[2]W.Y.Cho，B.H.Cho，B.G.Choi，H.R.O，S.Kang，K.S.Kim，K.H.Kim，D.E.Kim，C.K.K wak，H.G.Byun，Y.Hwang，S.Ahn，G.H.Koh，G.Jeong，H.Jeong，K.Kim，”A 0.18-μm 3.0-V 64-Mb NonvolatilePhase-Transition Random Access Memory(PRAM)，IEEE Joumal of Solid-StateCircuits，Vbl.40，No.1，January 2005

Claims (4)

1、一种相变存储单元阵列写电流的对称位线补偿方法，其特征在于利用一根与原位线相同的连接线，模拟原位线的分布电阻，进而对称地补偿原位线分布电阻引起的电压降，以提高写电流的均匀性。

2、根据权利要求1所述的对称位线补偿方法，其特征在于进一步将存储单元开关选通器件和信息存储器件位置的互换补偿单调变化的衬底偏置效应，以进一步提高写电流的均匀性。

3、根据权利要求2所述的对称位线补偿方法，其特征在于存储单元阵列相邻列的驱动位线和补偿位线共享，每个存储单元平均只占用一个金属接触孔面积，以减小存储单元阵列的面积。

4、根据权利要求3所述的对称位线补偿方法，其特征在于将基本存储单元换成不同的电路结构形成复式存储单元，但是在复式存储单元的抽象层次上仍维持原来的位线共享形式阵列，以进一步减小存储单元阵列的面积。

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